Pileus Git - ~andy/linux/blob - drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <linux/time.h>
  21 #include <linux/bitops.h>
  22 #include <asm/unaligned.h>
  23
  24 #include "hw.h"
  25 #include "hw-ops.h"
  26 #include "rc.h"
  27 #include "ar9003_mac.h"
  28 #include "ar9003_mci.h"
  29 #include "ar9003_phy.h"
  30 #include "debug.h"
  31 #include "ath9k.h"
  32
  33 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  34
  35 MODULE_AUTHOR("Atheros Communications");
  36 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  37 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  38 MODULE_LICENSE("Dual BSD/GPL");
  39
  40 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  41 {
  42         struct ath_common *common = ath9k_hw_common(ah);
  43         struct ath9k_channel *chan = ah->curchan;
  44         unsigned int clockrate;
  45
  46         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  47         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  48                 clockrate = 117;
  49         else if (!chan) /* should really check for CCK instead */
  50                 clockrate = ATH9K_CLOCK_RATE_CCK;
  51         else if (IS_CHAN_2GHZ(chan))
  52                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  53         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  54                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  55         else
  56                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  57
  58         if (chan) {
  59                 if (IS_CHAN_HT40(chan))
  60                         clockrate *= 2;
  61                 if (IS_CHAN_HALF_RATE(chan))
  62                         clockrate /= 2;
  63                 if (IS_CHAN_QUARTER_RATE(chan))
  64                         clockrate /= 4;
  65         }
  66
  67         common->clockrate = clockrate;
  68 }
  69
  70 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  71 {
  72         struct ath_common *common = ath9k_hw_common(ah);
  73
  74         return usecs * common->clockrate;
  75 }
  76
  77 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
  78 {
  79         int i;
  80
  81         BUG_ON(timeout < AH_TIME_QUANTUM);
  82
  83         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
  84                 if ((REG_READ(ah, reg) & mask) == val)
  85                         return true;
  86
  87                 udelay(AH_TIME_QUANTUM);
  88         }
  89
  90         ath_dbg(ath9k_hw_common(ah), ANY,
  91                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
  92                 timeout, reg, REG_READ(ah, reg), mask, val);
  93
  94         return false;
  95 }
  96 EXPORT_SYMBOL(ath9k_hw_wait);
  97
  98 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
  99                           int hw_delay)
 100 {
 101         hw_delay /= 10;
 102
 103         if (IS_CHAN_HALF_RATE(chan))
 104                 hw_delay *= 2;
 105         else if (IS_CHAN_QUARTER_RATE(chan))
 106                 hw_delay *= 4;
 107
 108         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 109 }
 110
 111 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 112                           int column, unsigned int *writecnt)
 113 {
 114         int r;
 115
 116         ENABLE_REGWRITE_BUFFER(ah);
 117         for (r = 0; r < array->ia_rows; r++) {
 118                 REG_WRITE(ah, INI_RA(array, r, 0),
 119                           INI_RA(array, r, column));
 120                 DO_DELAY(*writecnt);
 121         }
 122         REGWRITE_BUFFER_FLUSH(ah);
 123 }
 124
 125 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 126 {
 127         u32 retval;
 128         int i;
 129
 130         for (i = 0, retval = 0; i < n; i++) {
 131                 retval = (retval << 1) | (val & 1);
 132                 val >>= 1;
 133         }
 134         return retval;
 135 }
 136
 137 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 138                            u8 phy, int kbps,
 139                            u32 frameLen, u16 rateix,
 140                            bool shortPreamble)
 141 {
 142         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 143
 144         if (kbps == 0)
 145                 return 0;
 146
 147         switch (phy) {
 148         case WLAN_RC_PHY_CCK:
 149                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 150                 if (shortPreamble)
 151                         phyTime >>= 1;
 152                 numBits = frameLen << 3;
 153                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 154                 break;
 155         case WLAN_RC_PHY_OFDM:
 156                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 157                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 158                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 159                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 160                         txTime = OFDM_SIFS_TIME_QUARTER
 161                                 + OFDM_PREAMBLE_TIME_QUARTER
 162                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 163                 } else if (ah->curchan &&
 164                            IS_CHAN_HALF_RATE(ah->curchan)) {
 165                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 166                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 167                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 168                         txTime = OFDM_SIFS_TIME_HALF +
 169                                 OFDM_PREAMBLE_TIME_HALF
 170                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 171                 } else {
 172                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 173                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 174                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 175                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 176                                 + (numSymbols * OFDM_SYMBOL_TIME);
 177                 }
 178                 break;
 179         default:
 180                 ath_err(ath9k_hw_common(ah),
 181                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 182                 txTime = 0;
 183                 break;
 184         }
 185
 186         return txTime;
 187 }
 188 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 189
 190 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 191                                   struct ath9k_channel *chan,
 192                                   struct chan_centers *centers)
 193 {
 194         int8_t extoff;
 195
 196         if (!IS_CHAN_HT40(chan)) {
 197                 centers->ctl_center = centers->ext_center =
 198                         centers->synth_center = chan->channel;
 199                 return;
 200         }
 201
 202         if (IS_CHAN_HT40PLUS(chan)) {
 203                 centers->synth_center =
 204                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 205                 extoff = 1;
 206         } else {
 207                 centers->synth_center =
 208                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 209                 extoff = -1;
 210         }
 211
 212         centers->ctl_center =
 213                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 214         /* 25 MHz spacing is supported by hw but not on upper layers */
 215         centers->ext_center =
 216                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 217 }
 218
 219 /******************/
 220 /* Chip Revisions */
 221 /******************/
 222
 223 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 224 {
 225         u32 val;
 226
 227         switch (ah->hw_version.devid) {
 228         case AR5416_AR9100_DEVID:
 229                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 230                 break;
 231         case AR9300_DEVID_AR9330:
 232                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 233                 if (ah->get_mac_revision) {
 234                         ah->hw_version.macRev = ah->get_mac_revision();
 235                 } else {
 236                         val = REG_READ(ah, AR_SREV);
 237                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 238                 }
 239                 return;
 240         case AR9300_DEVID_AR9340:
 241                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 242                 val = REG_READ(ah, AR_SREV);
 243                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 244                 return;
 245         case AR9300_DEVID_QCA955X:
 246                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 247                 return;
 248         case AR9300_DEVID_AR953X:
 249                 ah->hw_version.macVersion = AR_SREV_VERSION_9531;
 250                 return;
 251         }
 252
 253         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 254
 255         if (val == 0xFF) {
 256                 val = REG_READ(ah, AR_SREV);
 257                 ah->hw_version.macVersion =
 258                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 259                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 260
 261                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 262                         ah->is_pciexpress = true;
 263                 else
 264                         ah->is_pciexpress = (val &
 265                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 266         } else {
 267                 if (!AR_SREV_9100(ah))
 268                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 269
 270                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 271
 272                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 273                         ah->is_pciexpress = true;
 274         }
 275 }
 276
 277 /************************************/
 278 /* HW Attach, Detach, Init Routines */
 279 /************************************/
 280
 281 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 282 {
 283         if (!AR_SREV_5416(ah))
 284                 return;
 285
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 287         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 288         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 295
 296         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 297 }
 298
 299 /* This should work for all families including legacy */
 300 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 301 {
 302         struct ath_common *common = ath9k_hw_common(ah);
 303         u32 regAddr[2] = { AR_STA_ID0 };
 304         u32 regHold[2];
 305         static const u32 patternData[4] = {
 306                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 307         };
 308         int i, j, loop_max;
 309
 310         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 311                 loop_max = 2;
 312                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 313         } else
 314                 loop_max = 1;
 315
 316         for (i = 0; i < loop_max; i++) {
 317                 u32 addr = regAddr[i];
 318                 u32 wrData, rdData;
 319
 320                 regHold[i] = REG_READ(ah, addr);
 321                 for (j = 0; j < 0x100; j++) {
 322                         wrData = (j << 16) | j;
 323                         REG_WRITE(ah, addr, wrData);
 324                         rdData = REG_READ(ah, addr);
 325                         if (rdData != wrData) {
 326                                 ath_err(common,
 327                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 328                                         addr, wrData, rdData);
 329                                 return false;
 330                         }
 331                 }
 332                 for (j = 0; j < 4; j++) {
 333                         wrData = patternData[j];
 334                         REG_WRITE(ah, addr, wrData);
 335                         rdData = REG_READ(ah, addr);
 336                         if (wrData != rdData) {
 337                                 ath_err(common,
 338                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 339                                         addr, wrData, rdData);
 340                                 return false;
 341                         }
 342                 }
 343                 REG_WRITE(ah, regAddr[i], regHold[i]);
 344         }
 345         udelay(100);
 346
 347         return true;
 348 }
 349
 350 static void ath9k_hw_init_config(struct ath_hw *ah)
 351 {
 352         struct ath_common *common = ath9k_hw_common(ah);
 353
 354         ah->config.dma_beacon_response_time = 1;
 355         ah->config.sw_beacon_response_time = 6;
 356         ah->config.cwm_ignore_extcca = 0;
 357         ah->config.analog_shiftreg = 1;
 358
 359         ah->config.rx_intr_mitigation = true;
 360
 361         if (AR_SREV_9300_20_OR_LATER(ah)) {
 362                 ah->config.rimt_last = 500;
 363                 ah->config.rimt_first = 2000;
 364         } else {
 365                 ah->config.rimt_last = 250;
 366                 ah->config.rimt_first = 700;
 367         }
 368
 369         /*
 370          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 371          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 372          * This means we use it for all AR5416 devices, and the few
 373          * minor PCI AR9280 devices out there.
 374          *
 375          * Serialization is required because these devices do not handle
 376          * well the case of two concurrent reads/writes due to the latency
 377          * involved. During one read/write another read/write can be issued
 378          * on another CPU while the previous read/write may still be working
 379          * on our hardware, if we hit this case the hardware poops in a loop.
 380          * We prevent this by serializing reads and writes.
 381          *
 382          * This issue is not present on PCI-Express devices or pre-AR5416
 383          * devices (legacy, 802.11abg).
 384          */
 385         if (num_possible_cpus() > 1)
 386                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 387
 388         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 389                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 390                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 391                      !ah->is_pciexpress)) {
 392                         ah->config.serialize_regmode = SER_REG_MODE_ON;
 393                 } else {
 394                         ah->config.serialize_regmode = SER_REG_MODE_OFF;
 395                 }
 396         }
 397
 398         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 399                 ah->config.serialize_regmode);
 400
 401         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 402                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 403         else
 404                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 405 }
 406
 407 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 408 {
 409         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 410
 411         regulatory->country_code = CTRY_DEFAULT;
 412         regulatory->power_limit = MAX_RATE_POWER;
 413
 414         ah->hw_version.magic = AR5416_MAGIC;
 415         ah->hw_version.subvendorid = 0;
 416
 417         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE |
 418                                AR_STA_ID1_MCAST_KSRCH;
 419         if (AR_SREV_9100(ah))
 420                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 421
 422         ah->slottime = ATH9K_SLOT_TIME_9;
 423         ah->globaltxtimeout = (u32) -1;
 424         ah->power_mode = ATH9K_PM_UNDEFINED;
 425         ah->htc_reset_init = true;
 426
 427         ah->ani_function = ATH9K_ANI_ALL;
 428         if (!AR_SREV_9300_20_OR_LATER(ah))
 429                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 430
 431         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 432                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 433         else
 434                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 435 }
 436
 437 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 438 {
 439         struct ath_common *common = ath9k_hw_common(ah);
 440         u32 sum;
 441         int i;
 442         u16 eeval;
 443         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 444
 445         sum = 0;
 446         for (i = 0; i < 3; i++) {
 447                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 448                 sum += eeval;
 449                 common->macaddr[2 * i] = eeval >> 8;
 450                 common->macaddr[2 * i + 1] = eeval & 0xff;
 451         }
 452         if (sum == 0 || sum == 0xffff * 3)
 453                 return -EADDRNOTAVAIL;
 454
 455         return 0;
 456 }
 457
 458 static int ath9k_hw_post_init(struct ath_hw *ah)
 459 {
 460         struct ath_common *common = ath9k_hw_common(ah);
 461         int ecode;
 462
 463         if (common->bus_ops->ath_bus_type != ATH_USB) {
 464                 if (!ath9k_hw_chip_test(ah))
 465                         return -ENODEV;
 466         }
 467
 468         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 469                 ecode = ar9002_hw_rf_claim(ah);
 470                 if (ecode != 0)
 471                         return ecode;
 472         }
 473
 474         ecode = ath9k_hw_eeprom_init(ah);
 475         if (ecode != 0)
 476                 return ecode;
 477
 478         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 479                 ah->eep_ops->get_eeprom_ver(ah),
 480                 ah->eep_ops->get_eeprom_rev(ah));
 481
 482         ath9k_hw_ani_init(ah);
 483
 484         /*
 485          * EEPROM needs to be initialized before we do this.
 486          * This is required for regulatory compliance.
 487          */
 488         if (AR_SREV_9300_20_OR_LATER(ah)) {
 489                 u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
 490                 if ((regdmn & 0xF0) == CTL_FCC) {
 491                         ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_2GHZ;
 492                         ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_5GHZ;
 493                 }
 494         }
 495
 496         return 0;
 497 }
 498
 499 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 500 {
 501         if (!AR_SREV_9300_20_OR_LATER(ah))
 502                 return ar9002_hw_attach_ops(ah);
 503
 504         ar9003_hw_attach_ops(ah);
 505         return 0;
 506 }
 507
 508 /* Called for all hardware families */
 509 static int __ath9k_hw_init(struct ath_hw *ah)
 510 {
 511         struct ath_common *common = ath9k_hw_common(ah);
 512         int r = 0;
 513
 514         ath9k_hw_read_revisions(ah);
 515
 516         switch (ah->hw_version.macVersion) {
 517         case AR_SREV_VERSION_5416_PCI:
 518         case AR_SREV_VERSION_5416_PCIE:
 519         case AR_SREV_VERSION_9160:
 520         case AR_SREV_VERSION_9100:
 521         case AR_SREV_VERSION_9280:
 522         case AR_SREV_VERSION_9285:
 523         case AR_SREV_VERSION_9287:
 524         case AR_SREV_VERSION_9271:
 525         case AR_SREV_VERSION_9300:
 526         case AR_SREV_VERSION_9330:
 527         case AR_SREV_VERSION_9485:
 528         case AR_SREV_VERSION_9340:
 529         case AR_SREV_VERSION_9462:
 530         case AR_SREV_VERSION_9550:
 531         case AR_SREV_VERSION_9565:
 532         case AR_SREV_VERSION_9531:
 533                 break;
 534         default:
 535                 ath_err(common,
 536                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 537                         ah->hw_version.macVersion, ah->hw_version.macRev);
 538                 return -EOPNOTSUPP;
 539         }
 540
 541         /*
 542          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 543          * We need to do this to avoid RMW of this register. We cannot
 544          * read the reg when chip is asleep.
 545          */
 546         if (AR_SREV_9300_20_OR_LATER(ah)) {
 547                 ah->WARegVal = REG_READ(ah, AR_WA);
 548                 ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 549                                  AR_WA_ASPM_TIMER_BASED_DISABLE);
 550         }
 551
 552         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 553                 ath_err(common, "Couldn't reset chip\n");
 554                 return -EIO;
 555         }
 556
 557         if (AR_SREV_9565(ah)) {
 558                 ah->WARegVal |= AR_WA_BIT22;
 559                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 560         }
 561
 562         ath9k_hw_init_defaults(ah);
 563         ath9k_hw_init_config(ah);
 564
 565         r = ath9k_hw_attach_ops(ah);
 566         if (r)
 567                 return r;
 568
 569         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 570                 ath_err(common, "Couldn't wakeup chip\n");
 571                 return -EIO;
 572         }
 573
 574         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 575             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 576                 ah->is_pciexpress = false;
 577
 578         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 579         ath9k_hw_init_cal_settings(ah);
 580
 581         if (!ah->is_pciexpress)
 582                 ath9k_hw_disablepcie(ah);
 583
 584         r = ath9k_hw_post_init(ah);
 585         if (r)
 586                 return r;
 587
 588         ath9k_hw_init_mode_gain_regs(ah);
 589         r = ath9k_hw_fill_cap_info(ah);
 590         if (r)
 591                 return r;
 592
 593         r = ath9k_hw_init_macaddr(ah);
 594         if (r) {
 595                 ath_err(common, "Failed to initialize MAC address\n");
 596                 return r;
 597         }
 598
 599         ath9k_hw_init_hang_checks(ah);
 600
 601         common->state = ATH_HW_INITIALIZED;
 602
 603         return 0;
 604 }
 605
 606 int ath9k_hw_init(struct ath_hw *ah)
 607 {
 608         int ret;
 609         struct ath_common *common = ath9k_hw_common(ah);
 610
 611         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 612         switch (ah->hw_version.devid) {
 613         case AR5416_DEVID_PCI:
 614         case AR5416_DEVID_PCIE:
 615         case AR5416_AR9100_DEVID:
 616         case AR9160_DEVID_PCI:
 617         case AR9280_DEVID_PCI:
 618         case AR9280_DEVID_PCIE:
 619         case AR9285_DEVID_PCIE:
 620         case AR9287_DEVID_PCI:
 621         case AR9287_DEVID_PCIE:
 622         case AR2427_DEVID_PCIE:
 623         case AR9300_DEVID_PCIE:
 624         case AR9300_DEVID_AR9485_PCIE:
 625         case AR9300_DEVID_AR9330:
 626         case AR9300_DEVID_AR9340:
 627         case AR9300_DEVID_QCA955X:
 628         case AR9300_DEVID_AR9580:
 629         case AR9300_DEVID_AR9462:
 630         case AR9485_DEVID_AR1111:
 631         case AR9300_DEVID_AR9565:
 632         case AR9300_DEVID_AR953X:
 633                 break;
 634         default:
 635                 if (common->bus_ops->ath_bus_type == ATH_USB)
 636                         break;
 637                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 638                         ah->hw_version.devid);
 639                 return -EOPNOTSUPP;
 640         }
 641
 642         ret = __ath9k_hw_init(ah);
 643         if (ret) {
 644                 ath_err(common,
 645                         "Unable to initialize hardware; initialization status: %d\n",
 646                         ret);
 647                 return ret;
 648         }
 649
 650         return 0;
 651 }
 652 EXPORT_SYMBOL(ath9k_hw_init);
 653
 654 static void ath9k_hw_init_qos(struct ath_hw *ah)
 655 {
 656         ENABLE_REGWRITE_BUFFER(ah);
 657
 658         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 659         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 660
 661         REG_WRITE(ah, AR_QOS_NO_ACK,
 662                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 663                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 664                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 665
 666         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 667         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 668         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 669         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 670         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 671
 672         REGWRITE_BUFFER_FLUSH(ah);
 673 }
 674
 675 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 676 {
 677         struct ath_common *common = ath9k_hw_common(ah);
 678         int i = 0;
 679
 680         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 681         udelay(100);
 682         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 683
 684         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 685
 686                 udelay(100);
 687
 688                 if (WARN_ON_ONCE(i >= 100)) {
 689                         ath_err(common, "PLL4 meaurement not done\n");
 690                         break;
 691                 }
 692
 693                 i++;
 694         }
 695
 696         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 697 }
 698 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 699
 700 static void ath9k_hw_init_pll(struct ath_hw *ah,
 701                               struct ath9k_channel *chan)
 702 {
 703         u32 pll;
 704
 705         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 706                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 707                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 708                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 709                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 710                               AR_CH0_DPLL2_KD, 0x40);
 711                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 712                               AR_CH0_DPLL2_KI, 0x4);
 713
 714                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 715                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 716                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 717                               AR_CH0_BB_DPLL1_NINI, 0x58);
 718                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 719                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 720
 721                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 722                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 723                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 724                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 725                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 726                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 727
 728                 /* program BB PLL phase_shift to 0x6 */
 729                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 730                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 731
 732                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 733                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 734                 udelay(1000);
 735         } else if (AR_SREV_9330(ah)) {
 736                 u32 ddr_dpll2, pll_control2, kd;
 737
 738                 if (ah->is_clk_25mhz) {
 739                         ddr_dpll2 = 0x18e82f01;
 740                         pll_control2 = 0xe04a3d;
 741                         kd = 0x1d;
 742                 } else {
 743                         ddr_dpll2 = 0x19e82f01;
 744                         pll_control2 = 0x886666;
 745                         kd = 0x3d;
 746                 }
 747
 748                 /* program DDR PLL ki and kd value */
 749                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 750
 751                 /* program DDR PLL phase_shift */
 752                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 753                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 754
 755                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 756                 udelay(1000);
 757
 758                 /* program refdiv, nint, frac to RTC register */
 759                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 760
 761                 /* program BB PLL kd and ki value */
 762                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 763                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 764
 765                 /* program BB PLL phase_shift */
 766                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 767                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 768         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah)) {
 769                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 770
 771                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 772                 udelay(1000);
 773
 774                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 775                 udelay(100);
 776
 777                 if (ah->is_clk_25mhz) {
 778                         if (AR_SREV_9531(ah)) {
 779                                 pll2_divint = 0x1c;
 780                                 pll2_divfrac = 0xa3d2;
 781                                 refdiv = 1;
 782                         } else {
 783                                 pll2_divint = 0x54;
 784                                 pll2_divfrac = 0x1eb85;
 785                                 refdiv = 3;
 786                         }
 787                 } else {
 788                         if (AR_SREV_9340(ah)) {
 789                                 pll2_divint = 88;
 790                                 pll2_divfrac = 0;
 791                                 refdiv = 5;
 792                         } else {
 793                                 pll2_divint = 0x11;
 794                                 pll2_divfrac = 0x26666;
 795                                 refdiv = 1;
 796                         }
 797                 }
 798
 799                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 800                 if (AR_SREV_9531(ah))
 801                         regval |= (0x1 << 22);
 802                 else
 803                         regval |= (0x1 << 16);
 804                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 805                 udelay(100);
 806
 807                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 808                           (pll2_divint << 18) | pll2_divfrac);
 809                 udelay(100);
 810
 811                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 812                 if (AR_SREV_9340(ah))
 813                         regval = (regval & 0x80071fff) |
 814                                 (0x1 << 30) |
 815                                 (0x1 << 13) |
 816                                 (0x4 << 26) |
 817                                 (0x18 << 19);
 818                 else if (AR_SREV_9531(ah))
 819                         regval = (regval & 0x01c00fff) |
 820                                 (0x1 << 31) |
 821                                 (0x2 << 29) |
 822                                 (0xa << 25) |
 823                                 (0x1 << 19) |
 824                                 (0x6 << 12);
 825                 else
 826                         regval = (regval & 0x80071fff) |
 827                                 (0x3 << 30) |
 828                                 (0x1 << 13) |
 829                                 (0x4 << 26) |
 830                                 (0x60 << 19);
 831                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 832
 833                 if (AR_SREV_9531(ah))
 834                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 835                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xffbfffff);
 836                 else
 837                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 838                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 839
 840                 udelay(1000);
 841         }
 842
 843         pll = ath9k_hw_compute_pll_control(ah, chan);
 844         if (AR_SREV_9565(ah))
 845                 pll |= 0x40000;
 846         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 847
 848         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 849             AR_SREV_9550(ah))
 850                 udelay(1000);
 851
 852         /* Switch the core clock for ar9271 to 117Mhz */
 853         if (AR_SREV_9271(ah)) {
 854                 udelay(500);
 855                 REG_WRITE(ah, 0x50040, 0x304);
 856         }
 857
 858         udelay(RTC_PLL_SETTLE_DELAY);
 859
 860         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 861
 862         if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 863                 if (ah->is_clk_25mhz) {
 864                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 865                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 866                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 867                 } else {
 868                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 869                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 870                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 871                 }
 872                 udelay(100);
 873         }
 874 }
 875
 876 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 877                                           enum nl80211_iftype opmode)
 878 {
 879         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 880         u32 imr_reg = AR_IMR_TXERR |
 881                 AR_IMR_TXURN |
 882                 AR_IMR_RXERR |
 883                 AR_IMR_RXORN |
 884                 AR_IMR_BCNMISC;
 885
 886         if (AR_SREV_9340(ah) || AR_SREV_9550(ah))
 887                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 888
 889         if (AR_SREV_9300_20_OR_LATER(ah)) {
 890                 imr_reg |= AR_IMR_RXOK_HP;
 891                 if (ah->config.rx_intr_mitigation)
 892                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 893                 else
 894                         imr_reg |= AR_IMR_RXOK_LP;
 895
 896         } else {
 897                 if (ah->config.rx_intr_mitigation)
 898                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 899                 else
 900                         imr_reg |= AR_IMR_RXOK;
 901         }
 902
 903         if (ah->config.tx_intr_mitigation)
 904                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 905         else
 906                 imr_reg |= AR_IMR_TXOK;
 907
 908         ENABLE_REGWRITE_BUFFER(ah);
 909
 910         REG_WRITE(ah, AR_IMR, imr_reg);
 911         ah->imrs2_reg |= AR_IMR_S2_GTT;
 912         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 913
 914         if (!AR_SREV_9100(ah)) {
 915                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 916                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 917                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 918         }
 919
 920         REGWRITE_BUFFER_FLUSH(ah);
 921
 922         if (AR_SREV_9300_20_OR_LATER(ah)) {
 923                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 924                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 925                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 926                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 927         }
 928 }
 929
 930 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 931 {
 932         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 933         val = min(val, (u32) 0xFFFF);
 934         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 935 }
 936
 937 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 938 {
 939         u32 val = ath9k_hw_mac_to_clks(ah, us);
 940         val = min(val, (u32) 0xFFFF);
 941         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 942 }
 943
 944 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 945 {
 946         u32 val = ath9k_hw_mac_to_clks(ah, us);
 947         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 948         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 949 }
 950
 951 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 952 {
 953         u32 val = ath9k_hw_mac_to_clks(ah, us);
 954         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 955         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 956 }
 957
 958 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 959 {
 960         if (tu > 0xFFFF) {
 961                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
 962                         tu);
 963                 ah->globaltxtimeout = (u32) -1;
 964                 return false;
 965         } else {
 966                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 967                 ah->globaltxtimeout = tu;
 968                 return true;
 969         }
 970 }
 971
 972 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 973 {
 974         struct ath_common *common = ath9k_hw_common(ah);
 975         const struct ath9k_channel *chan = ah->curchan;
 976         int acktimeout, ctstimeout, ack_offset = 0;
 977         int slottime;
 978         int sifstime;
 979         int rx_lat = 0, tx_lat = 0, eifs = 0;
 980         u32 reg;
 981
 982         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
 983                 ah->misc_mode);
 984
 985         if (!chan)
 986                 return;
 987
 988         if (ah->misc_mode != 0)
 989                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 990
 991         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 992                 rx_lat = 41;
 993         else
 994                 rx_lat = 37;
 995         tx_lat = 54;
 996
 997         if (IS_CHAN_5GHZ(chan))
 998                 sifstime = 16;
 999         else
1000                 sifstime = 10;
1001
1002         if (IS_CHAN_HALF_RATE(chan)) {
1003                 eifs = 175;
1004                 rx_lat *= 2;
1005                 tx_lat *= 2;
1006                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1007                     tx_lat += 11;
1008
1009                 sifstime = 32;
1010                 ack_offset = 16;
1011                 slottime = 13;
1012         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1013                 eifs = 340;
1014                 rx_lat = (rx_lat * 4) - 1;
1015                 tx_lat *= 4;
1016                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1017                     tx_lat += 22;
1018
1019                 sifstime = 64;
1020                 ack_offset = 32;
1021                 slottime = 21;
1022         } else {
1023                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1024                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1025                         reg = AR_USEC_ASYNC_FIFO;
1026                 } else {
1027                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1028                                 common->clockrate;
1029                         reg = REG_READ(ah, AR_USEC);
1030                 }
1031                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1032                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1033
1034                 slottime = ah->slottime;
1035         }
1036
1037         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1038         slottime += 3 * ah->coverage_class;
1039         acktimeout = slottime + sifstime + ack_offset;
1040         ctstimeout = acktimeout;
1041
1042         /*
1043          * Workaround for early ACK timeouts, add an offset to match the
1044          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1045          * This was initially only meant to work around an issue with delayed
1046          * BA frames in some implementations, but it has been found to fix ACK
1047          * timeout issues in other cases as well.
1048          */
1049         if (IS_CHAN_2GHZ(chan) &&
1050             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1051                 acktimeout += 64 - sifstime - ah->slottime;
1052                 ctstimeout += 48 - sifstime - ah->slottime;
1053         }
1054
1055         ath9k_hw_set_sifs_time(ah, sifstime);
1056         ath9k_hw_setslottime(ah, slottime);
1057         ath9k_hw_set_ack_timeout(ah, acktimeout);
1058         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1059         if (ah->globaltxtimeout != (u32) -1)
1060                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1061
1062         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1063         REG_RMW(ah, AR_USEC,
1064                 (common->clockrate - 1) |
1065                 SM(rx_lat, AR_USEC_RX_LAT) |
1066                 SM(tx_lat, AR_USEC_TX_LAT),
1067                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1068
1069 }
1070 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1071
1072 void ath9k_hw_deinit(struct ath_hw *ah)
1073 {
1074         struct ath_common *common = ath9k_hw_common(ah);
1075
1076         if (common->state < ATH_HW_INITIALIZED)
1077                 return;
1078
1079         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1080 }
1081 EXPORT_SYMBOL(ath9k_hw_deinit);
1082
1083 /*******/
1084 /* INI */
1085 /*******/
1086
1087 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1088 {
1089         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1090
1091         if (IS_CHAN_2GHZ(chan))
1092                 ctl |= CTL_11G;
1093         else
1094                 ctl |= CTL_11A;
1095
1096         return ctl;
1097 }
1098
1099 /****************************************/
1100 /* Reset and Channel Switching Routines */
1101 /****************************************/
1102
1103 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1104 {
1105         struct ath_common *common = ath9k_hw_common(ah);
1106         int txbuf_size;
1107
1108         ENABLE_REGWRITE_BUFFER(ah);
1109
1110         /*
1111          * set AHB_MODE not to do cacheline prefetches
1112         */
1113         if (!AR_SREV_9300_20_OR_LATER(ah))
1114                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1115
1116         /*
1117          * let mac dma reads be in 128 byte chunks
1118          */
1119         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1120
1121         REGWRITE_BUFFER_FLUSH(ah);
1122
1123         /*
1124          * Restore TX Trigger Level to its pre-reset value.
1125          * The initial value depends on whether aggregation is enabled, and is
1126          * adjusted whenever underruns are detected.
1127          */
1128         if (!AR_SREV_9300_20_OR_LATER(ah))
1129                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1130
1131         ENABLE_REGWRITE_BUFFER(ah);
1132
1133         /*
1134          * let mac dma writes be in 128 byte chunks
1135          */
1136         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1137
1138         /*
1139          * Setup receive FIFO threshold to hold off TX activities
1140          */
1141         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1142
1143         if (AR_SREV_9300_20_OR_LATER(ah)) {
1144                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1145                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1146
1147                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1148                         ah->caps.rx_status_len);
1149         }
1150
1151         /*
1152          * reduce the number of usable entries in PCU TXBUF to avoid
1153          * wrap around issues.
1154          */
1155         if (AR_SREV_9285(ah)) {
1156                 /* For AR9285 the number of Fifos are reduced to half.
1157                  * So set the usable tx buf size also to half to
1158                  * avoid data/delimiter underruns
1159                  */
1160                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1161         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1162                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1163                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1164         } else {
1165                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1166         }
1167
1168         if (!AR_SREV_9271(ah))
1169                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1170
1171         REGWRITE_BUFFER_FLUSH(ah);
1172
1173         if (AR_SREV_9300_20_OR_LATER(ah))
1174                 ath9k_hw_reset_txstatus_ring(ah);
1175 }
1176
1177 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1178 {
1179         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1180         u32 set = AR_STA_ID1_KSRCH_MODE;
1181
1182         switch (opmode) {
1183         case NL80211_IFTYPE_ADHOC:
1184                 set |= AR_STA_ID1_ADHOC;
1185                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1186                 break;
1187         case NL80211_IFTYPE_MESH_POINT:
1188         case NL80211_IFTYPE_AP:
1189                 set |= AR_STA_ID1_STA_AP;
1190                 /* fall through */
1191         case NL80211_IFTYPE_STATION:
1192                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1193                 break;
1194         default:
1195                 if (!ah->is_monitoring)
1196                         set = 0;
1197                 break;
1198         }
1199         REG_RMW(ah, AR_STA_ID1, set, mask);
1200 }
1201
1202 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1203                                    u32 *coef_mantissa, u32 *coef_exponent)
1204 {
1205         u32 coef_exp, coef_man;
1206
1207         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1208                 if ((coef_scaled >> coef_exp) & 0x1)
1209                         break;
1210
1211         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1212
1213         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1214
1215         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1216         *coef_exponent = coef_exp - 16;
1217 }
1218
1219 /* AR9330 WAR:
1220  * call external reset function to reset WMAC if:
1221  * - doing a cold reset
1222  * - we have pending frames in the TX queues.
1223  */
1224 static bool ath9k_hw_ar9330_reset_war(struct ath_hw *ah, int type)
1225 {
1226         int i, npend = 0;
1227
1228         for (i = 0; i < AR_NUM_QCU; i++) {
1229                 npend = ath9k_hw_numtxpending(ah, i);
1230                 if (npend)
1231                         break;
1232         }
1233
1234         if (ah->external_reset &&
1235             (npend || type == ATH9K_RESET_COLD)) {
1236                 int reset_err = 0;
1237
1238                 ath_dbg(ath9k_hw_common(ah), RESET,
1239                         "reset MAC via external reset\n");
1240
1241                 reset_err = ah->external_reset();
1242                 if (reset_err) {
1243                         ath_err(ath9k_hw_common(ah),
1244                                 "External reset failed, err=%d\n",
1245                                 reset_err);
1246                         return false;
1247                 }
1248
1249                 REG_WRITE(ah, AR_RTC_RESET, 1);
1250         }
1251
1252         return true;
1253 }
1254
1255 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1256 {
1257         u32 rst_flags;
1258         u32 tmpReg;
1259
1260         if (AR_SREV_9100(ah)) {
1261                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1262                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1263                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1264         }
1265
1266         ENABLE_REGWRITE_BUFFER(ah);
1267
1268         if (AR_SREV_9300_20_OR_LATER(ah)) {
1269                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1270                 udelay(10);
1271         }
1272
1273         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1274                   AR_RTC_FORCE_WAKE_ON_INT);
1275
1276         if (AR_SREV_9100(ah)) {
1277                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1278                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1279         } else {
1280                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1281                 if (AR_SREV_9340(ah))
1282                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1283                 else
1284                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1285                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1286
1287                 if (tmpReg) {
1288                         u32 val;
1289                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1290
1291                         val = AR_RC_HOSTIF;
1292                         if (!AR_SREV_9300_20_OR_LATER(ah))
1293                                 val |= AR_RC_AHB;
1294                         REG_WRITE(ah, AR_RC, val);
1295
1296                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1297                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1298
1299                 rst_flags = AR_RTC_RC_MAC_WARM;
1300                 if (type == ATH9K_RESET_COLD)
1301                         rst_flags |= AR_RTC_RC_MAC_COLD;
1302         }
1303
1304         if (AR_SREV_9330(ah)) {
1305                 if (!ath9k_hw_ar9330_reset_war(ah, type))
1306                         return false;
1307         }
1308
1309         if (ath9k_hw_mci_is_enabled(ah))
1310                 ar9003_mci_check_gpm_offset(ah);
1311
1312         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1313
1314         REGWRITE_BUFFER_FLUSH(ah);
1315
1316         if (AR_SREV_9300_20_OR_LATER(ah))
1317                 udelay(50);
1318         else if (AR_SREV_9100(ah))
1319                 mdelay(10);
1320         else
1321                 udelay(100);
1322
1323         REG_WRITE(ah, AR_RTC_RC, 0);
1324         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1325                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1326                 return false;
1327         }
1328
1329         if (!AR_SREV_9100(ah))
1330                 REG_WRITE(ah, AR_RC, 0);
1331
1332         if (AR_SREV_9100(ah))
1333                 udelay(50);
1334
1335         return true;
1336 }
1337
1338 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1339 {
1340         ENABLE_REGWRITE_BUFFER(ah);
1341
1342         if (AR_SREV_9300_20_OR_LATER(ah)) {
1343                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1344                 udelay(10);
1345         }
1346
1347         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1348                   AR_RTC_FORCE_WAKE_ON_INT);
1349
1350         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1351                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1352
1353         REG_WRITE(ah, AR_RTC_RESET, 0);
1354
1355         REGWRITE_BUFFER_FLUSH(ah);
1356
1357         udelay(2);
1358
1359         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1360                 REG_WRITE(ah, AR_RC, 0);
1361
1362         REG_WRITE(ah, AR_RTC_RESET, 1);
1363
1364         if (!ath9k_hw_wait(ah,
1365                            AR_RTC_STATUS,
1366                            AR_RTC_STATUS_M,
1367                            AR_RTC_STATUS_ON,
1368                            AH_WAIT_TIMEOUT)) {
1369                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1370                 return false;
1371         }
1372
1373         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1374 }
1375
1376 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1377 {
1378         bool ret = false;
1379
1380         if (AR_SREV_9300_20_OR_LATER(ah)) {
1381                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1382                 udelay(10);
1383         }
1384
1385         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1386                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1387
1388         if (!ah->reset_power_on)
1389                 type = ATH9K_RESET_POWER_ON;
1390
1391         switch (type) {
1392         case ATH9K_RESET_POWER_ON:
1393                 ret = ath9k_hw_set_reset_power_on(ah);
1394                 if (ret)
1395                         ah->reset_power_on = true;
1396                 break;
1397         case ATH9K_RESET_WARM:
1398         case ATH9K_RESET_COLD:
1399                 ret = ath9k_hw_set_reset(ah, type);
1400                 break;
1401         default:
1402                 break;
1403         }
1404
1405         return ret;
1406 }
1407
1408 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1409                                 struct ath9k_channel *chan)
1410 {
1411         int reset_type = ATH9K_RESET_WARM;
1412
1413         if (AR_SREV_9280(ah)) {
1414                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1415                         reset_type = ATH9K_RESET_POWER_ON;
1416                 else
1417                         reset_type = ATH9K_RESET_COLD;
1418         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1419                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1420                 reset_type = ATH9K_RESET_COLD;
1421
1422         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1423                 return false;
1424
1425         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1426                 return false;
1427
1428         ah->chip_fullsleep = false;
1429
1430         if (AR_SREV_9330(ah))
1431                 ar9003_hw_internal_regulator_apply(ah);
1432         ath9k_hw_init_pll(ah, chan);
1433
1434         return true;
1435 }
1436
1437 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1438                                     struct ath9k_channel *chan)
1439 {
1440         struct ath_common *common = ath9k_hw_common(ah);
1441         struct ath9k_hw_capabilities *pCap = &ah->caps;
1442         bool band_switch = false, mode_diff = false;
1443         u8 ini_reloaded = 0;
1444         u32 qnum;
1445         int r;
1446
1447         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1448                 u32 flags_diff = chan->channelFlags ^ ah->curchan->channelFlags;
1449                 band_switch = !!(flags_diff & CHANNEL_5GHZ);
1450                 mode_diff = !!(flags_diff & ~CHANNEL_HT);
1451         }
1452
1453         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1454                 if (ath9k_hw_numtxpending(ah, qnum)) {
1455                         ath_dbg(common, QUEUE,
1456                                 "Transmit frames pending on queue %d\n", qnum);
1457                         return false;
1458                 }
1459         }
1460
1461         if (!ath9k_hw_rfbus_req(ah)) {
1462                 ath_err(common, "Could not kill baseband RX\n");
1463                 return false;
1464         }
1465
1466         if (band_switch || mode_diff) {
1467                 ath9k_hw_mark_phy_inactive(ah);
1468                 udelay(5);
1469
1470                 if (band_switch)
1471                         ath9k_hw_init_pll(ah, chan);
1472
1473                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1474                         ath_err(common, "Failed to do fast channel change\n");
1475                         return false;
1476                 }
1477         }
1478
1479         ath9k_hw_set_channel_regs(ah, chan);
1480
1481         r = ath9k_hw_rf_set_freq(ah, chan);
1482         if (r) {
1483                 ath_err(common, "Failed to set channel\n");
1484                 return false;
1485         }
1486         ath9k_hw_set_clockrate(ah);
1487         ath9k_hw_apply_txpower(ah, chan, false);
1488
1489         ath9k_hw_set_delta_slope(ah, chan);
1490         ath9k_hw_spur_mitigate_freq(ah, chan);
1491
1492         if (band_switch || ini_reloaded)
1493                 ah->eep_ops->set_board_values(ah, chan);
1494
1495         ath9k_hw_init_bb(ah, chan);
1496         ath9k_hw_rfbus_done(ah);
1497
1498         if (band_switch || ini_reloaded) {
1499                 ah->ah_flags |= AH_FASTCC;
1500                 ath9k_hw_init_cal(ah, chan);
1501                 ah->ah_flags &= ~AH_FASTCC;
1502         }
1503
1504         return true;
1505 }
1506
1507 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1508 {
1509         u32 gpio_mask = ah->gpio_mask;
1510         int i;
1511
1512         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1513                 if (!(gpio_mask & 1))
1514                         continue;
1515
1516                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1517                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1518         }
1519 }
1520
1521 void ath9k_hw_check_nav(struct ath_hw *ah)
1522 {
1523         struct ath_common *common = ath9k_hw_common(ah);
1524         u32 val;
1525
1526         val = REG_READ(ah, AR_NAV);
1527         if (val != 0xdeadbeef && val > 0x7fff) {
1528                 ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1529                 REG_WRITE(ah, AR_NAV, 0);
1530         }
1531 }
1532 EXPORT_SYMBOL(ath9k_hw_check_nav);
1533
1534 bool ath9k_hw_check_alive(struct ath_hw *ah)
1535 {
1536         int count = 50;
1537         u32 reg, last_val;
1538
1539         if (AR_SREV_9300(ah))
1540                 return !ath9k_hw_detect_mac_hang(ah);
1541
1542         if (AR_SREV_9285_12_OR_LATER(ah))
1543                 return true;
1544
1545         last_val = REG_READ(ah, AR_OBS_BUS_1);
1546         do {
1547                 reg = REG_READ(ah, AR_OBS_BUS_1);
1548                 if (reg != last_val)
1549                         return true;
1550
1551                 udelay(1);
1552                 last_val = reg;
1553                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1554                         continue;
1555
1556                 switch (reg & 0x7E000B00) {
1557                 case 0x1E000000:
1558                 case 0x52000B00:
1559                 case 0x18000B00:
1560                         continue;
1561                 default:
1562                         return true;
1563                 }
1564         } while (count-- > 0);
1565
1566         return false;
1567 }
1568 EXPORT_SYMBOL(ath9k_hw_check_alive);
1569
1570 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1571 {
1572         /* Setup MFP options for CCMP */
1573         if (AR_SREV_9280_20_OR_LATER(ah)) {
1574                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1575                  * frames when constructing CCMP AAD. */
1576                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1577                               0xc7ff);
1578                 ah->sw_mgmt_crypto = false;
1579         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1580                 /* Disable hardware crypto for management frames */
1581                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1582                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1583                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1584                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1585                 ah->sw_mgmt_crypto = true;
1586         } else {
1587                 ah->sw_mgmt_crypto = true;
1588         }
1589 }
1590
1591 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1592                                   u32 macStaId1, u32 saveDefAntenna)
1593 {
1594         struct ath_common *common = ath9k_hw_common(ah);
1595
1596         ENABLE_REGWRITE_BUFFER(ah);
1597
1598         REG_RMW(ah, AR_STA_ID1, macStaId1
1599                   | AR_STA_ID1_RTS_USE_DEF
1600                   | ah->sta_id1_defaults,
1601                   ~AR_STA_ID1_SADH_MASK);
1602         ath_hw_setbssidmask(common);
1603         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1604         ath9k_hw_write_associd(ah);
1605         REG_WRITE(ah, AR_ISR, ~0);
1606         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1607
1608         REGWRITE_BUFFER_FLUSH(ah);
1609
1610         ath9k_hw_set_operating_mode(ah, ah->opmode);
1611 }
1612
1613 static void ath9k_hw_init_queues(struct ath_hw *ah)
1614 {
1615         int i;
1616
1617         ENABLE_REGWRITE_BUFFER(ah);
1618
1619         for (i = 0; i < AR_NUM_DCU; i++)
1620                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1621
1622         REGWRITE_BUFFER_FLUSH(ah);
1623
1624         ah->intr_txqs = 0;
1625         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1626                 ath9k_hw_resettxqueue(ah, i);
1627 }
1628
1629 /*
1630  * For big endian systems turn on swapping for descriptors
1631  */
1632 static void ath9k_hw_init_desc(struct ath_hw *ah)
1633 {
1634         struct ath_common *common = ath9k_hw_common(ah);
1635
1636         if (AR_SREV_9100(ah)) {
1637                 u32 mask;
1638                 mask = REG_READ(ah, AR_CFG);
1639                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1640                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1641                                 mask);
1642                 } else {
1643                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1644                         REG_WRITE(ah, AR_CFG, mask);
1645                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1646                                 REG_READ(ah, AR_CFG));
1647                 }
1648         } else {
1649                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1650                         /* Configure AR9271 target WLAN */
1651                         if (AR_SREV_9271(ah))
1652                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1653                         else
1654                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1655                 }
1656 #ifdef __BIG_ENDIAN
1657                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1658                          AR_SREV_9550(ah) || AR_SREV_9531(ah))
1659                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1660                 else
1661                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1662 #endif
1663         }
1664 }
1665
1666 /*
1667  * Fast channel change:
1668  * (Change synthesizer based on channel freq without resetting chip)
1669  */
1670 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1671 {
1672         struct ath_common *common = ath9k_hw_common(ah);
1673         struct ath9k_hw_capabilities *pCap = &ah->caps;
1674         int ret;
1675
1676         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1677                 goto fail;
1678
1679         if (ah->chip_fullsleep)
1680                 goto fail;
1681
1682         if (!ah->curchan)
1683                 goto fail;
1684
1685         if (chan->channel == ah->curchan->channel)
1686                 goto fail;
1687
1688         if ((ah->curchan->channelFlags | chan->channelFlags) &
1689             (CHANNEL_HALF | CHANNEL_QUARTER))
1690                 goto fail;
1691
1692         /*
1693          * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1694          */
1695         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1696             ((chan->channelFlags ^ ah->curchan->channelFlags) & ~CHANNEL_HT))
1697                 goto fail;
1698
1699         if (!ath9k_hw_check_alive(ah))
1700                 goto fail;
1701
1702         /*
1703          * For AR9462, make sure that calibration data for
1704          * re-using are present.
1705          */
1706         if (AR_SREV_9462(ah) && (ah->caldata &&
1707                                  (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1708                                   !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1709                                   !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1710                 goto fail;
1711
1712         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1713                 ah->curchan->channel, chan->channel);
1714
1715         ret = ath9k_hw_channel_change(ah, chan);
1716         if (!ret)
1717                 goto fail;
1718
1719         if (ath9k_hw_mci_is_enabled(ah))
1720                 ar9003_mci_2g5g_switch(ah, false);
1721
1722         ath9k_hw_loadnf(ah, ah->curchan);
1723         ath9k_hw_start_nfcal(ah, true);
1724
1725         if (AR_SREV_9271(ah))
1726                 ar9002_hw_load_ani_reg(ah, chan);
1727
1728         return 0;
1729 fail:
1730         return -EINVAL;
1731 }
1732
1733 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1734                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1735 {
1736         struct ath_common *common = ath9k_hw_common(ah);
1737         struct timespec ts;
1738         u32 saveLedState;
1739         u32 saveDefAntenna;
1740         u32 macStaId1;
1741         u64 tsf = 0;
1742         s64 usec = 0;
1743         int r;
1744         bool start_mci_reset = false;
1745         bool save_fullsleep = ah->chip_fullsleep;
1746
1747         if (ath9k_hw_mci_is_enabled(ah)) {
1748                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1749                 if (start_mci_reset)
1750                         return 0;
1751         }
1752
1753         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1754                 return -EIO;
1755
1756         if (ah->curchan && !ah->chip_fullsleep)
1757                 ath9k_hw_getnf(ah, ah->curchan);
1758
1759         ah->caldata = caldata;
1760         if (caldata && (chan->channel != caldata->channel ||
1761                         chan->channelFlags != caldata->channelFlags)) {
1762                 /* Operating channel changed, reset channel calibration data */
1763                 memset(caldata, 0, sizeof(*caldata));
1764                 ath9k_init_nfcal_hist_buffer(ah, chan);
1765         } else if (caldata) {
1766                 clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1767         }
1768         ah->noise = ath9k_hw_getchan_noise(ah, chan, chan->noisefloor);
1769
1770         if (fastcc) {
1771                 r = ath9k_hw_do_fastcc(ah, chan);
1772                 if (!r)
1773                         return r;
1774         }
1775
1776         if (ath9k_hw_mci_is_enabled(ah))
1777                 ar9003_mci_stop_bt(ah, save_fullsleep);
1778
1779         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1780         if (saveDefAntenna == 0)
1781                 saveDefAntenna = 1;
1782
1783         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1784
1785         /* Save TSF before chip reset, a cold reset clears it */
1786         tsf = ath9k_hw_gettsf64(ah);
1787         getrawmonotonic(&ts);
1788         usec = ts.tv_sec * 1000000ULL + ts.tv_nsec / 1000;
1789
1790         saveLedState = REG_READ(ah, AR_CFG_LED) &
1791                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1792                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1793
1794         ath9k_hw_mark_phy_inactive(ah);
1795
1796         ah->paprd_table_write_done = false;
1797
1798         /* Only required on the first reset */
1799         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1800                 REG_WRITE(ah,
1801                           AR9271_RESET_POWER_DOWN_CONTROL,
1802                           AR9271_RADIO_RF_RST);
1803                 udelay(50);
1804         }
1805
1806         if (!ath9k_hw_chip_reset(ah, chan)) {
1807                 ath_err(common, "Chip reset failed\n");
1808                 return -EINVAL;
1809         }
1810
1811         /* Only required on the first reset */
1812         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1813                 ah->htc_reset_init = false;
1814                 REG_WRITE(ah,
1815                           AR9271_RESET_POWER_DOWN_CONTROL,
1816                           AR9271_GATE_MAC_CTL);
1817                 udelay(50);
1818         }
1819
1820         /* Restore TSF */
1821         getrawmonotonic(&ts);
1822         usec = ts.tv_sec * 1000000ULL + ts.tv_nsec / 1000 - usec;
1823         ath9k_hw_settsf64(ah, tsf + usec);
1824
1825         if (AR_SREV_9280_20_OR_LATER(ah))
1826                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1827
1828         if (!AR_SREV_9300_20_OR_LATER(ah))
1829                 ar9002_hw_enable_async_fifo(ah);
1830
1831         r = ath9k_hw_process_ini(ah, chan);
1832         if (r)
1833                 return r;
1834
1835         ath9k_hw_set_rfmode(ah, chan);
1836
1837         if (ath9k_hw_mci_is_enabled(ah))
1838                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1839
1840         /*
1841          * Some AR91xx SoC devices frequently fail to accept TSF writes
1842          * right after the chip reset. When that happens, write a new
1843          * value after the initvals have been applied, with an offset
1844          * based on measured time difference
1845          */
1846         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1847                 tsf += 1500;
1848                 ath9k_hw_settsf64(ah, tsf);
1849         }
1850
1851         ath9k_hw_init_mfp(ah);
1852
1853         ath9k_hw_set_delta_slope(ah, chan);
1854         ath9k_hw_spur_mitigate_freq(ah, chan);
1855         ah->eep_ops->set_board_values(ah, chan);
1856
1857         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1858
1859         r = ath9k_hw_rf_set_freq(ah, chan);
1860         if (r)
1861                 return r;
1862
1863         ath9k_hw_set_clockrate(ah);
1864
1865         ath9k_hw_init_queues(ah);
1866         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1867         ath9k_hw_ani_cache_ini_regs(ah);
1868         ath9k_hw_init_qos(ah);
1869
1870         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1871                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1872
1873         ath9k_hw_init_global_settings(ah);
1874
1875         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1876                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1877                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1878                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1879                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1880                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1881                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1882         }
1883
1884         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1885
1886         ath9k_hw_set_dma(ah);
1887
1888         if (!ath9k_hw_mci_is_enabled(ah))
1889                 REG_WRITE(ah, AR_OBS, 8);
1890
1891         if (ah->config.rx_intr_mitigation) {
1892                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, ah->config.rimt_last);
1893                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, ah->config.rimt_first);
1894         }
1895
1896         if (ah->config.tx_intr_mitigation) {
1897                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1898                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1899         }
1900
1901         ath9k_hw_init_bb(ah, chan);
1902
1903         if (caldata) {
1904                 clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
1905                 clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
1906         }
1907         if (!ath9k_hw_init_cal(ah, chan))
1908                 return -EIO;
1909
1910         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1911                 return -EIO;
1912
1913         ENABLE_REGWRITE_BUFFER(ah);
1914
1915         ath9k_hw_restore_chainmask(ah);
1916         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1917
1918         REGWRITE_BUFFER_FLUSH(ah);
1919
1920         ath9k_hw_init_desc(ah);
1921
1922         if (ath9k_hw_btcoex_is_enabled(ah))
1923                 ath9k_hw_btcoex_enable(ah);
1924
1925         if (ath9k_hw_mci_is_enabled(ah))
1926                 ar9003_mci_check_bt(ah);
1927
1928         ath9k_hw_loadnf(ah, chan);
1929         ath9k_hw_start_nfcal(ah, true);
1930
1931         if (AR_SREV_9300_20_OR_LATER(ah))
1932                 ar9003_hw_bb_watchdog_config(ah);
1933
1934         if (ah->config.hw_hang_checks & HW_PHYRESTART_CLC_WAR)
1935                 ar9003_hw_disable_phy_restart(ah);
1936
1937         ath9k_hw_apply_gpio_override(ah);
1938
1939         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
1940                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
1941
1942         return 0;
1943 }
1944 EXPORT_SYMBOL(ath9k_hw_reset);
1945
1946 /******************************/
1947 /* Power Management (Chipset) */
1948 /******************************/
1949
1950 /*
1951  * Notify Power Mgt is disabled in self-generated frames.
1952  * If requested, force chip to sleep.
1953  */
1954 static void ath9k_set_power_sleep(struct ath_hw *ah)
1955 {
1956         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1957
1958         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
1959                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
1960                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
1961                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
1962                 /* xxx Required for WLAN only case ? */
1963                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
1964                 udelay(100);
1965         }
1966
1967         /*
1968          * Clear the RTC force wake bit to allow the
1969          * mac to go to sleep.
1970          */
1971         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
1972
1973         if (ath9k_hw_mci_is_enabled(ah))
1974                 udelay(100);
1975
1976         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1977                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1978
1979         /* Shutdown chip. Active low */
1980         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
1981                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
1982                 udelay(2);
1983         }
1984
1985         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1986         if (AR_SREV_9300_20_OR_LATER(ah))
1987                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1988 }
1989
1990 /*
1991  * Notify Power Management is enabled in self-generating
1992  * frames. If request, set power mode of chip to
1993  * auto/normal.  Duration in units of 128us (1/8 TU).
1994  */
1995 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
1996 {
1997         struct ath9k_hw_capabilities *pCap = &ah->caps;
1998
1999         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2000
2001         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2002                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2003                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2004                           AR_RTC_FORCE_WAKE_ON_INT);
2005         } else {
2006
2007                 /* When chip goes into network sleep, it could be waken
2008                  * up by MCI_INT interrupt caused by BT's HW messages
2009                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2010                  * rate (~100us). This will cause chip to leave and
2011                  * re-enter network sleep mode frequently, which in
2012                  * consequence will have WLAN MCI HW to generate lots of
2013                  * SYS_WAKING and SYS_SLEEPING messages which will make
2014                  * BT CPU to busy to process.
2015                  */
2016                 if (ath9k_hw_mci_is_enabled(ah))
2017                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2018                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2019                 /*
2020                  * Clear the RTC force wake bit to allow the
2021                  * mac to go to sleep.
2022                  */
2023                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2024
2025                 if (ath9k_hw_mci_is_enabled(ah))
2026                         udelay(30);
2027         }
2028
2029         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2030         if (AR_SREV_9300_20_OR_LATER(ah))
2031                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2032 }
2033
2034 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2035 {
2036         u32 val;
2037         int i;
2038
2039         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2040         if (AR_SREV_9300_20_OR_LATER(ah)) {
2041                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2042                 udelay(10);
2043         }
2044
2045         if ((REG_READ(ah, AR_RTC_STATUS) &
2046              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2047                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2048                         return false;
2049                 }
2050                 if (!AR_SREV_9300_20_OR_LATER(ah))
2051                         ath9k_hw_init_pll(ah, NULL);
2052         }
2053         if (AR_SREV_9100(ah))
2054                 REG_SET_BIT(ah, AR_RTC_RESET,
2055                             AR_RTC_RESET_EN);
2056
2057         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2058                     AR_RTC_FORCE_WAKE_EN);
2059         if (AR_SREV_9100(ah))
2060                 mdelay(10);
2061         else
2062                 udelay(50);
2063
2064         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2065                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2066                 if (val == AR_RTC_STATUS_ON)
2067                         break;
2068                 udelay(50);
2069                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2070                             AR_RTC_FORCE_WAKE_EN);
2071         }
2072         if (i == 0) {
2073                 ath_err(ath9k_hw_common(ah),
2074                         "Failed to wakeup in %uus\n",
2075                         POWER_UP_TIME / 20);
2076                 return false;
2077         }
2078
2079         if (ath9k_hw_mci_is_enabled(ah))
2080                 ar9003_mci_set_power_awake(ah);
2081
2082         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2083
2084         return true;
2085 }
2086
2087 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2088 {
2089         struct ath_common *common = ath9k_hw_common(ah);
2090         int status = true;
2091         static const char *modes[] = {
2092                 "AWAKE",
2093                 "FULL-SLEEP",
2094                 "NETWORK SLEEP",
2095                 "UNDEFINED"
2096         };
2097
2098         if (ah->power_mode == mode)
2099                 return status;
2100
2101         ath_dbg(common, RESET, "%s -> %s\n",
2102                 modes[ah->power_mode], modes[mode]);
2103
2104         switch (mode) {
2105         case ATH9K_PM_AWAKE:
2106                 status = ath9k_hw_set_power_awake(ah);
2107                 break;
2108         case ATH9K_PM_FULL_SLEEP:
2109                 if (ath9k_hw_mci_is_enabled(ah))
2110                         ar9003_mci_set_full_sleep(ah);
2111
2112                 ath9k_set_power_sleep(ah);
2113                 ah->chip_fullsleep = true;
2114                 break;
2115         case ATH9K_PM_NETWORK_SLEEP:
2116                 ath9k_set_power_network_sleep(ah);
2117                 break;
2118         default:
2119                 ath_err(common, "Unknown power mode %u\n", mode);
2120                 return false;
2121         }
2122         ah->power_mode = mode;
2123
2124         /*
2125          * XXX: If this warning never comes up after a while then
2126          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2127          * ath9k_hw_setpower() return type void.
2128          */
2129
2130         if (!(ah->ah_flags & AH_UNPLUGGED))
2131                 ATH_DBG_WARN_ON_ONCE(!status);
2132
2133         return status;
2134 }
2135 EXPORT_SYMBOL(ath9k_hw_setpower);
2136
2137 /*******************/
2138 /* Beacon Handling */
2139 /*******************/
2140
2141 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2142 {
2143         int flags = 0;
2144
2145         ENABLE_REGWRITE_BUFFER(ah);
2146
2147         switch (ah->opmode) {
2148         case NL80211_IFTYPE_ADHOC:
2149                 REG_SET_BIT(ah, AR_TXCFG,
2150                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2151         case NL80211_IFTYPE_MESH_POINT:
2152         case NL80211_IFTYPE_AP:
2153                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2154                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2155                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2156                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2157                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2158                 flags |=
2159                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2160                 break;
2161         default:
2162                 ath_dbg(ath9k_hw_common(ah), BEACON,
2163                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2164                 return;
2165                 break;
2166         }
2167
2168         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2169         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2170         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2171
2172         REGWRITE_BUFFER_FLUSH(ah);
2173
2174         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2175 }
2176 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2177
2178 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2179                                     const struct ath9k_beacon_state *bs)
2180 {
2181         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2182         struct ath9k_hw_capabilities *pCap = &ah->caps;
2183         struct ath_common *common = ath9k_hw_common(ah);
2184
2185         ENABLE_REGWRITE_BUFFER(ah);
2186
2187         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, bs->bs_nexttbtt);
2188         REG_WRITE(ah, AR_BEACON_PERIOD, bs->bs_intval);
2189         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, bs->bs_intval);
2190
2191         REGWRITE_BUFFER_FLUSH(ah);
2192
2193         REG_RMW_FIELD(ah, AR_RSSI_THR,
2194                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2195
2196         beaconintval = bs->bs_intval;
2197
2198         if (bs->bs_sleepduration > beaconintval)
2199                 beaconintval = bs->bs_sleepduration;
2200
2201         dtimperiod = bs->bs_dtimperiod;
2202         if (bs->bs_sleepduration > dtimperiod)
2203                 dtimperiod = bs->bs_sleepduration;
2204
2205         if (beaconintval == dtimperiod)
2206                 nextTbtt = bs->bs_nextdtim;
2207         else
2208                 nextTbtt = bs->bs_nexttbtt;
2209
2210         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2211         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2212         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2213         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2214
2215         ENABLE_REGWRITE_BUFFER(ah);
2216
2217         REG_WRITE(ah, AR_NEXT_DTIM, bs->bs_nextdtim - SLEEP_SLOP);
2218         REG_WRITE(ah, AR_NEXT_TIM, nextTbtt - SLEEP_SLOP);
2219
2220         REG_WRITE(ah, AR_SLEEP1,
2221                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2222                   | AR_SLEEP1_ASSUME_DTIM);
2223
2224         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2225                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2226         else
2227                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2228
2229         REG_WRITE(ah, AR_SLEEP2,
2230                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2231
2232         REG_WRITE(ah, AR_TIM_PERIOD, beaconintval);
2233         REG_WRITE(ah, AR_DTIM_PERIOD, dtimperiod);
2234
2235         REGWRITE_BUFFER_FLUSH(ah);
2236
2237         REG_SET_BIT(ah, AR_TIMER_MODE,
2238                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2239                     AR_DTIM_TIMER_EN);
2240
2241         /* TSF Out of Range Threshold */
2242         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2243 }
2244 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2245
2246 /*******************/
2247 /* HW Capabilities */
2248 /*******************/
2249
2250 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2251 {
2252         eeprom_chainmask &= chip_chainmask;
2253         if (eeprom_chainmask)
2254                 return eeprom_chainmask;
2255         else
2256                 return chip_chainmask;
2257 }
2258
2259 /**
2260  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2261  * @ah: the atheros hardware data structure
2262  *
2263  * We enable DFS support upstream on chipsets which have passed a series
2264  * of tests. The testing requirements are going to be documented. Desired
2265  * test requirements are documented at:
2266  *
2267  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2268  *
2269  * Once a new chipset gets properly tested an individual commit can be used
2270  * to document the testing for DFS for that chipset.
2271  */
2272 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2273 {
2274
2275         switch (ah->hw_version.macVersion) {
2276         /* for temporary testing DFS with 9280 */
2277         case AR_SREV_VERSION_9280:
2278         /* AR9580 will likely be our first target to get testing on */
2279         case AR_SREV_VERSION_9580:
2280                 return true;
2281         default:
2282                 return false;
2283         }
2284 }
2285
2286 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2287 {
2288         struct ath9k_hw_capabilities *pCap = &ah->caps;
2289         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2290         struct ath_common *common = ath9k_hw_common(ah);
2291         unsigned int chip_chainmask;
2292
2293         u16 eeval;
2294         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2295
2296         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2297         regulatory->current_rd = eeval;
2298
2299         if (ah->opmode != NL80211_IFTYPE_AP &&
2300             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2301                 if (regulatory->current_rd == 0x64 ||
2302                     regulatory->current_rd == 0x65)
2303                         regulatory->current_rd += 5;
2304                 else if (regulatory->current_rd == 0x41)
2305                         regulatory->current_rd = 0x43;
2306                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2307                         regulatory->current_rd);
2308         }
2309
2310         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2311         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2312                 ath_err(common,
2313                         "no band has been marked as supported in EEPROM\n");
2314                 return -EINVAL;
2315         }
2316
2317         if (eeval & AR5416_OPFLAGS_11A)
2318                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2319
2320         if (eeval & AR5416_OPFLAGS_11G)
2321                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2322
2323         if (AR_SREV_9485(ah) ||
2324             AR_SREV_9285(ah) ||
2325             AR_SREV_9330(ah) ||
2326             AR_SREV_9565(ah))
2327                 chip_chainmask = 1;
2328         else if (AR_SREV_9462(ah))
2329                 chip_chainmask = 3;
2330         else if (!AR_SREV_9280_20_OR_LATER(ah))
2331                 chip_chainmask = 7;
2332         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2333                 chip_chainmask = 3;
2334         else
2335                 chip_chainmask = 7;
2336
2337         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2338         /*
2339          * For AR9271 we will temporarilly uses the rx chainmax as read from
2340          * the EEPROM.
2341          */
2342         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2343             !(eeval & AR5416_OPFLAGS_11A) &&
2344             !(AR_SREV_9271(ah)))
2345                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2346                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2347         else if (AR_SREV_9100(ah))
2348                 pCap->rx_chainmask = 0x7;
2349         else
2350                 /* Use rx_chainmask from EEPROM. */
2351                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2352
2353         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2354         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2355         ah->txchainmask = pCap->tx_chainmask;
2356         ah->rxchainmask = pCap->rx_chainmask;
2357
2358         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2359
2360         /* enable key search for every frame in an aggregate */
2361         if (AR_SREV_9300_20_OR_LATER(ah))
2362                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2363
2364         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2365
2366         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2367                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2368         else
2369                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2370
2371         if (AR_SREV_9271(ah))
2372                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2373         else if (AR_DEVID_7010(ah))
2374                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2375         else if (AR_SREV_9300_20_OR_LATER(ah))
2376                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2377         else if (AR_SREV_9287_11_OR_LATER(ah))
2378                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2379         else if (AR_SREV_9285_12_OR_LATER(ah))
2380                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2381         else if (AR_SREV_9280_20_OR_LATER(ah))
2382                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2383         else
2384                 pCap->num_gpio_pins = AR_NUM_GPIO;
2385
2386         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2387                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2388         else
2389                 pCap->rts_aggr_limit = (8 * 1024);
2390
2391 #ifdef CONFIG_ATH9K_RFKILL
2392         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2393         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2394                 ah->rfkill_gpio =
2395                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2396                 ah->rfkill_polarity =
2397                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2398
2399                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2400         }
2401 #endif
2402         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2403                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2404         else
2405                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2406
2407         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2408                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2409         else
2410                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2411
2412         if (AR_SREV_9300_20_OR_LATER(ah)) {
2413                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2414                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) && !AR_SREV_9565(ah))
2415                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2416
2417                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2418                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2419                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2420                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2421                 pCap->txs_len = sizeof(struct ar9003_txs);
2422         } else {
2423                 pCap->tx_desc_len = sizeof(struct ath_desc);
2424                 if (AR_SREV_9280_20(ah))
2425                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2426         }
2427
2428         if (AR_SREV_9300_20_OR_LATER(ah))
2429                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2430
2431         if (AR_SREV_9300_20_OR_LATER(ah))
2432                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2433
2434         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2435                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2436
2437         if (AR_SREV_9285(ah)) {
2438                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2439                         ant_div_ctl1 =
2440                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2441                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2442                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2443                                 ath_info(common, "Enable LNA combining\n");
2444                         }
2445                 }
2446         }
2447
2448         if (AR_SREV_9300_20_OR_LATER(ah)) {
2449                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2450                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2451         }
2452
2453         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2454                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2455                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2456                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2457                         ath_info(common, "Enable LNA combining\n");
2458                 }
2459         }
2460
2461         if (ath9k_hw_dfs_tested(ah))
2462                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2463
2464         tx_chainmask = pCap->tx_chainmask;
2465         rx_chainmask = pCap->rx_chainmask;
2466         while (tx_chainmask || rx_chainmask) {
2467                 if (tx_chainmask & BIT(0))
2468                         pCap->max_txchains++;
2469                 if (rx_chainmask & BIT(0))
2470                         pCap->max_rxchains++;
2471
2472                 tx_chainmask >>= 1;
2473                 rx_chainmask >>= 1;
2474         }
2475
2476         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2477                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2478                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2479
2480                 if (AR_SREV_9462_20_OR_LATER(ah))
2481                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2482         }
2483
2484         if (AR_SREV_9462(ah))
2485                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE;
2486
2487         if (AR_SREV_9300_20_OR_LATER(ah) &&
2488             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2489                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2490
2491         return 0;
2492 }
2493
2494 /****************************/
2495 /* GPIO / RFKILL / Antennae */
2496 /****************************/
2497
2498 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2499                                          u32 gpio, u32 type)
2500 {
2501         int addr;
2502         u32 gpio_shift, tmp;
2503
2504         if (gpio > 11)
2505                 addr = AR_GPIO_OUTPUT_MUX3;
2506         else if (gpio > 5)
2507                 addr = AR_GPIO_OUTPUT_MUX2;
2508         else
2509                 addr = AR_GPIO_OUTPUT_MUX1;
2510
2511         gpio_shift = (gpio % 6) * 5;
2512
2513         if (AR_SREV_9280_20_OR_LATER(ah)
2514             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2515                 REG_RMW(ah, addr, (type << gpio_shift),
2516                         (0x1f << gpio_shift));
2517         } else {
2518                 tmp = REG_READ(ah, addr);
2519                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2520                 tmp &= ~(0x1f << gpio_shift);
2521                 tmp |= (type << gpio_shift);
2522                 REG_WRITE(ah, addr, tmp);
2523         }
2524 }
2525
2526 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2527 {
2528         u32 gpio_shift;
2529
2530         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2531
2532         if (AR_DEVID_7010(ah)) {
2533                 gpio_shift = gpio;
2534                 REG_RMW(ah, AR7010_GPIO_OE,
2535                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2536                         (AR7010_GPIO_OE_MASK << gpio_shift));
2537                 return;
2538         }
2539
2540         gpio_shift = gpio << 1;
2541         REG_RMW(ah,
2542                 AR_GPIO_OE_OUT,
2543                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2544                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2545 }
2546 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2547
2548 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2549 {
2550 #define MS_REG_READ(x, y) \
2551         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2552
2553         if (gpio >= ah->caps.num_gpio_pins)
2554                 return 0xffffffff;
2555
2556         if (AR_DEVID_7010(ah)) {
2557                 u32 val;
2558                 val = REG_READ(ah, AR7010_GPIO_IN);
2559                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2560         } else if (AR_SREV_9300_20_OR_LATER(ah))
2561                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2562                         AR_GPIO_BIT(gpio)) != 0;
2563         else if (AR_SREV_9271(ah))
2564                 return MS_REG_READ(AR9271, gpio) != 0;
2565         else if (AR_SREV_9287_11_OR_LATER(ah))
2566                 return MS_REG_READ(AR9287, gpio) != 0;
2567         else if (AR_SREV_9285_12_OR_LATER(ah))
2568                 return MS_REG_READ(AR9285, gpio) != 0;
2569         else if (AR_SREV_9280_20_OR_LATER(ah))
2570                 return MS_REG_READ(AR928X, gpio) != 0;
2571         else
2572                 return MS_REG_READ(AR, gpio) != 0;
2573 }
2574 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2575
2576 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2577                          u32 ah_signal_type)
2578 {
2579         u32 gpio_shift;
2580
2581         if (AR_DEVID_7010(ah)) {
2582                 gpio_shift = gpio;
2583                 REG_RMW(ah, AR7010_GPIO_OE,
2584                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2585                         (AR7010_GPIO_OE_MASK << gpio_shift));
2586                 return;
2587         }
2588
2589         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2590         gpio_shift = 2 * gpio;
2591         REG_RMW(ah,
2592                 AR_GPIO_OE_OUT,
2593                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2594                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2595 }
2596 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2597
2598 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2599 {
2600         if (AR_DEVID_7010(ah)) {
2601                 val = val ? 0 : 1;
2602                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2603                         AR_GPIO_BIT(gpio));
2604                 return;
2605         }
2606
2607         if (AR_SREV_9271(ah))
2608                 val = ~val;
2609
2610         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2611                 AR_GPIO_BIT(gpio));
2612 }
2613 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2614
2615 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2616 {
2617         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2618 }
2619 EXPORT_SYMBOL(ath9k_hw_setantenna);
2620
2621 /*********************/
2622 /* General Operation */
2623 /*********************/
2624
2625 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2626 {
2627         u32 bits = REG_READ(ah, AR_RX_FILTER);
2628         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2629
2630         if (phybits & AR_PHY_ERR_RADAR)
2631                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2632         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2633                 bits |= ATH9K_RX_FILTER_PHYERR;
2634
2635         return bits;
2636 }
2637 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2638
2639 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2640 {
2641         u32 phybits;
2642
2643         ENABLE_REGWRITE_BUFFER(ah);
2644
2645         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2646                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2647
2648         REG_WRITE(ah, AR_RX_FILTER, bits);
2649
2650         phybits = 0;
2651         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2652                 phybits |= AR_PHY_ERR_RADAR;
2653         if (bits & ATH9K_RX_FILTER_PHYERR)
2654                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2655         REG_WRITE(ah, AR_PHY_ERR, phybits);
2656
2657         if (phybits)
2658                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2659         else
2660                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2661
2662         REGWRITE_BUFFER_FLUSH(ah);
2663 }
2664 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2665
2666 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2667 {
2668         if (ath9k_hw_mci_is_enabled(ah))
2669                 ar9003_mci_bt_gain_ctrl(ah);
2670
2671         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2672                 return false;
2673
2674         ath9k_hw_init_pll(ah, NULL);
2675         ah->htc_reset_init = true;
2676         return true;
2677 }
2678 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2679
2680 bool ath9k_hw_disable(struct ath_hw *ah)
2681 {
2682         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2683                 return false;
2684
2685         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2686                 return false;
2687
2688         ath9k_hw_init_pll(ah, NULL);
2689         return true;
2690 }
2691 EXPORT_SYMBOL(ath9k_hw_disable);
2692
2693 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2694 {
2695         enum eeprom_param gain_param;
2696
2697         if (IS_CHAN_2GHZ(chan))
2698                 gain_param = EEP_ANTENNA_GAIN_2G;
2699         else
2700                 gain_param = EEP_ANTENNA_GAIN_5G;
2701
2702         return ah->eep_ops->get_eeprom(ah, gain_param);
2703 }
2704
2705 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2706                             bool test)
2707 {
2708         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2709         struct ieee80211_channel *channel;
2710         int chan_pwr, new_pwr, max_gain;
2711         int ant_gain, ant_reduction = 0;
2712
2713         if (!chan)
2714                 return;
2715
2716         channel = chan->chan;
2717         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2718         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2719         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2720
2721         ant_gain = get_antenna_gain(ah, chan);
2722         if (ant_gain > max_gain)
2723                 ant_reduction = ant_gain - max_gain;
2724
2725         ah->eep_ops->set_txpower(ah, chan,
2726                                  ath9k_regd_get_ctl(reg, chan),
2727                                  ant_reduction, new_pwr, test);
2728 }
2729
2730 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2731 {
2732         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2733         struct ath9k_channel *chan = ah->curchan;
2734         struct ieee80211_channel *channel = chan->chan;
2735
2736         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2737         if (test)
2738                 channel->max_power = MAX_RATE_POWER / 2;
2739
2740         ath9k_hw_apply_txpower(ah, chan, test);
2741
2742         if (test)
2743                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2744 }
2745 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2746
2747 void ath9k_hw_setopmode(struct ath_hw *ah)
2748 {
2749         ath9k_hw_set_operating_mode(ah, ah->opmode);
2750 }
2751 EXPORT_SYMBOL(ath9k_hw_setopmode);
2752
2753 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2754 {
2755         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2756         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2757 }
2758 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2759
2760 void ath9k_hw_write_associd(struct ath_hw *ah)
2761 {
2762         struct ath_common *common = ath9k_hw_common(ah);
2763
2764         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2765         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2766                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2767 }
2768 EXPORT_SYMBOL(ath9k_hw_write_associd);
2769
2770 #define ATH9K_MAX_TSF_READ 10
2771
2772 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2773 {
2774         u32 tsf_lower, tsf_upper1, tsf_upper2;
2775         int i;
2776
2777         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2778         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2779                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2780                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2781                 if (tsf_upper2 == tsf_upper1)
2782                         break;
2783                 tsf_upper1 = tsf_upper2;
2784         }
2785
2786         WARN_ON( i == ATH9K_MAX_TSF_READ );
2787
2788         return (((u64)tsf_upper1 << 32) | tsf_lower);
2789 }
2790 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2791
2792 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2793 {
2794         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2795         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2796 }
2797 EXPORT_SYMBOL(ath9k_hw_settsf64);
2798
2799 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2800 {
2801         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2802                            AH_TSF_WRITE_TIMEOUT))
2803                 ath_dbg(ath9k_hw_common(ah), RESET,
2804                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2805
2806         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2807 }
2808 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2809
2810 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2811 {
2812         if (set)
2813                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2814         else
2815                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2816 }
2817 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2818
2819 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan)
2820 {
2821         u32 macmode;
2822
2823         if (IS_CHAN_HT40(chan) && !ah->config.cwm_ignore_extcca)
2824                 macmode = AR_2040_JOINED_RX_CLEAR;
2825         else
2826                 macmode = 0;
2827
2828         REG_WRITE(ah, AR_2040_MODE, macmode);
2829 }
2830
2831 /* HW Generic timers configuration */
2832
2833 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2834 {
2835         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2836         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2837         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2838         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2839         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2840         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2841         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2842         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2843         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2844         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2845                                 AR_NDP2_TIMER_MODE, 0x0002},
2846         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2847                                 AR_NDP2_TIMER_MODE, 0x0004},
2848         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2849                                 AR_NDP2_TIMER_MODE, 0x0008},
2850         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2851                                 AR_NDP2_TIMER_MODE, 0x0010},
2852         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2853                                 AR_NDP2_TIMER_MODE, 0x0020},
2854         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2855                                 AR_NDP2_TIMER_MODE, 0x0040},
2856         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2857                                 AR_NDP2_TIMER_MODE, 0x0080}
2858 };
2859
2860 /* HW generic timer primitives */
2861
2862 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2863 {
2864         return REG_READ(ah, AR_TSF_L32);
2865 }
2866 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2867
2868 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2869                                           void (*trigger)(void *),
2870                                           void (*overflow)(void *),
2871                                           void *arg,
2872                                           u8 timer_index)
2873 {
2874         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2875         struct ath_gen_timer *timer;
2876
2877         if ((timer_index < AR_FIRST_NDP_TIMER) ||
2878                 (timer_index >= ATH_MAX_GEN_TIMER))
2879                 return NULL;
2880
2881         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2882         if (timer == NULL)
2883                 return NULL;
2884
2885         /* allocate a hardware generic timer slot */
2886         timer_table->timers[timer_index] = timer;
2887         timer->index = timer_index;
2888         timer->trigger = trigger;
2889         timer->overflow = overflow;
2890         timer->arg = arg;
2891
2892         return timer;
2893 }
2894 EXPORT_SYMBOL(ath_gen_timer_alloc);
2895
2896 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2897                               struct ath_gen_timer *timer,
2898                               u32 timer_next,
2899                               u32 timer_period)
2900 {
2901         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2902         u32 mask = 0;
2903
2904         timer_table->timer_mask |= BIT(timer->index);
2905
2906         /*
2907          * Program generic timer registers
2908          */
2909         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2910                  timer_next);
2911         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2912                   timer_period);
2913         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2914                     gen_tmr_configuration[timer->index].mode_mask);
2915
2916         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2917                 /*
2918                  * Starting from AR9462, each generic timer can select which tsf
2919                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2920                  * 8 - 15  use tsf2.
2921                  */
2922                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2923                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2924                                        (1 << timer->index));
2925                 else
2926                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2927                                        (1 << timer->index));
2928         }
2929
2930         if (timer->trigger)
2931                 mask |= SM(AR_GENTMR_BIT(timer->index),
2932                            AR_IMR_S5_GENTIMER_TRIG);
2933         if (timer->overflow)
2934                 mask |= SM(AR_GENTMR_BIT(timer->index),
2935                            AR_IMR_S5_GENTIMER_THRESH);
2936
2937         REG_SET_BIT(ah, AR_IMR_S5, mask);
2938
2939         if ((ah->imask & ATH9K_INT_GENTIMER) == 0) {
2940                 ah->imask |= ATH9K_INT_GENTIMER;
2941                 ath9k_hw_set_interrupts(ah);
2942         }
2943 }
2944 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2945
2946 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2947 {
2948         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2949
2950         /* Clear generic timer enable bits. */
2951         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2952                         gen_tmr_configuration[timer->index].mode_mask);
2953
2954         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2955                 /*
2956                  * Need to switch back to TSF if it was using TSF2.
2957                  */
2958                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
2959                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2960                                     (1 << timer->index));
2961                 }
2962         }
2963
2964         /* Disable both trigger and thresh interrupt masks */
2965         REG_CLR_BIT(ah, AR_IMR_S5,
2966                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2967                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2968
2969         timer_table->timer_mask &= ~BIT(timer->index);
2970
2971         if (timer_table->timer_mask == 0) {
2972                 ah->imask &= ~ATH9K_INT_GENTIMER;
2973                 ath9k_hw_set_interrupts(ah);
2974         }
2975 }
2976 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2977
2978 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2979 {
2980         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2981
2982         /* free the hardware generic timer slot */
2983         timer_table->timers[timer->index] = NULL;
2984         kfree(timer);
2985 }
2986 EXPORT_SYMBOL(ath_gen_timer_free);
2987
2988 /*
2989  * Generic Timer Interrupts handling
2990  */
2991 void ath_gen_timer_isr(struct ath_hw *ah)
2992 {
2993         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2994         struct ath_gen_timer *timer;
2995         unsigned long trigger_mask, thresh_mask;
2996         unsigned int index;
2997
2998         /* get hardware generic timer interrupt status */
2999         trigger_mask = ah->intr_gen_timer_trigger;
3000         thresh_mask = ah->intr_gen_timer_thresh;
3001         trigger_mask &= timer_table->timer_mask;
3002         thresh_mask &= timer_table->timer_mask;
3003
3004         for_each_set_bit(index, &thresh_mask, ARRAY_SIZE(timer_table->timers)) {
3005                 timer = timer_table->timers[index];
3006                 if (!timer)
3007                     continue;
3008                 if (!timer->overflow)
3009                     continue;
3010
3011                 trigger_mask &= ~BIT(index);
3012                 timer->overflow(timer->arg);
3013         }
3014
3015         for_each_set_bit(index, &trigger_mask, ARRAY_SIZE(timer_table->timers)) {
3016                 timer = timer_table->timers[index];
3017                 if (!timer)
3018                     continue;
3019                 if (!timer->trigger)
3020                     continue;
3021                 timer->trigger(timer->arg);
3022         }
3023 }
3024 EXPORT_SYMBOL(ath_gen_timer_isr);
3025
3026 /********/
3027 /* HTC  */
3028 /********/
3029
3030 static struct {
3031         u32 version;
3032         const char * name;
3033 } ath_mac_bb_names[] = {
3034         /* Devices with external radios */
3035         { AR_SREV_VERSION_5416_PCI,     "5416" },
3036         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3037         { AR_SREV_VERSION_9100,         "9100" },
3038         { AR_SREV_VERSION_9160,         "9160" },
3039         /* Single-chip solutions */
3040         { AR_SREV_VERSION_9280,         "9280" },
3041         { AR_SREV_VERSION_9285,         "9285" },
3042         { AR_SREV_VERSION_9287,         "9287" },
3043         { AR_SREV_VERSION_9271,         "9271" },
3044         { AR_SREV_VERSION_9300,         "9300" },
3045         { AR_SREV_VERSION_9330,         "9330" },
3046         { AR_SREV_VERSION_9340,         "9340" },
3047         { AR_SREV_VERSION_9485,         "9485" },
3048         { AR_SREV_VERSION_9462,         "9462" },
3049         { AR_SREV_VERSION_9550,         "9550" },
3050         { AR_SREV_VERSION_9565,         "9565" },
3051 };
3052
3053 /* For devices with external radios */
3054 static struct {
3055         u16 version;
3056         const char * name;
3057 } ath_rf_names[] = {
3058         { 0,                            "5133" },
3059         { AR_RAD5133_SREV_MAJOR,        "5133" },
3060         { AR_RAD5122_SREV_MAJOR,        "5122" },
3061         { AR_RAD2133_SREV_MAJOR,        "2133" },
3062         { AR_RAD2122_SREV_MAJOR,        "2122" }
3063 };
3064
3065 /*
3066  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3067  */
3068 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3069 {
3070         int i;
3071
3072         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3073                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3074                         return ath_mac_bb_names[i].name;
3075                 }
3076         }
3077
3078         return "????";
3079 }
3080
3081 /*
3082  * Return the RF name. "????" is returned if the RF is unknown.
3083  * Used for devices with external radios.
3084  */
3085 static const char *ath9k_hw_rf_name(u16 rf_version)
3086 {
3087         int i;
3088
3089         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3090                 if (ath_rf_names[i].version == rf_version) {
3091                         return ath_rf_names[i].name;
3092                 }
3093         }
3094
3095         return "????";
3096 }
3097
3098 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3099 {
3100         int used;
3101
3102         /* chipsets >= AR9280 are single-chip */
3103         if (AR_SREV_9280_20_OR_LATER(ah)) {
3104                 used = scnprintf(hw_name, len,
3105                                  "Atheros AR%s Rev:%x",
3106                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3107                                  ah->hw_version.macRev);
3108         }
3109         else {
3110                 used = scnprintf(hw_name, len,
3111                                  "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3112                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3113                                  ah->hw_version.macRev,
3114                                  ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3115                                                   & AR_RADIO_SREV_MAJOR)),
3116                                  ah->hw_version.phyRev);
3117         }
3118
3119         hw_name[used] = '\0';
3120 }
3121 EXPORT_SYMBOL(ath9k_hw_name);