Pileus Git - ~andy/linux/blob - drivers/gpu/drm/i915/intel_i2c.c

   1 /*
   2  * Copyright (c) 2006 Dave Airlie <airlied@linux.ie>
   3  * Copyright © 2006-2008,2010 Intel Corporation
   4  *   Jesse Barnes <jesse.barnes@intel.com>
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the next
  14  * paragraph) shall be included in all copies or substantial portions of the
  15  * Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  18  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  19  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  20  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  21  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  22  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  23  * DEALINGS IN THE SOFTWARE.
  24  *
  25  * Authors:
  26  *      Eric Anholt <eric@anholt.net>
  27  *      Chris Wilson <chris@chris-wilson.co.uk>
  28  */
  29 #include <linux/i2c.h>
  30 #include <linux/i2c-algo-bit.h>
  31 #include <linux/export.h>
  32 #include "drmP.h"
  33 #include "drm.h"
  34 #include "intel_drv.h"
  35 #include "i915_drm.h"
  36 #include "i915_drv.h"
  37
  38 struct gmbus_port {
  39         const char *name;
  40         int reg;
  41 };
  42
  43 static const struct gmbus_port gmbus_ports[] = {
  44         { "ssc", GPIOB },
  45         { "vga", GPIOA },
  46         { "panel", GPIOC },
  47         { "dpc", GPIOD },
  48         { "dpb", GPIOE },
  49         { "dpd", GPIOF },
  50 };
  51
  52 /* Intel GPIO access functions */
  53
  54 #define I2C_RISEFALL_TIME 10
  55
  56 static inline struct intel_gmbus *
  57 to_intel_gmbus(struct i2c_adapter *i2c)
  58 {
  59         return container_of(i2c, struct intel_gmbus, adapter);
  60 }
  61
  62 void
  63 intel_i2c_reset(struct drm_device *dev)
  64 {
  65         struct drm_i915_private *dev_priv = dev->dev_private;
  66         I915_WRITE(dev_priv->gpio_mmio_base + GMBUS0, 0);
  67 }
  68
  69 static void intel_i2c_quirk_set(struct drm_i915_private *dev_priv, bool enable)
  70 {
  71         u32 val;
  72
  73         /* When using bit bashing for I2C, this bit needs to be set to 1 */
  74         if (!IS_PINEVIEW(dev_priv->dev))
  75                 return;
  76
  77         val = I915_READ(DSPCLK_GATE_D);
  78         if (enable)
  79                 val |= DPCUNIT_CLOCK_GATE_DISABLE;
  80         else
  81                 val &= ~DPCUNIT_CLOCK_GATE_DISABLE;
  82         I915_WRITE(DSPCLK_GATE_D, val);
  83 }
  84
  85 static u32 get_reserved(struct intel_gmbus *bus)
  86 {
  87         struct drm_i915_private *dev_priv = bus->dev_priv;
  88         struct drm_device *dev = dev_priv->dev;
  89         u32 reserved = 0;
  90
  91         /* On most chips, these bits must be preserved in software. */
  92         if (!IS_I830(dev) && !IS_845G(dev))
  93                 reserved = I915_READ_NOTRACE(bus->gpio_reg) &
  94                                              (GPIO_DATA_PULLUP_DISABLE |
  95                                               GPIO_CLOCK_PULLUP_DISABLE);
  96
  97         return reserved;
  98 }
  99
 100 static int get_clock(void *data)
 101 {
 102         struct intel_gmbus *bus = data;
 103         struct drm_i915_private *dev_priv = bus->dev_priv;
 104         u32 reserved = get_reserved(bus);
 105         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | GPIO_CLOCK_DIR_MASK);
 106         I915_WRITE_NOTRACE(bus->gpio_reg, reserved);
 107         return (I915_READ_NOTRACE(bus->gpio_reg) & GPIO_CLOCK_VAL_IN) != 0;
 108 }
 109
 110 static int get_data(void *data)
 111 {
 112         struct intel_gmbus *bus = data;
 113         struct drm_i915_private *dev_priv = bus->dev_priv;
 114         u32 reserved = get_reserved(bus);
 115         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | GPIO_DATA_DIR_MASK);
 116         I915_WRITE_NOTRACE(bus->gpio_reg, reserved);
 117         return (I915_READ_NOTRACE(bus->gpio_reg) & GPIO_DATA_VAL_IN) != 0;
 118 }
 119
 120 static void set_clock(void *data, int state_high)
 121 {
 122         struct intel_gmbus *bus = data;
 123         struct drm_i915_private *dev_priv = bus->dev_priv;
 124         u32 reserved = get_reserved(bus);
 125         u32 clock_bits;
 126
 127         if (state_high)
 128                 clock_bits = GPIO_CLOCK_DIR_IN | GPIO_CLOCK_DIR_MASK;
 129         else
 130                 clock_bits = GPIO_CLOCK_DIR_OUT | GPIO_CLOCK_DIR_MASK |
 131                         GPIO_CLOCK_VAL_MASK;
 132
 133         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | clock_bits);
 134         POSTING_READ(bus->gpio_reg);
 135 }
 136
 137 static void set_data(void *data, int state_high)
 138 {
 139         struct intel_gmbus *bus = data;
 140         struct drm_i915_private *dev_priv = bus->dev_priv;
 141         u32 reserved = get_reserved(bus);
 142         u32 data_bits;
 143
 144         if (state_high)
 145                 data_bits = GPIO_DATA_DIR_IN | GPIO_DATA_DIR_MASK;
 146         else
 147                 data_bits = GPIO_DATA_DIR_OUT | GPIO_DATA_DIR_MASK |
 148                         GPIO_DATA_VAL_MASK;
 149
 150         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | data_bits);
 151         POSTING_READ(bus->gpio_reg);
 152 }
 153
 154 static int
 155 intel_gpio_pre_xfer(struct i2c_adapter *adapter)
 156 {
 157         struct intel_gmbus *bus = container_of(adapter,
 158                                                struct intel_gmbus,
 159                                                adapter);
 160         struct drm_i915_private *dev_priv = bus->dev_priv;
 161
 162         intel_i2c_reset(dev_priv->dev);
 163         intel_i2c_quirk_set(dev_priv, true);
 164         set_data(bus, 1);
 165         set_clock(bus, 1);
 166         udelay(I2C_RISEFALL_TIME);
 167         return 0;
 168 }
 169
 170 static void
 171 intel_gpio_post_xfer(struct i2c_adapter *adapter)
 172 {
 173         struct intel_gmbus *bus = container_of(adapter,
 174                                                struct intel_gmbus,
 175                                                adapter);
 176         struct drm_i915_private *dev_priv = bus->dev_priv;
 177
 178         set_data(bus, 1);
 179         set_clock(bus, 1);
 180         intel_i2c_quirk_set(dev_priv, false);
 181 }
 182
 183 static void
 184 intel_gpio_setup(struct intel_gmbus *bus, u32 pin)
 185 {
 186         struct drm_i915_private *dev_priv = bus->dev_priv;
 187         struct i2c_algo_bit_data *algo;
 188
 189         algo = &bus->bit_algo;
 190
 191         /* -1 to map pin pair to gmbus index */
 192         bus->gpio_reg = dev_priv->gpio_mmio_base + gmbus_ports[pin - 1].reg;
 193
 194         bus->adapter.algo_data = algo;
 195         algo->setsda = set_data;
 196         algo->setscl = set_clock;
 197         algo->getsda = get_data;
 198         algo->getscl = get_clock;
 199         algo->pre_xfer = intel_gpio_pre_xfer;
 200         algo->post_xfer = intel_gpio_post_xfer;
 201         algo->udelay = I2C_RISEFALL_TIME;
 202         algo->timeout = usecs_to_jiffies(2200);
 203         algo->data = bus;
 204 }
 205
 206 static int
 207 gmbus_xfer_read(struct drm_i915_private *dev_priv, struct i2c_msg *msg,
 208                 u32 gmbus1_index)
 209 {
 210         int reg_offset = dev_priv->gpio_mmio_base;
 211         u16 len = msg->len;
 212         u8 *buf = msg->buf;
 213
 214         I915_WRITE(GMBUS1 + reg_offset,
 215                    gmbus1_index |
 216                    GMBUS_CYCLE_WAIT |
 217                    (len << GMBUS_BYTE_COUNT_SHIFT) |
 218                    (msg->addr << GMBUS_SLAVE_ADDR_SHIFT) |
 219                    GMBUS_SLAVE_READ | GMBUS_SW_RDY);
 220         POSTING_READ(GMBUS2 + reg_offset);
 221         do {
 222                 u32 val, loop = 0;
 223
 224                 if (wait_for(I915_READ(GMBUS2 + reg_offset) &
 225                              (GMBUS_SATOER | GMBUS_HW_RDY),
 226                              50))
 227                         return -ETIMEDOUT;
 228                 if (I915_READ(GMBUS2 + reg_offset) & GMBUS_SATOER)
 229                         return -ENXIO;
 230
 231                 val = I915_READ(GMBUS3 + reg_offset);
 232                 do {
 233                         *buf++ = val & 0xff;
 234                         val >>= 8;
 235                 } while (--len && ++loop < 4);
 236         } while (len);
 237
 238         return 0;
 239 }
 240
 241 static int
 242 gmbus_xfer_write(struct drm_i915_private *dev_priv, struct i2c_msg *msg)
 243 {
 244         int reg_offset = dev_priv->gpio_mmio_base;
 245         u16 len = msg->len;
 246         u8 *buf = msg->buf;
 247         u32 val, loop;
 248
 249         val = loop = 0;
 250         while (len && loop < 4) {
 251                 val |= *buf++ << (8 * loop++);
 252                 len -= 1;
 253         }
 254
 255         I915_WRITE(GMBUS3 + reg_offset, val);
 256         I915_WRITE(GMBUS1 + reg_offset,
 257                    GMBUS_CYCLE_WAIT |
 258                    (msg->len << GMBUS_BYTE_COUNT_SHIFT) |
 259                    (msg->addr << GMBUS_SLAVE_ADDR_SHIFT) |
 260                    GMBUS_SLAVE_WRITE | GMBUS_SW_RDY);
 261         POSTING_READ(GMBUS2 + reg_offset);
 262         while (len) {
 263                 val = loop = 0;
 264                 do {
 265                         val |= *buf++ << (8 * loop);
 266                 } while (--len && ++loop < 4);
 267
 268                 I915_WRITE(GMBUS3 + reg_offset, val);
 269                 POSTING_READ(GMBUS2 + reg_offset);
 270
 271                 if (wait_for(I915_READ(GMBUS2 + reg_offset) &
 272                              (GMBUS_SATOER | GMBUS_HW_RDY),
 273                              50))
 274                         return -ETIMEDOUT;
 275                 if (I915_READ(GMBUS2 + reg_offset) & GMBUS_SATOER)
 276                         return -ENXIO;
 277         }
 278         return 0;
 279 }
 280
 281 /*
 282  * The gmbus controller can combine a 1 or 2 byte write with a read that
 283  * immediately follows it by using an "INDEX" cycle.
 284  */
 285 static bool
 286 gmbus_is_index_read(struct i2c_msg *msgs, int i, int num)
 287 {
 288         return (i + 1 < num &&
 289                 !(msgs[i].flags & I2C_M_RD) && msgs[i].len <= 2 &&
 290                 (msgs[i + 1].flags & I2C_M_RD));
 291 }
 292
 293 static int
 294 gmbus_xfer_index_read(struct drm_i915_private *dev_priv, struct i2c_msg *msgs)
 295 {
 296         int reg_offset = dev_priv->gpio_mmio_base;
 297         u32 gmbus1_index = 0;
 298         u32 gmbus5 = 0;
 299         int ret;
 300
 301         if (msgs[0].len == 2)
 302                 gmbus5 = GMBUS_2BYTE_INDEX_EN |
 303                          msgs[0].buf[1] | (msgs[0].buf[0] << 8);
 304         if (msgs[0].len == 1)
 305                 gmbus1_index = GMBUS_CYCLE_INDEX |
 306                                (msgs[0].buf[0] << GMBUS_SLAVE_INDEX_SHIFT);
 307
 308         /* GMBUS5 holds 16-bit index */
 309         if (gmbus5)
 310                 I915_WRITE(GMBUS5 + reg_offset, gmbus5);
 311
 312         ret = gmbus_xfer_read(dev_priv, &msgs[1], gmbus1_index);
 313
 314         /* Clear GMBUS5 after each index transfer */
 315         if (gmbus5)
 316                 I915_WRITE(GMBUS5 + reg_offset, 0);
 317
 318         return ret;
 319 }
 320
 321 static int
 322 gmbus_xfer(struct i2c_adapter *adapter,
 323            struct i2c_msg *msgs,
 324            int num)
 325 {
 326         struct intel_gmbus *bus = container_of(adapter,
 327                                                struct intel_gmbus,
 328                                                adapter);
 329         struct drm_i915_private *dev_priv = bus->dev_priv;
 330         int i, reg_offset;
 331         int ret = 0;
 332
 333         mutex_lock(&dev_priv->gmbus_mutex);
 334
 335         if (bus->force_bit) {
 336                 ret = i2c_bit_algo.master_xfer(adapter, msgs, num);
 337                 goto out;
 338         }
 339
 340         reg_offset = dev_priv->gpio_mmio_base;
 341
 342         I915_WRITE(GMBUS0 + reg_offset, bus->reg0);
 343
 344         for (i = 0; i < num; i++) {
 345                 if (gmbus_is_index_read(msgs, i, num)) {
 346                         ret = gmbus_xfer_index_read(dev_priv, &msgs[i]);
 347                         i += 1;  /* set i to the index of the read xfer */
 348                 } else if (msgs[i].flags & I2C_M_RD) {
 349                         ret = gmbus_xfer_read(dev_priv, &msgs[i], 0);
 350                 } else {
 351                         ret = gmbus_xfer_write(dev_priv, &msgs[i]);
 352                 }
 353
 354                 if (ret == -ETIMEDOUT)
 355                         goto timeout;
 356                 if (ret == -ENXIO)
 357                         goto clear_err;
 358
 359                 if (wait_for(I915_READ(GMBUS2 + reg_offset) &
 360                              (GMBUS_SATOER | GMBUS_HW_WAIT_PHASE),
 361                              50))
 362                         goto timeout;
 363                 if (I915_READ(GMBUS2 + reg_offset) & GMBUS_SATOER)
 364                         goto clear_err;
 365         }
 366
 367         /* Generate a STOP condition on the bus. Note that gmbus can't generata
 368          * a STOP on the very first cycle. To simplify the code we
 369          * unconditionally generate the STOP condition with an additional gmbus
 370          * cycle. */
 371         I915_WRITE(GMBUS1 + reg_offset, GMBUS_CYCLE_STOP | GMBUS_SW_RDY);
 372
 373         /* Mark the GMBUS interface as disabled after waiting for idle.
 374          * We will re-enable it at the start of the next xfer,
 375          * till then let it sleep.
 376          */
 377         if (wait_for((I915_READ(GMBUS2 + reg_offset) & GMBUS_ACTIVE) == 0,
 378                      10)) {
 379                 DRM_INFO("GMBUS [%s] timed out waiting for idle\n",
 380                          adapter->name);
 381                 ret = -ETIMEDOUT;
 382         }
 383         I915_WRITE(GMBUS0 + reg_offset, 0);
 384         ret = ret ?: i;
 385         goto out;
 386
 387 clear_err:
 388         /*
 389          * Wait for bus to IDLE before clearing NAK.
 390          * If we clear the NAK while bus is still active, then it will stay
 391          * active and the next transaction may fail.
 392          */
 393         if (wait_for((I915_READ(GMBUS2 + reg_offset) & GMBUS_ACTIVE) == 0,
 394                      10))
 395                 DRM_INFO("GMBUS [%s] timed out after NAK\n", adapter->name);
 396
 397         /* Toggle the Software Clear Interrupt bit. This has the effect
 398          * of resetting the GMBUS controller and so clearing the
 399          * BUS_ERROR raised by the slave's NAK.
 400          */
 401         I915_WRITE(GMBUS1 + reg_offset, GMBUS_SW_CLR_INT);
 402         I915_WRITE(GMBUS1 + reg_offset, 0);
 403         I915_WRITE(GMBUS0 + reg_offset, 0);
 404
 405         DRM_DEBUG_DRIVER("GMBUS [%s] NAK for addr: %04x %c(%d)\n",
 406                          adapter->name, msgs[i].addr,
 407                          (msgs[i].flags & I2C_M_RD) ? 'r' : 'w', msgs[i].len);
 408
 409         /*
 410          * If no ACK is received during the address phase of a transaction,
 411          * the adapter must report -ENXIO.
 412          * It is not clear what to return if no ACK is received at other times.
 413          * So, we always return -ENXIO in all NAK cases, to ensure we send
 414          * it at least during the one case that is specified.
 415          */
 416         ret = -ENXIO;
 417         goto out;
 418
 419 timeout:
 420         DRM_INFO("GMBUS [%s] timed out, falling back to bit banging on pin %d\n",
 421                  bus->adapter.name, bus->reg0 & 0xff);
 422         I915_WRITE(GMBUS0 + reg_offset, 0);
 423
 424         /* Hardware may not support GMBUS over these pins? Try GPIO bitbanging instead. */
 425         bus->force_bit = true;
 426         ret = i2c_bit_algo.master_xfer(adapter, msgs, num);
 427
 428 out:
 429         mutex_unlock(&dev_priv->gmbus_mutex);
 430         return ret;
 431 }
 432
 433 static u32 gmbus_func(struct i2c_adapter *adapter)
 434 {
 435         return i2c_bit_algo.functionality(adapter) &
 436                 (I2C_FUNC_I2C | I2C_FUNC_SMBUS_EMUL |
 437                 /* I2C_FUNC_10BIT_ADDR | */
 438                 I2C_FUNC_SMBUS_READ_BLOCK_DATA |
 439                 I2C_FUNC_SMBUS_BLOCK_PROC_CALL);
 440 }
 441
 442 static const struct i2c_algorithm gmbus_algorithm = {
 443         .master_xfer    = gmbus_xfer,
 444         .functionality  = gmbus_func
 445 };
 446
 447 /**
 448  * intel_gmbus_setup - instantiate all Intel i2c GMBuses
 449  * @dev: DRM device
 450  */
 451 int intel_setup_gmbus(struct drm_device *dev)
 452 {
 453         struct drm_i915_private *dev_priv = dev->dev_private;
 454         int ret, i;
 455
 456         if (HAS_PCH_SPLIT(dev))
 457                 dev_priv->gpio_mmio_base = PCH_GPIOA - GPIOA;
 458         else
 459                 dev_priv->gpio_mmio_base = 0;
 460
 461         mutex_init(&dev_priv->gmbus_mutex);
 462
 463         for (i = 0; i < GMBUS_NUM_PORTS; i++) {
 464                 struct intel_gmbus *bus = &dev_priv->gmbus[i];
 465                 u32 port = i + 1; /* +1 to map gmbus index to pin pair */
 466
 467                 bus->adapter.owner = THIS_MODULE;
 468                 bus->adapter.class = I2C_CLASS_DDC;
 469                 snprintf(bus->adapter.name,
 470                          sizeof(bus->adapter.name),
 471                          "i915 gmbus %s",
 472                          gmbus_ports[i].name);
 473
 474                 bus->adapter.dev.parent = &dev->pdev->dev;
 475                 bus->dev_priv = dev_priv;
 476
 477                 bus->adapter.algo = &gmbus_algorithm;
 478                 ret = i2c_add_adapter(&bus->adapter);
 479                 if (ret)
 480                         goto err;
 481
 482                 /* By default use a conservative clock rate */
 483                 bus->reg0 = port | GMBUS_RATE_100KHZ;
 484
 485                 intel_gpio_setup(bus, port);
 486         }
 487
 488         intel_i2c_reset(dev_priv->dev);
 489
 490         return 0;
 491
 492 err:
 493         while (--i) {
 494                 struct intel_gmbus *bus = &dev_priv->gmbus[i];
 495                 i2c_del_adapter(&bus->adapter);
 496         }
 497         return ret;
 498 }
 499
 500 struct i2c_adapter *intel_gmbus_get_adapter(struct drm_i915_private *dev_priv,
 501                                             unsigned port)
 502 {
 503         WARN_ON(!intel_gmbus_is_port_valid(port));
 504         /* -1 to map pin pair to gmbus index */
 505         return (intel_gmbus_is_port_valid(port)) ?
 506                 &dev_priv->gmbus[port - 1].adapter : NULL;
 507 }
 508
 509 void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed)
 510 {
 511         struct intel_gmbus *bus = to_intel_gmbus(adapter);
 512
 513         bus->reg0 = (bus->reg0 & ~(0x3 << 8)) | speed;
 514 }
 515
 516 void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit)
 517 {
 518         struct intel_gmbus *bus = to_intel_gmbus(adapter);
 519
 520         bus->force_bit = force_bit;
 521 }
 522
 523 void intel_teardown_gmbus(struct drm_device *dev)
 524 {
 525         struct drm_i915_private *dev_priv = dev->dev_private;
 526         int i;
 527
 528         if (dev_priv->gmbus == NULL)
 529                 return;
 530
 531         for (i = 0; i < GMBUS_NUM_PORTS; i++) {
 532                 struct intel_gmbus *bus = &dev_priv->gmbus[i];
 533                 i2c_del_adapter(&bus->adapter);
 534         }
 535 }