Pileus Git - ~andy/linux/blob - sound/soc/davinci/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/pm_runtime.h>
  25 #include <linux/of.h>
  26 #include <linux/of_platform.h>
  27 #include <linux/of_device.h>
  28
  29 #include <sound/core.h>
  30 #include <sound/pcm.h>
  31 #include <sound/pcm_params.h>
  32 #include <sound/initval.h>
  33 #include <sound/soc.h>
  34
  35 #include "davinci-pcm.h"
  36 #include "davinci-mcasp.h"
  37
  38 /*
  39  * McASP register definitions
  40  */
  41 #define DAVINCI_MCASP_PID_REG           0x00
  42 #define DAVINCI_MCASP_PWREMUMGT_REG     0x04
  43
  44 #define DAVINCI_MCASP_PFUNC_REG         0x10
  45 #define DAVINCI_MCASP_PDIR_REG          0x14
  46 #define DAVINCI_MCASP_PDOUT_REG         0x18
  47 #define DAVINCI_MCASP_PDSET_REG         0x1c
  48
  49 #define DAVINCI_MCASP_PDCLR_REG         0x20
  50
  51 #define DAVINCI_MCASP_TLGC_REG          0x30
  52 #define DAVINCI_MCASP_TLMR_REG          0x34
  53
  54 #define DAVINCI_MCASP_GBLCTL_REG        0x44
  55 #define DAVINCI_MCASP_AMUTE_REG         0x48
  56 #define DAVINCI_MCASP_LBCTL_REG         0x4c
  57
  58 #define DAVINCI_MCASP_TXDITCTL_REG      0x50
  59
  60 #define DAVINCI_MCASP_GBLCTLR_REG       0x60
  61 #define DAVINCI_MCASP_RXMASK_REG        0x64
  62 #define DAVINCI_MCASP_RXFMT_REG         0x68
  63 #define DAVINCI_MCASP_RXFMCTL_REG       0x6c
  64
  65 #define DAVINCI_MCASP_ACLKRCTL_REG      0x70
  66 #define DAVINCI_MCASP_AHCLKRCTL_REG     0x74
  67 #define DAVINCI_MCASP_RXTDM_REG         0x78
  68 #define DAVINCI_MCASP_EVTCTLR_REG       0x7c
  69
  70 #define DAVINCI_MCASP_RXSTAT_REG        0x80
  71 #define DAVINCI_MCASP_RXTDMSLOT_REG     0x84
  72 #define DAVINCI_MCASP_RXCLKCHK_REG      0x88
  73 #define DAVINCI_MCASP_REVTCTL_REG       0x8c
  74
  75 #define DAVINCI_MCASP_GBLCTLX_REG       0xa0
  76 #define DAVINCI_MCASP_TXMASK_REG        0xa4
  77 #define DAVINCI_MCASP_TXFMT_REG         0xa8
  78 #define DAVINCI_MCASP_TXFMCTL_REG       0xac
  79
  80 #define DAVINCI_MCASP_ACLKXCTL_REG      0xb0
  81 #define DAVINCI_MCASP_AHCLKXCTL_REG     0xb4
  82 #define DAVINCI_MCASP_TXTDM_REG         0xb8
  83 #define DAVINCI_MCASP_EVTCTLX_REG       0xbc
  84
  85 #define DAVINCI_MCASP_TXSTAT_REG        0xc0
  86 #define DAVINCI_MCASP_TXTDMSLOT_REG     0xc4
  87 #define DAVINCI_MCASP_TXCLKCHK_REG      0xc8
  88 #define DAVINCI_MCASP_XEVTCTL_REG       0xcc
  89
  90 /* Left(even TDM Slot) Channel Status Register File */
  91 #define DAVINCI_MCASP_DITCSRA_REG       0x100
  92 /* Right(odd TDM slot) Channel Status Register File */
  93 #define DAVINCI_MCASP_DITCSRB_REG       0x118
  94 /* Left(even TDM slot) User Data Register File */
  95 #define DAVINCI_MCASP_DITUDRA_REG       0x130
  96 /* Right(odd TDM Slot) User Data Register File */
  97 #define DAVINCI_MCASP_DITUDRB_REG       0x148
  98
  99 /* Serializer n Control Register */
 100 #define DAVINCI_MCASP_XRSRCTL_BASE_REG  0x180
 101 #define DAVINCI_MCASP_XRSRCTL_REG(n)    (DAVINCI_MCASP_XRSRCTL_BASE_REG + \
 102                                                 (n << 2))
 103
 104 /* Transmit Buffer for Serializer n */
 105 #define DAVINCI_MCASP_TXBUF_REG         0x200
 106 /* Receive Buffer for Serializer n */
 107 #define DAVINCI_MCASP_RXBUF_REG         0x280
 108
 109 /* McASP FIFO Registers */
 110 #define DAVINCI_MCASP_WFIFOCTL          (0x1010)
 111 #define DAVINCI_MCASP_WFIFOSTS          (0x1014)
 112 #define DAVINCI_MCASP_RFIFOCTL          (0x1018)
 113 #define DAVINCI_MCASP_RFIFOSTS          (0x101C)
 114 #define MCASP_VER3_WFIFOCTL             (0x1000)
 115 #define MCASP_VER3_WFIFOSTS             (0x1004)
 116 #define MCASP_VER3_RFIFOCTL             (0x1008)
 117 #define MCASP_VER3_RFIFOSTS             (0x100C)
 118
 119 /*
 120  * DAVINCI_MCASP_PWREMUMGT_REG - Power Down and Emulation Management
 121  *     Register Bits
 122  */
 123 #define MCASP_FREE      BIT(0)
 124 #define MCASP_SOFT      BIT(1)
 125
 126 /*
 127  * DAVINCI_MCASP_PFUNC_REG - Pin Function / GPIO Enable Register Bits
 128  */
 129 #define AXR(n)          (1<<n)
 130 #define PFUNC_AMUTE     BIT(25)
 131 #define ACLKX           BIT(26)
 132 #define AHCLKX          BIT(27)
 133 #define AFSX            BIT(28)
 134 #define ACLKR           BIT(29)
 135 #define AHCLKR          BIT(30)
 136 #define AFSR            BIT(31)
 137
 138 /*
 139  * DAVINCI_MCASP_PDIR_REG - Pin Direction Register Bits
 140  */
 141 #define AXR(n)          (1<<n)
 142 #define PDIR_AMUTE      BIT(25)
 143 #define ACLKX           BIT(26)
 144 #define AHCLKX          BIT(27)
 145 #define AFSX            BIT(28)
 146 #define ACLKR           BIT(29)
 147 #define AHCLKR          BIT(30)
 148 #define AFSR            BIT(31)
 149
 150 /*
 151  * DAVINCI_MCASP_TXDITCTL_REG - Transmit DIT Control Register Bits
 152  */
 153 #define DITEN   BIT(0)  /* Transmit DIT mode enable/disable */
 154 #define VA      BIT(2)
 155 #define VB      BIT(3)
 156
 157 /*
 158  * DAVINCI_MCASP_TXFMT_REG - Transmit Bitstream Format Register Bits
 159  */
 160 #define TXROT(val)      (val)
 161 #define TXSEL           BIT(3)
 162 #define TXSSZ(val)      (val<<4)
 163 #define TXPBIT(val)     (val<<8)
 164 #define TXPAD(val)      (val<<13)
 165 #define TXORD           BIT(15)
 166 #define FSXDLY(val)     (val<<16)
 167
 168 /*
 169  * DAVINCI_MCASP_RXFMT_REG - Receive Bitstream Format Register Bits
 170  */
 171 #define RXROT(val)      (val)
 172 #define RXSEL           BIT(3)
 173 #define RXSSZ(val)      (val<<4)
 174 #define RXPBIT(val)     (val<<8)
 175 #define RXPAD(val)      (val<<13)
 176 #define RXORD           BIT(15)
 177 #define FSRDLY(val)     (val<<16)
 178
 179 /*
 180  * DAVINCI_MCASP_TXFMCTL_REG -  Transmit Frame Control Register Bits
 181  */
 182 #define FSXPOL          BIT(0)
 183 #define AFSXE           BIT(1)
 184 #define FSXDUR          BIT(4)
 185 #define FSXMOD(val)     (val<<7)
 186
 187 /*
 188  * DAVINCI_MCASP_RXFMCTL_REG - Receive Frame Control Register Bits
 189  */
 190 #define FSRPOL          BIT(0)
 191 #define AFSRE           BIT(1)
 192 #define FSRDUR          BIT(4)
 193 #define FSRMOD(val)     (val<<7)
 194
 195 /*
 196  * DAVINCI_MCASP_ACLKXCTL_REG - Transmit Clock Control Register Bits
 197  */
 198 #define ACLKXDIV(val)   (val)
 199 #define ACLKXE          BIT(5)
 200 #define TX_ASYNC        BIT(6)
 201 #define ACLKXPOL        BIT(7)
 202 #define ACLKXDIV_MASK   0x1f
 203
 204 /*
 205  * DAVINCI_MCASP_ACLKRCTL_REG Receive Clock Control Register Bits
 206  */
 207 #define ACLKRDIV(val)   (val)
 208 #define ACLKRE          BIT(5)
 209 #define RX_ASYNC        BIT(6)
 210 #define ACLKRPOL        BIT(7)
 211 #define ACLKRDIV_MASK   0x1f
 212
 213 /*
 214  * DAVINCI_MCASP_AHCLKXCTL_REG - High Frequency Transmit Clock Control
 215  *     Register Bits
 216  */
 217 #define AHCLKXDIV(val)  (val)
 218 #define AHCLKXPOL       BIT(14)
 219 #define AHCLKXE         BIT(15)
 220 #define AHCLKXDIV_MASK  0xfff
 221
 222 /*
 223  * DAVINCI_MCASP_AHCLKRCTL_REG - High Frequency Receive Clock Control
 224  *     Register Bits
 225  */
 226 #define AHCLKRDIV(val)  (val)
 227 #define AHCLKRPOL       BIT(14)
 228 #define AHCLKRE         BIT(15)
 229 #define AHCLKRDIV_MASK  0xfff
 230
 231 /*
 232  * DAVINCI_MCASP_XRSRCTL_BASE_REG -  Serializer Control Register Bits
 233  */
 234 #define MODE(val)       (val)
 235 #define DISMOD          (val)(val<<2)
 236 #define TXSTATE         BIT(4)
 237 #define RXSTATE         BIT(5)
 238 #define SRMOD_MASK      3
 239 #define SRMOD_INACTIVE  0
 240
 241 /*
 242  * DAVINCI_MCASP_LBCTL_REG - Loop Back Control Register Bits
 243  */
 244 #define LBEN            BIT(0)
 245 #define LBORD           BIT(1)
 246 #define LBGENMODE(val)  (val<<2)
 247
 248 /*
 249  * DAVINCI_MCASP_TXTDMSLOT_REG - Transmit TDM Slot Register configuration
 250  */
 251 #define TXTDMS(n)       (1<<n)
 252
 253 /*
 254  * DAVINCI_MCASP_RXTDMSLOT_REG - Receive TDM Slot Register configuration
 255  */
 256 #define RXTDMS(n)       (1<<n)
 257
 258 /*
 259  * DAVINCI_MCASP_GBLCTL_REG -  Global Control Register Bits
 260  */
 261 #define RXCLKRST        BIT(0)  /* Receiver Clock Divider Reset */
 262 #define RXHCLKRST       BIT(1)  /* Receiver High Frequency Clock Divider */
 263 #define RXSERCLR        BIT(2)  /* Receiver Serializer Clear */
 264 #define RXSMRST         BIT(3)  /* Receiver State Machine Reset */
 265 #define RXFSRST         BIT(4)  /* Frame Sync Generator Reset */
 266 #define TXCLKRST        BIT(8)  /* Transmitter Clock Divider Reset */
 267 #define TXHCLKRST       BIT(9)  /* Transmitter High Frequency Clock Divider*/
 268 #define TXSERCLR        BIT(10) /* Transmit Serializer Clear */
 269 #define TXSMRST         BIT(11) /* Transmitter State Machine Reset */
 270 #define TXFSRST         BIT(12) /* Frame Sync Generator Reset */
 271
 272 /*
 273  * DAVINCI_MCASP_AMUTE_REG -  Mute Control Register Bits
 274  */
 275 #define MUTENA(val)     (val)
 276 #define MUTEINPOL       BIT(2)
 277 #define MUTEINENA       BIT(3)
 278 #define MUTEIN          BIT(4)
 279 #define MUTER           BIT(5)
 280 #define MUTEX           BIT(6)
 281 #define MUTEFSR         BIT(7)
 282 #define MUTEFSX         BIT(8)
 283 #define MUTEBADCLKR     BIT(9)
 284 #define MUTEBADCLKX     BIT(10)
 285 #define MUTERXDMAERR    BIT(11)
 286 #define MUTETXDMAERR    BIT(12)
 287
 288 /*
 289  * DAVINCI_MCASP_REVTCTL_REG - Receiver DMA Event Control Register bits
 290  */
 291 #define RXDATADMADIS    BIT(0)
 292
 293 /*
 294  * DAVINCI_MCASP_XEVTCTL_REG - Transmitter DMA Event Control Register bits
 295  */
 296 #define TXDATADMADIS    BIT(0)
 297
 298 /*
 299  * DAVINCI_MCASP_W[R]FIFOCTL - Write/Read FIFO Control Register bits
 300  */
 301 #define FIFO_ENABLE     BIT(16)
 302 #define NUMEVT_MASK     (0xFF << 8)
 303 #define NUMDMA_MASK     (0xFF)
 304
 305 #define DAVINCI_MCASP_NUM_SERIALIZER    16
 306
 307 static inline void mcasp_set_bits(void __iomem *reg, u32 val)
 308 {
 309         __raw_writel(__raw_readl(reg) | val, reg);
 310 }
 311
 312 static inline void mcasp_clr_bits(void __iomem *reg, u32 val)
 313 {
 314         __raw_writel((__raw_readl(reg) & ~(val)), reg);
 315 }
 316
 317 static inline void mcasp_mod_bits(void __iomem *reg, u32 val, u32 mask)
 318 {
 319         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
 320 }
 321
 322 static inline void mcasp_set_reg(void __iomem *reg, u32 val)
 323 {
 324         __raw_writel(val, reg);
 325 }
 326
 327 static inline u32 mcasp_get_reg(void __iomem *reg)
 328 {
 329         return (unsigned int)__raw_readl(reg);
 330 }
 331
 332 static inline void mcasp_set_ctl_reg(void __iomem *regs, u32 val)
 333 {
 334         int i = 0;
 335
 336         mcasp_set_bits(regs, val);
 337
 338         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 339         /* loop count is to avoid the lock-up */
 340         for (i = 0; i < 1000; i++) {
 341                 if ((mcasp_get_reg(regs) & val) == val)
 342                         break;
 343         }
 344
 345         if (i == 1000 && ((mcasp_get_reg(regs) & val) != val))
 346                 printk(KERN_ERR "GBLCTL write error\n");
 347 }
 348
 349 static void mcasp_start_rx(struct davinci_audio_dev *dev)
 350 {
 351         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 352         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 353         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 354         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXBUF_REG, 0);
 355
 356         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 357         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 358         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXBUF_REG, 0);
 359
 360         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 361         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 362 }
 363
 364 static void mcasp_start_tx(struct davinci_audio_dev *dev)
 365 {
 366         u8 offset = 0, i;
 367         u32 cnt;
 368
 369         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 370         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 371         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 372         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXBUF_REG, 0);
 373
 374         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 375         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 376         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXBUF_REG, 0);
 377         for (i = 0; i < dev->num_serializer; i++) {
 378                 if (dev->serial_dir[i] == TX_MODE) {
 379                         offset = i;
 380                         break;
 381                 }
 382         }
 383
 384         /* wait for TX ready */
 385         cnt = 0;
 386         while (!(mcasp_get_reg(dev->base + DAVINCI_MCASP_XRSRCTL_REG(offset)) &
 387                  TXSTATE) && (cnt < 100000))
 388                 cnt++;
 389
 390         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXBUF_REG, 0);
 391 }
 392
 393 static void davinci_mcasp_start(struct davinci_audio_dev *dev, int stream)
 394 {
 395         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 396                 if (dev->txnumevt) {    /* enable FIFO */
 397                         switch (dev->version) {
 398                         case MCASP_VERSION_3:
 399                                 mcasp_clr_bits(dev->base + MCASP_VER3_WFIFOCTL,
 400                                                                 FIFO_ENABLE);
 401                                 mcasp_set_bits(dev->base + MCASP_VER3_WFIFOCTL,
 402                                                                 FIFO_ENABLE);
 403                                 break;
 404                         default:
 405                                 mcasp_clr_bits(dev->base +
 406                                         DAVINCI_MCASP_WFIFOCTL, FIFO_ENABLE);
 407                                 mcasp_set_bits(dev->base +
 408                                         DAVINCI_MCASP_WFIFOCTL, FIFO_ENABLE);
 409                         }
 410                 }
 411                 mcasp_start_tx(dev);
 412         } else {
 413                 if (dev->rxnumevt) {    /* enable FIFO */
 414                         switch (dev->version) {
 415                         case MCASP_VERSION_3:
 416                                 mcasp_clr_bits(dev->base + MCASP_VER3_RFIFOCTL,
 417                                                                 FIFO_ENABLE);
 418                                 mcasp_set_bits(dev->base + MCASP_VER3_RFIFOCTL,
 419                                                                 FIFO_ENABLE);
 420                                 break;
 421                         default:
 422                                 mcasp_clr_bits(dev->base +
 423                                         DAVINCI_MCASP_RFIFOCTL, FIFO_ENABLE);
 424                                 mcasp_set_bits(dev->base +
 425                                         DAVINCI_MCASP_RFIFOCTL, FIFO_ENABLE);
 426                         }
 427                 }
 428                 mcasp_start_rx(dev);
 429         }
 430 }
 431
 432 static void mcasp_stop_rx(struct davinci_audio_dev *dev)
 433 {
 434         mcasp_set_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, 0);
 435         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 436 }
 437
 438 static void mcasp_stop_tx(struct davinci_audio_dev *dev)
 439 {
 440         mcasp_set_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, 0);
 441         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 442 }
 443
 444 static void davinci_mcasp_stop(struct davinci_audio_dev *dev, int stream)
 445 {
 446         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 447                 if (dev->txnumevt) {    /* disable FIFO */
 448                         switch (dev->version) {
 449                         case MCASP_VERSION_3:
 450                                 mcasp_clr_bits(dev->base + MCASP_VER3_WFIFOCTL,
 451                                                                 FIFO_ENABLE);
 452                                 break;
 453                         default:
 454                                 mcasp_clr_bits(dev->base +
 455                                         DAVINCI_MCASP_WFIFOCTL, FIFO_ENABLE);
 456                         }
 457                 }
 458                 mcasp_stop_tx(dev);
 459         } else {
 460                 if (dev->rxnumevt) {    /* disable FIFO */
 461                         switch (dev->version) {
 462                         case MCASP_VERSION_3:
 463                                 mcasp_clr_bits(dev->base + MCASP_VER3_RFIFOCTL,
 464                                                                 FIFO_ENABLE);
 465                         break;
 466
 467                         default:
 468                                 mcasp_clr_bits(dev->base +
 469                                         DAVINCI_MCASP_RFIFOCTL, FIFO_ENABLE);
 470                         }
 471                 }
 472                 mcasp_stop_rx(dev);
 473         }
 474 }
 475
 476 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 477                                          unsigned int fmt)
 478 {
 479         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(cpu_dai);
 480         void __iomem *base = dev->base;
 481
 482         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 483         case SND_SOC_DAIFMT_DSP_B:
 484         case SND_SOC_DAIFMT_AC97:
 485                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 486                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 487                 break;
 488         default:
 489                 /* configure a full-word SYNC pulse (LRCLK) */
 490                 mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 491                 mcasp_set_bits(dev->base + DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 492
 493                 /* make 1st data bit occur one ACLK cycle after the frame sync */
 494                 mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMT_REG, FSXDLY(1));
 495                 mcasp_set_bits(dev->base + DAVINCI_MCASP_RXFMT_REG, FSRDLY(1));
 496                 break;
 497         }
 498
 499         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 500         case SND_SOC_DAIFMT_CBS_CFS:
 501                 /* codec is clock and frame slave */
 502                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 503                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 504
 505                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 506                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 507
 508                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG, ACLKX | AFSX);
 509                 break;
 510         case SND_SOC_DAIFMT_CBM_CFS:
 511                 /* codec is clock master and frame slave */
 512                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 513                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 514
 515                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 516                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 517
 518                 mcasp_clr_bits(base + DAVINCI_MCASP_PDIR_REG,
 519                                 ACLKX | ACLKR);
 520                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 521                                 AFSX | AFSR);
 522                 break;
 523         case SND_SOC_DAIFMT_CBM_CFM:
 524                 /* codec is clock and frame master */
 525                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 526                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 527
 528                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 529                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 530
 531                 mcasp_clr_bits(base + DAVINCI_MCASP_PDIR_REG,
 532                                 ACLKX | AHCLKX | AFSX | ACLKR | AHCLKR | AFSR);
 533                 break;
 534
 535         default:
 536                 return -EINVAL;
 537         }
 538
 539         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 540         case SND_SOC_DAIFMT_IB_NF:
 541                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 542                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 543
 544                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 545                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 546                 break;
 547
 548         case SND_SOC_DAIFMT_NB_IF:
 549                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 550                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 551
 552                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 553                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 554                 break;
 555
 556         case SND_SOC_DAIFMT_IB_IF:
 557                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 558                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 559
 560                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 561                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 562                 break;
 563
 564         case SND_SOC_DAIFMT_NB_NF:
 565                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 566                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 567
 568                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 569                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 570                 break;
 571
 572         default:
 573                 return -EINVAL;
 574         }
 575
 576         return 0;
 577 }
 578
 579 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id, int div)
 580 {
 581         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(dai);
 582
 583         switch (div_id) {
 584         case 0:         /* MCLK divider */
 585                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG,
 586                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 587                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_AHCLKRCTL_REG,
 588                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 589                 break;
 590
 591         case 1:         /* BCLK divider */
 592                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_ACLKXCTL_REG,
 593                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 594                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_ACLKRCTL_REG,
 595                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 596                 break;
 597
 598         case 2:         /* BCLK/LRCLK ratio */
 599                 dev->bclk_lrclk_ratio = div;
 600                 break;
 601
 602         default:
 603                 return -EINVAL;
 604         }
 605
 606         return 0;
 607 }
 608
 609 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 610                                     unsigned int freq, int dir)
 611 {
 612         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(dai);
 613
 614         if (dir == SND_SOC_CLOCK_OUT) {
 615                 mcasp_set_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 616                 mcasp_set_bits(dev->base + DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 617                 mcasp_set_bits(dev->base + DAVINCI_MCASP_PDIR_REG, AHCLKX);
 618         } else {
 619                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 620                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 621                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_PDIR_REG, AHCLKX);
 622         }
 623
 624         return 0;
 625 }
 626
 627 static int davinci_config_channel_size(struct davinci_audio_dev *dev,
 628                                        int word_length)
 629 {
 630         u32 fmt;
 631         u32 rotate = (word_length / 4) & 0x7;
 632         u32 mask = (1ULL << word_length) - 1;
 633
 634         /*
 635          * if s BCLK-to-LRCLK ratio has been configured via the set_clkdiv()
 636          * callback, take it into account here. That allows us to for example
 637          * send 32 bits per channel to the codec, while only 16 of them carry
 638          * audio payload.
 639          * The clock ratio is given for a full period of data (both left and
 640          * right channels), so it has to be divided by 2.
 641          */
 642         if (dev->bclk_lrclk_ratio)
 643                 word_length = dev->bclk_lrclk_ratio / 2;
 644
 645         /* mapping of the XSSZ bit-field as described in the datasheet */
 646         fmt = (word_length >> 1) - 1;
 647
 648         if (dev->op_mode != DAVINCI_MCASP_DIT_MODE) {
 649                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_RXFMT_REG,
 650                                 RXSSZ(fmt), RXSSZ(0x0F));
 651                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_TXFMT_REG,
 652                                 TXSSZ(fmt), TXSSZ(0x0F));
 653                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_TXFMT_REG,
 654                                 TXROT(rotate), TXROT(7));
 655                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_RXFMT_REG,
 656                                 RXROT(rotate), RXROT(7));
 657                 mcasp_set_reg(dev->base + DAVINCI_MCASP_RXMASK_REG,
 658                                 mask);
 659         }
 660
 661         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXMASK_REG, mask);
 662
 663         return 0;
 664 }
 665
 666 static int davinci_hw_common_param(struct davinci_audio_dev *dev, int stream,
 667                                     int channels)
 668 {
 669         int i;
 670         u8 tx_ser = 0;
 671         u8 rx_ser = 0;
 672         u8 ser;
 673         u8 slots = dev->tdm_slots;
 674         u8 max_active_serializers = (channels + slots - 1) / slots;
 675         /* Default configuration */
 676         mcasp_set_bits(dev->base + DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 677
 678         /* All PINS as McASP */
 679         mcasp_set_reg(dev->base + DAVINCI_MCASP_PFUNC_REG, 0x00000000);
 680
 681         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 682                 mcasp_set_reg(dev->base + DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 683                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_XEVTCTL_REG,
 684                                 TXDATADMADIS);
 685         } else {
 686                 mcasp_set_reg(dev->base + DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 687                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_REVTCTL_REG,
 688                                 RXDATADMADIS);
 689         }
 690
 691         for (i = 0; i < dev->num_serializer; i++) {
 692                 mcasp_set_bits(dev->base + DAVINCI_MCASP_XRSRCTL_REG(i),
 693                                         dev->serial_dir[i]);
 694                 if (dev->serial_dir[i] == TX_MODE &&
 695                                         tx_ser < max_active_serializers) {
 696                         mcasp_set_bits(dev->base + DAVINCI_MCASP_PDIR_REG,
 697                                         AXR(i));
 698                         tx_ser++;
 699                 } else if (dev->serial_dir[i] == RX_MODE &&
 700                                         rx_ser < max_active_serializers) {
 701                         mcasp_clr_bits(dev->base + DAVINCI_MCASP_PDIR_REG,
 702                                         AXR(i));
 703                         rx_ser++;
 704                 } else {
 705                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_XRSRCTL_REG(i),
 706                                         SRMOD_INACTIVE, SRMOD_MASK);
 707                 }
 708         }
 709
 710         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 711                 ser = tx_ser;
 712         else
 713                 ser = rx_ser;
 714
 715         if (ser < max_active_serializers) {
 716                 dev_warn(dev->dev, "stream has more channels (%d) than are "
 717                         "enabled in mcasp (%d)\n", channels, ser * slots);
 718                 return -EINVAL;
 719         }
 720
 721         if (dev->txnumevt && stream == SNDRV_PCM_STREAM_PLAYBACK) {
 722                 if (dev->txnumevt * tx_ser > 64)
 723                         dev->txnumevt = 1;
 724
 725                 switch (dev->version) {
 726                 case MCASP_VERSION_3:
 727                         mcasp_mod_bits(dev->base + MCASP_VER3_WFIFOCTL, tx_ser,
 728                                                                 NUMDMA_MASK);
 729                         mcasp_mod_bits(dev->base + MCASP_VER3_WFIFOCTL,
 730                                 ((dev->txnumevt * tx_ser) << 8), NUMEVT_MASK);
 731                         break;
 732                 default:
 733                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_WFIFOCTL,
 734                                                         tx_ser, NUMDMA_MASK);
 735                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_WFIFOCTL,
 736                                 ((dev->txnumevt * tx_ser) << 8), NUMEVT_MASK);
 737                 }
 738         }
 739
 740         if (dev->rxnumevt && stream == SNDRV_PCM_STREAM_CAPTURE) {
 741                 if (dev->rxnumevt * rx_ser > 64)
 742                         dev->rxnumevt = 1;
 743                 switch (dev->version) {
 744                 case MCASP_VERSION_3:
 745                         mcasp_mod_bits(dev->base + MCASP_VER3_RFIFOCTL, rx_ser,
 746                                                                 NUMDMA_MASK);
 747                         mcasp_mod_bits(dev->base + MCASP_VER3_RFIFOCTL,
 748                                 ((dev->rxnumevt * rx_ser) << 8), NUMEVT_MASK);
 749                         break;
 750                 default:
 751                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RFIFOCTL,
 752                                                         rx_ser, NUMDMA_MASK);
 753                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RFIFOCTL,
 754                                 ((dev->rxnumevt * rx_ser) << 8), NUMEVT_MASK);
 755                 }
 756         }
 757
 758         return 0;
 759 }
 760
 761 static void davinci_hw_param(struct davinci_audio_dev *dev, int stream)
 762 {
 763         int i, active_slots;
 764         u32 mask = 0;
 765
 766         active_slots = (dev->tdm_slots > 31) ? 32 : dev->tdm_slots;
 767         for (i = 0; i < active_slots; i++)
 768                 mask |= (1 << i);
 769
 770         mcasp_clr_bits(dev->base + DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 771
 772         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 773                 /* bit stream is MSB first  with no delay */
 774                 /* DSP_B mode */
 775                 mcasp_set_reg(dev->base + DAVINCI_MCASP_TXTDM_REG, mask);
 776                 mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMT_REG, TXORD);
 777
 778                 if ((dev->tdm_slots >= 2) && (dev->tdm_slots <= 32))
 779                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_TXFMCTL_REG,
 780                                         FSXMOD(dev->tdm_slots), FSXMOD(0x1FF));
 781                 else
 782                         printk(KERN_ERR "playback tdm slot %d not supported\n",
 783                                 dev->tdm_slots);
 784         } else {
 785                 /* bit stream is MSB first with no delay */
 786                 /* DSP_B mode */
 787                 mcasp_set_bits(dev->base + DAVINCI_MCASP_RXFMT_REG, RXORD);
 788                 mcasp_set_reg(dev->base + DAVINCI_MCASP_RXTDM_REG, mask);
 789
 790                 if ((dev->tdm_slots >= 2) && (dev->tdm_slots <= 32))
 791                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RXFMCTL_REG,
 792                                         FSRMOD(dev->tdm_slots), FSRMOD(0x1FF));
 793                 else
 794                         printk(KERN_ERR "capture tdm slot %d not supported\n",
 795                                 dev->tdm_slots);
 796         }
 797 }
 798
 799 /* S/PDIF */
 800 static void davinci_hw_dit_param(struct davinci_audio_dev *dev)
 801 {
 802         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
 803            and LSB first */
 804         mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMT_REG,
 805                                                 TXROT(6) | TXSSZ(15));
 806
 807         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
 808         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXFMCTL_REG,
 809                                                 AFSXE | FSXMOD(0x180));
 810
 811         /* Set the TX tdm : for all the slots */
 812         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
 813
 814         /* Set the TX clock controls : div = 1 and internal */
 815         mcasp_set_bits(dev->base + DAVINCI_MCASP_ACLKXCTL_REG,
 816                                                 ACLKXE | TX_ASYNC);
 817
 818         mcasp_clr_bits(dev->base + DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 819
 820         /* Only 44100 and 48000 are valid, both have the same setting */
 821         mcasp_set_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
 822
 823         /* Enable the DIT */
 824         mcasp_set_bits(dev->base + DAVINCI_MCASP_TXDITCTL_REG, DITEN);
 825 }
 826
 827 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
 828                                         struct snd_pcm_hw_params *params,
 829                                         struct snd_soc_dai *cpu_dai)
 830 {
 831         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(cpu_dai);
 832         struct davinci_pcm_dma_params *dma_params =
 833                                         &dev->dma_params[substream->stream];
 834         int word_length;
 835         u8 fifo_level;
 836         u8 slots = dev->tdm_slots;
 837         u8 active_serializers;
 838         int channels;
 839         struct snd_interval *pcm_channels = hw_param_interval(params,
 840                                         SNDRV_PCM_HW_PARAM_CHANNELS);
 841         channels = pcm_channels->min;
 842
 843         active_serializers = (channels + slots - 1) / slots;
 844
 845         if (davinci_hw_common_param(dev, substream->stream, channels) == -EINVAL)
 846                 return -EINVAL;
 847         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 848                 fifo_level = dev->txnumevt * active_serializers;
 849         else
 850                 fifo_level = dev->rxnumevt * active_serializers;
 851
 852         if (dev->op_mode == DAVINCI_MCASP_DIT_MODE)
 853                 davinci_hw_dit_param(dev);
 854         else
 855                 davinci_hw_param(dev, substream->stream);
 856
 857         switch (params_format(params)) {
 858         case SNDRV_PCM_FORMAT_U8:
 859         case SNDRV_PCM_FORMAT_S8:
 860                 dma_params->data_type = 1;
 861                 word_length = 8;
 862                 break;
 863
 864         case SNDRV_PCM_FORMAT_U16_LE:
 865         case SNDRV_PCM_FORMAT_S16_LE:
 866                 dma_params->data_type = 2;
 867                 word_length = 16;
 868                 break;
 869
 870         case SNDRV_PCM_FORMAT_U24_3LE:
 871         case SNDRV_PCM_FORMAT_S24_3LE:
 872                 dma_params->data_type = 3;
 873                 word_length = 24;
 874                 break;
 875
 876         case SNDRV_PCM_FORMAT_U24_LE:
 877         case SNDRV_PCM_FORMAT_S24_LE:
 878         case SNDRV_PCM_FORMAT_U32_LE:
 879         case SNDRV_PCM_FORMAT_S32_LE:
 880                 dma_params->data_type = 4;
 881                 word_length = 32;
 882                 break;
 883
 884         default:
 885                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
 886                 return -EINVAL;
 887         }
 888
 889         if (dev->version == MCASP_VERSION_2 && !fifo_level)
 890                 dma_params->acnt = 4;
 891         else
 892                 dma_params->acnt = dma_params->data_type;
 893
 894         dma_params->fifo_level = fifo_level;
 895         davinci_config_channel_size(dev, word_length);
 896
 897         return 0;
 898 }
 899
 900 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
 901                                      int cmd, struct snd_soc_dai *cpu_dai)
 902 {
 903         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(cpu_dai);
 904         int ret = 0;
 905
 906         switch (cmd) {
 907         case SNDRV_PCM_TRIGGER_RESUME:
 908         case SNDRV_PCM_TRIGGER_START:
 909         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 910                 ret = pm_runtime_get_sync(dev->dev);
 911                 if (IS_ERR_VALUE(ret))
 912                         dev_err(dev->dev, "pm_runtime_get_sync() failed\n");
 913                 davinci_mcasp_start(dev, substream->stream);
 914                 break;
 915
 916         case SNDRV_PCM_TRIGGER_SUSPEND:
 917                 davinci_mcasp_stop(dev, substream->stream);
 918                 ret = pm_runtime_put_sync(dev->dev);
 919                 if (IS_ERR_VALUE(ret))
 920                         dev_err(dev->dev, "pm_runtime_put_sync() failed\n");
 921                 break;
 922
 923         case SNDRV_PCM_TRIGGER_STOP:
 924         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 925                 davinci_mcasp_stop(dev, substream->stream);
 926                 break;
 927
 928         default:
 929                 ret = -EINVAL;
 930         }
 931
 932         return ret;
 933 }
 934
 935 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
 936                                  struct snd_soc_dai *dai)
 937 {
 938         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(dai);
 939
 940         snd_soc_dai_set_dma_data(dai, substream, dev->dma_params);
 941         return 0;
 942 }
 943
 944 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
 945         .startup        = davinci_mcasp_startup,
 946         .trigger        = davinci_mcasp_trigger,
 947         .hw_params      = davinci_mcasp_hw_params,
 948         .set_fmt        = davinci_mcasp_set_dai_fmt,
 949         .set_clkdiv     = davinci_mcasp_set_clkdiv,
 950         .set_sysclk     = davinci_mcasp_set_sysclk,
 951 };
 952
 953 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
 954                                 SNDRV_PCM_FMTBIT_U8 | \
 955                                 SNDRV_PCM_FMTBIT_S16_LE | \
 956                                 SNDRV_PCM_FMTBIT_U16_LE | \
 957                                 SNDRV_PCM_FMTBIT_S24_LE | \
 958                                 SNDRV_PCM_FMTBIT_U24_LE | \
 959                                 SNDRV_PCM_FMTBIT_S24_3LE | \
 960                                 SNDRV_PCM_FMTBIT_U24_3LE | \
 961                                 SNDRV_PCM_FMTBIT_S32_LE | \
 962                                 SNDRV_PCM_FMTBIT_U32_LE)
 963
 964 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
 965         {
 966                 .name           = "davinci-mcasp.0",
 967                 .playback       = {
 968                         .channels_min   = 2,
 969                         .channels_max   = 32 * 16,
 970                         .rates          = DAVINCI_MCASP_RATES,
 971                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 972                 },
 973                 .capture        = {
 974                         .channels_min   = 2,
 975                         .channels_max   = 32 * 16,
 976                         .rates          = DAVINCI_MCASP_RATES,
 977                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 978                 },
 979                 .ops            = &davinci_mcasp_dai_ops,
 980
 981         },
 982         {
 983                 "davinci-mcasp.1",
 984                 .playback       = {
 985                         .channels_min   = 1,
 986                         .channels_max   = 384,
 987                         .rates          = DAVINCI_MCASP_RATES,
 988                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 989                 },
 990                 .ops            = &davinci_mcasp_dai_ops,
 991         },
 992
 993 };
 994
 995 static const struct snd_soc_component_driver davinci_mcasp_component = {
 996         .name           = "davinci-mcasp",
 997 };
 998
 999 static const struct of_device_id mcasp_dt_ids[] = {
1000         {
1001                 .compatible = "ti,dm646x-mcasp-audio",
1002                 .data = (void *)MCASP_VERSION_1,
1003         },
1004         {
1005                 .compatible = "ti,da830-mcasp-audio",
1006                 .data = (void *)MCASP_VERSION_2,
1007         },
1008         {
1009                 .compatible = "ti,omap2-mcasp-audio",
1010                 .data = (void *)MCASP_VERSION_3,
1011         },
1012         { /* sentinel */ }
1013 };
1014 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
1015
1016 static struct snd_platform_data *davinci_mcasp_set_pdata_from_of(
1017                                                 struct platform_device *pdev)
1018 {
1019         struct device_node *np = pdev->dev.of_node;
1020         struct snd_platform_data *pdata = NULL;
1021         const struct of_device_id *match =
1022                         of_match_device(of_match_ptr(mcasp_dt_ids), &pdev->dev);
1023
1024         const u32 *of_serial_dir32;
1025         u8 *of_serial_dir;
1026         u32 val;
1027         int i, ret = 0;
1028
1029         if (pdev->dev.platform_data) {
1030                 pdata = pdev->dev.platform_data;
1031                 return pdata;
1032         } else if (match) {
1033                 pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1034                 if (!pdata) {
1035                         ret = -ENOMEM;
1036                         goto nodata;
1037                 }
1038         } else {
1039                 /* control shouldn't reach here. something is wrong */
1040                 ret = -EINVAL;
1041                 goto nodata;
1042         }
1043
1044         if (match->data)
1045                 pdata->version = (u8)((int)match->data);
1046
1047         ret = of_property_read_u32(np, "op-mode", &val);
1048         if (ret >= 0)
1049                 pdata->op_mode = val;
1050
1051         ret = of_property_read_u32(np, "tdm-slots", &val);
1052         if (ret >= 0) {
1053                 if (val < 2 || val > 32) {
1054                         dev_err(&pdev->dev,
1055                                 "tdm-slots must be in rage [2-32]\n");
1056                         ret = -EINVAL;
1057                         goto nodata;
1058                 }
1059
1060                 pdata->tdm_slots = val;
1061         }
1062
1063         ret = of_property_read_u32(np, "num-serializer", &val);
1064         if (ret >= 0)
1065                 pdata->num_serializer = val;
1066
1067         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
1068         val /= sizeof(u32);
1069         if (val != pdata->num_serializer) {
1070                 dev_err(&pdev->dev,
1071                                 "num-serializer(%d) != serial-dir size(%d)\n",
1072                                 pdata->num_serializer, val);
1073                 ret = -EINVAL;
1074                 goto nodata;
1075         }
1076
1077         if (of_serial_dir32) {
1078                 of_serial_dir = devm_kzalloc(&pdev->dev,
1079                                                 (sizeof(*of_serial_dir) * val),
1080                                                 GFP_KERNEL);
1081                 if (!of_serial_dir) {
1082                         ret = -ENOMEM;
1083                         goto nodata;
1084                 }
1085
1086                 for (i = 0; i < pdata->num_serializer; i++)
1087                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
1088
1089                 pdata->serial_dir = of_serial_dir;
1090         }
1091
1092         ret = of_property_read_u32(np, "tx-num-evt", &val);
1093         if (ret >= 0)
1094                 pdata->txnumevt = val;
1095
1096         ret = of_property_read_u32(np, "rx-num-evt", &val);
1097         if (ret >= 0)
1098                 pdata->rxnumevt = val;
1099
1100         ret = of_property_read_u32(np, "sram-size-playback", &val);
1101         if (ret >= 0)
1102                 pdata->sram_size_playback = val;
1103
1104         ret = of_property_read_u32(np, "sram-size-capture", &val);
1105         if (ret >= 0)
1106                 pdata->sram_size_capture = val;
1107
1108         return  pdata;
1109
1110 nodata:
1111         if (ret < 0) {
1112                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
1113                         ret);
1114                 pdata = NULL;
1115         }
1116         return  pdata;
1117 }
1118
1119 static int davinci_mcasp_probe(struct platform_device *pdev)
1120 {
1121         struct davinci_pcm_dma_params *dma_data;
1122         struct resource *mem, *ioarea, *res;
1123         struct snd_platform_data *pdata;
1124         struct davinci_audio_dev *dev;
1125         int ret;
1126
1127         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
1128                 dev_err(&pdev->dev, "No platform data supplied\n");
1129                 return -EINVAL;
1130         }
1131
1132         dev = devm_kzalloc(&pdev->dev, sizeof(struct davinci_audio_dev),
1133                            GFP_KERNEL);
1134         if (!dev)
1135                 return  -ENOMEM;
1136
1137         pdata = davinci_mcasp_set_pdata_from_of(pdev);
1138         if (!pdata) {
1139                 dev_err(&pdev->dev, "no platform data\n");
1140                 return -EINVAL;
1141         }
1142
1143         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1144         if (!mem) {
1145                 dev_err(&pdev->dev, "no mem resource?\n");
1146                 return -ENODEV;
1147         }
1148
1149         ioarea = devm_request_mem_region(&pdev->dev, mem->start,
1150                         resource_size(mem), pdev->name);
1151         if (!ioarea) {
1152                 dev_err(&pdev->dev, "Audio region already claimed\n");
1153                 return -EBUSY;
1154         }
1155
1156         pm_runtime_enable(&pdev->dev);
1157
1158         ret = pm_runtime_get_sync(&pdev->dev);
1159         if (IS_ERR_VALUE(ret)) {
1160                 dev_err(&pdev->dev, "pm_runtime_get_sync() failed\n");
1161                 return ret;
1162         }
1163
1164         dev->base = devm_ioremap(&pdev->dev, mem->start, resource_size(mem));
1165         if (!dev->base) {
1166                 dev_err(&pdev->dev, "ioremap failed\n");
1167                 ret = -ENOMEM;
1168                 goto err_release_clk;
1169         }
1170
1171         dev->op_mode = pdata->op_mode;
1172         dev->tdm_slots = pdata->tdm_slots;
1173         dev->num_serializer = pdata->num_serializer;
1174         dev->serial_dir = pdata->serial_dir;
1175         dev->version = pdata->version;
1176         dev->txnumevt = pdata->txnumevt;
1177         dev->rxnumevt = pdata->rxnumevt;
1178         dev->dev = &pdev->dev;
1179
1180         dma_data = &dev->dma_params[SNDRV_PCM_STREAM_PLAYBACK];
1181         dma_data->asp_chan_q = pdata->asp_chan_q;
1182         dma_data->ram_chan_q = pdata->ram_chan_q;
1183         dma_data->sram_pool = pdata->sram_pool;
1184         dma_data->sram_size = pdata->sram_size_playback;
1185         dma_data->dma_addr = (dma_addr_t) (pdata->tx_dma_offset +
1186                                                         mem->start);
1187
1188         /* first TX, then RX */
1189         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
1190         if (!res) {
1191                 dev_err(&pdev->dev, "no DMA resource\n");
1192                 ret = -ENODEV;
1193                 goto err_release_clk;
1194         }
1195
1196         dma_data->channel = res->start;
1197
1198         dma_data = &dev->dma_params[SNDRV_PCM_STREAM_CAPTURE];
1199         dma_data->asp_chan_q = pdata->asp_chan_q;
1200         dma_data->ram_chan_q = pdata->ram_chan_q;
1201         dma_data->sram_pool = pdata->sram_pool;
1202         dma_data->sram_size = pdata->sram_size_capture;
1203         dma_data->dma_addr = (dma_addr_t)(pdata->rx_dma_offset +
1204                                                         mem->start);
1205
1206         res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
1207         if (!res) {
1208                 dev_err(&pdev->dev, "no DMA resource\n");
1209                 ret = -ENODEV;
1210                 goto err_release_clk;
1211         }
1212
1213         dma_data->channel = res->start;
1214         dev_set_drvdata(&pdev->dev, dev);
1215         ret = snd_soc_register_component(&pdev->dev, &davinci_mcasp_component,
1216                                          &davinci_mcasp_dai[pdata->op_mode], 1);
1217
1218         if (ret != 0)
1219                 goto err_release_clk;
1220
1221         ret = davinci_soc_platform_register(&pdev->dev);
1222         if (ret) {
1223                 dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
1224                 goto err_unregister_component;
1225         }
1226
1227         return 0;
1228
1229 err_unregister_component:
1230         snd_soc_unregister_component(&pdev->dev);
1231 err_release_clk:
1232         pm_runtime_put_sync(&pdev->dev);
1233         pm_runtime_disable(&pdev->dev);
1234         return ret;
1235 }
1236
1237 static int davinci_mcasp_remove(struct platform_device *pdev)
1238 {
1239
1240         snd_soc_unregister_component(&pdev->dev);
1241         davinci_soc_platform_unregister(&pdev->dev);
1242
1243         pm_runtime_put_sync(&pdev->dev);
1244         pm_runtime_disable(&pdev->dev);
1245
1246         return 0;
1247 }
1248
1249 static struct platform_driver davinci_mcasp_driver = {
1250         .probe          = davinci_mcasp_probe,
1251         .remove         = davinci_mcasp_remove,
1252         .driver         = {
1253                 .name   = "davinci-mcasp",
1254                 .owner  = THIS_MODULE,
1255                 .of_match_table = of_match_ptr(mcasp_dt_ids),
1256         },
1257 };
1258
1259 module_platform_driver(davinci_mcasp_driver);
1260
1261 MODULE_AUTHOR("Steve Chen");
1262 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
1263 MODULE_LICENSE("GPL");
1264