Pileus Git - ~andy/linux/blob - drivers/staging/rt2870/rt28xx.h

   1 /*
   2  *************************************************************************
   3  * Ralink Tech Inc.
   4  * 5F., No.36, Taiyuan St., Jhubei City,
   5  * Hsinchu County 302,
   6  * Taiwan, R.O.C.
   7  *
   8  * (c) Copyright 2002-2007, Ralink Technology, Inc.
   9  *
  10  * This program is free software; you can redistribute it and/or modify  *
  11  * it under the terms of the GNU General Public License as published by  *
  12  * the Free Software Foundation; either version 2 of the License, or     *
  13  * (at your option) any later version.                                   *
  14  *                                                                       *
  15  * This program is distributed in the hope that it will be useful,       *
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  18  * GNU General Public License for more details.                          *
  19  *                                                                       *
  20  * You should have received a copy of the GNU General Public License     *
  21  * along with this program; if not, write to the                         *
  22  * Free Software Foundation, Inc.,                                       *
  23  * 59 Temple Place - Suite 330, Boston, MA  02111-1307, USA.             *
  24  *                                                                       *
  25  *************************************************************************
  26
  27         Module Name:
  28         rt28xx.h
  29
  30         Abstract:
  31         RT28xx ASIC related definition & structures
  32
  33         Revision History:
  34         Who                     When              What
  35         --------        ----------        ----------------------------------------------
  36        Jan Lee           Jan-3-2006     created for RT2860c
  37 */
  38
  39 #ifndef __RT28XX_H__
  40 #define __RT28XX_H__
  41
  42
  43 //
  44 // PCI registers - base address 0x0000
  45 //
  46 #define PCI_CFG                 0x0000
  47 #define PCI_EECTRL                      0x0004
  48 #define PCI_MCUCTRL                     0x0008
  49
  50 //
  51 // SCH/DMA registers - base address 0x0200
  52 //
  53 // INT_SOURCE_CSR: Interrupt source register. Write one to clear corresponding bit
  54 //
  55 #define DMA_CSR0      0x200
  56 #define INT_SOURCE_CSR      0x200
  57 typedef union   _INT_SOURCE_CSR_STRUC   {
  58         struct  {
  59                 UINT32          RxDelayINT:1;
  60                 UINT32          TxDelayINT:1;
  61                 UINT32          RxDone:1;
  62                 UINT32          Ac0DmaDone:1;//4
  63                 UINT32          Ac1DmaDone:1;
  64                 UINT32          Ac2DmaDone:1;
  65                 UINT32          Ac3DmaDone:1;
  66                 UINT32          HccaDmaDone:1; // bit7
  67                 UINT32          MgmtDmaDone:1;
  68                 UINT32          MCUCommandINT:1;//bit 9
  69                 UINT32          RxTxCoherent:1;
  70                 UINT32          TBTTInt:1;
  71                 UINT32          PreTBTT:1;
  72                 UINT32          TXFifoStatusInt:1;//FIFO Statistics is full, sw should read 0x171c
  73                 UINT32          AutoWakeup:1;//bit14
  74                 UINT32          GPTimer:1;
  75                 UINT32          RxCoherent:1;//bit16
  76                 UINT32          TxCoherent:1;
  77                 UINT32          :14;
  78         }       field;
  79         UINT32                  word;
  80 } INT_SOURCE_CSR_STRUC, *PINT_SOURCE_CSR_STRUC;
  81
  82 //
  83 // INT_MASK_CSR:   Interrupt MASK register.   1: the interrupt is mask OFF
  84 //
  85 #define INT_MASK_CSR        0x204
  86 typedef union   _INT_MASK_CSR_STRUC     {
  87         struct  {
  88                 UINT32          RXDelay_INT_MSK:1;
  89                 UINT32          TxDelay:1;
  90                 UINT32          RxDone:1;
  91                 UINT32          Ac0DmaDone:1;
  92                 UINT32          Ac1DmaDone:1;
  93                 UINT32          Ac2DmaDone:1;
  94                 UINT32          Ac3DmaDone:1;
  95                 UINT32          HccaDmaDone:1;
  96                 UINT32          MgmtDmaDone:1;
  97                 UINT32          MCUCommandINT:1;
  98                 UINT32          :20;
  99                 UINT32          RxCoherent:1;
 100                 UINT32          TxCoherent:1;
 101         }       field;
 102         UINT32                  word;
 103 } INT_MASK_CSR_STRUC, *PINT_MASK_CSR_STRUC;
 104
 105 #define WPDMA_GLO_CFG   0x208
 106 typedef union   _WPDMA_GLO_CFG_STRUC    {
 107         struct  {
 108                 UINT32          EnableTxDMA:1;
 109                 UINT32          TxDMABusy:1;
 110                 UINT32          EnableRxDMA:1;
 111                 UINT32          RxDMABusy:1;
 112                 UINT32          WPDMABurstSIZE:2;
 113                 UINT32          EnTXWriteBackDDONE:1;
 114                 UINT32          BigEndian:1;
 115                 UINT32          RXHdrScater:8;
 116                 UINT32          HDR_SEG_LEN:16;
 117         }       field;
 118         UINT32                  word;
 119 } WPDMA_GLO_CFG_STRUC, *PWPDMA_GLO_CFG_STRUC;
 120
 121 #define WPDMA_RST_IDX   0x20c
 122 typedef union   _WPDMA_RST_IDX_STRUC    {
 123         struct  {
 124                 UINT32          RST_DTX_IDX0:1;
 125                 UINT32          RST_DTX_IDX1:1;
 126                 UINT32          RST_DTX_IDX2:1;
 127                 UINT32          RST_DTX_IDX3:1;
 128                 UINT32          RST_DTX_IDX4:1;
 129                 UINT32          RST_DTX_IDX5:1;
 130                 UINT32          rsv:10;
 131                 UINT32          RST_DRX_IDX0:1;
 132                 UINT32          :15;
 133         }       field;
 134         UINT32                  word;
 135 } WPDMA_RST_IDX_STRUC, *PWPDMA_RST_IDX_STRUC;
 136
 137 #define DELAY_INT_CFG  0x0210
 138 typedef union   _DELAY_INT_CFG_STRUC    {
 139         struct  {
 140                 UINT32          RXMAX_PTIME:8;
 141                 UINT32          RXMAX_PINT:7;
 142                 UINT32          RXDLY_INT_EN:1;
 143                 UINT32          TXMAX_PTIME:8;
 144                 UINT32          TXMAX_PINT:7;
 145                 UINT32          TXDLY_INT_EN:1;
 146         }       field;
 147         UINT32                  word;
 148 } DELAY_INT_CFG_STRUC, *PDELAY_INT_CFG_STRUC;
 149
 150 #define WMM_AIFSN_CFG   0x0214
 151 typedef union   _AIFSN_CSR_STRUC        {
 152         struct  {
 153             UINT32   Aifsn0:4;       // for AC_BE
 154             UINT32   Aifsn1:4;       // for AC_BK
 155             UINT32   Aifsn2:4;       // for AC_VI
 156             UINT32   Aifsn3:4;       // for AC_VO
 157             UINT32   Rsv:16;
 158         }       field;
 159         UINT32                  word;
 160 }       AIFSN_CSR_STRUC, *PAIFSN_CSR_STRUC;
 161
 162 //
 163 // CWMIN_CSR: CWmin for each EDCA AC
 164 //
 165 #define WMM_CWMIN_CFG   0x0218
 166 typedef union   _CWMIN_CSR_STRUC        {
 167         struct  {
 168             UINT32   Cwmin0:4;       // for AC_BE
 169             UINT32   Cwmin1:4;       // for AC_BK
 170             UINT32   Cwmin2:4;       // for AC_VI
 171             UINT32   Cwmin3:4;       // for AC_VO
 172             UINT32   Rsv:16;
 173         }       field;
 174         UINT32                  word;
 175 }       CWMIN_CSR_STRUC, *PCWMIN_CSR_STRUC;
 176
 177 //
 178 // CWMAX_CSR: CWmin for each EDCA AC
 179 //
 180 #define WMM_CWMAX_CFG   0x021c
 181 typedef union   _CWMAX_CSR_STRUC        {
 182         struct  {
 183             UINT32   Cwmax0:4;       // for AC_BE
 184             UINT32   Cwmax1:4;       // for AC_BK
 185             UINT32   Cwmax2:4;       // for AC_VI
 186             UINT32   Cwmax3:4;       // for AC_VO
 187             UINT32   Rsv:16;
 188         }       field;
 189         UINT32                  word;
 190 }       CWMAX_CSR_STRUC, *PCWMAX_CSR_STRUC;
 191
 192 //
 193 // AC_TXOP_CSR0: AC_BK/AC_BE TXOP register
 194 //
 195 #define WMM_TXOP0_CFG    0x0220
 196 typedef union   _AC_TXOP_CSR0_STRUC     {
 197         struct  {
 198             USHORT  Ac0Txop;        // for AC_BK, in unit of 32us
 199             USHORT  Ac1Txop;        // for AC_BE, in unit of 32us
 200         }       field;
 201         UINT32                  word;
 202 }       AC_TXOP_CSR0_STRUC, *PAC_TXOP_CSR0_STRUC;
 203
 204 //
 205 // AC_TXOP_CSR1: AC_VO/AC_VI TXOP register
 206 //
 207 #define WMM_TXOP1_CFG    0x0224
 208 typedef union   _AC_TXOP_CSR1_STRUC     {
 209         struct  {
 210             USHORT  Ac2Txop;        // for AC_VI, in unit of 32us
 211             USHORT  Ac3Txop;        // for AC_VO, in unit of 32us
 212         }       field;
 213         UINT32                  word;
 214 }       AC_TXOP_CSR1_STRUC, *PAC_TXOP_CSR1_STRUC;
 215
 216 #define RINGREG_DIFF                    0x10
 217 #define GPIO_CTRL_CFG    0x0228 //MAC_CSR13
 218 #define MCU_CMD_CFG    0x022c
 219 #define TX_BASE_PTR0     0x0230 //AC_BK base address
 220 #define TX_MAX_CNT0      0x0234
 221 #define TX_CTX_IDX0       0x0238
 222 #define TX_DTX_IDX0      0x023c
 223 #define TX_BASE_PTR1     0x0240         //AC_BE base address
 224 #define TX_MAX_CNT1      0x0244
 225 #define TX_CTX_IDX1       0x0248
 226 #define TX_DTX_IDX1      0x024c
 227 #define TX_BASE_PTR2     0x0250         //AC_VI base address
 228 #define TX_MAX_CNT2      0x0254
 229 #define TX_CTX_IDX2       0x0258
 230 #define TX_DTX_IDX2      0x025c
 231 #define TX_BASE_PTR3     0x0260         //AC_VO base address
 232 #define TX_MAX_CNT3      0x0264
 233 #define TX_CTX_IDX3       0x0268
 234 #define TX_DTX_IDX3      0x026c
 235 #define TX_BASE_PTR4     0x0270         //HCCA base address
 236 #define TX_MAX_CNT4      0x0274
 237 #define TX_CTX_IDX4       0x0278
 238 #define TX_DTX_IDX4      0x027c
 239 #define TX_BASE_PTR5     0x0280         //MGMT base address
 240 #define  TX_MAX_CNT5     0x0284
 241 #define TX_CTX_IDX5       0x0288
 242 #define TX_DTX_IDX5      0x028c
 243 #define TX_MGMTMAX_CNT      TX_MAX_CNT5
 244 #define TX_MGMTCTX_IDX       TX_CTX_IDX5
 245 #define TX_MGMTDTX_IDX      TX_DTX_IDX5
 246 #define RX_BASE_PTR     0x0290  //RX base address
 247 #define RX_MAX_CNT      0x0294
 248 #define RX_CRX_IDX       0x0298
 249 #define RX_DRX_IDX      0x029c
 250 #define USB_DMA_CFG      0x02a0
 251
 252 typedef union   _USB_DMA_CFG_STRUC      {
 253         struct  {
 254             UINT32  RxBulkAggTOut:8;        //Rx Bulk Aggregation TimeOut  in unit of 33ns
 255             UINT32  RxBulkAggLmt:8;        //Rx Bulk Aggregation Limit  in unit of 256 bytes
 256             UINT32  phyclear:1;                 //phy watch dog enable. write 1
 257             UINT32  rsv:2;
 258             UINT32  TxClear:1;        //Clear USB DMA TX path
 259             UINT32  TxopHalt:1;        //Halt TXOP count down when TX buffer is full.
 260             UINT32  RxBulkAggEn:1;        //Enable Rx Bulk Aggregation
 261             UINT32  RxBulkEn:1;        //Enable USB DMA Rx
 262             UINT32  TxBulkEn:1;        //Enable USB DMA Tx
 263             UINT32  EpoutValid:6;        //OUT endpoint data valid
 264             UINT32  RxBusy:1;        //USB DMA RX FSM busy
 265             UINT32  TxBusy:1;           //USB DMA TX FSM busy
 266         }       field;
 267         UINT32                  word;
 268 }       USB_DMA_CFG_STRUC, *PUSB_DMA_CFG_STRUC;
 269
 270 //
 271 //  3  PBF  registers
 272 //
 273 //
 274 // Most are for debug. Driver doesn't touch PBF register.
 275 #define         PBF_SYS_CTRL     0x0400
 276 #define     PBF_CFG                 0x0408
 277 #define         PBF_MAX_PCNT     0x040C
 278 #define         PBF_CTRL                0x0410
 279 #define         PBF_INT_STA      0x0414
 280 #define         PBF_INT_ENA      0x0418
 281 #define         TXRXQ_PCNT       0x0438
 282 #define         PBF_DBG                  0x043c
 283 #define     PBF_CAP_CTRL     0x0440
 284
 285 //
 286 //  4  MAC  registers
 287 //
 288 //
 289 //  4.1 MAC SYSTEM  configuration registers (offset:0x1000)
 290 //
 291 #define MAC_CSR0            0x1000
 292 typedef union   _ASIC_VER_ID_STRUC      {
 293         struct  {
 294             USHORT  ASICRev;        // reversion  : 0
 295             USHORT  ASICVer;        // version : 2860
 296         }       field;
 297         UINT32                  word;
 298 }       ASIC_VER_ID_STRUC, *PASIC_VER_ID_STRUC;
 299
 300 #define MAC_SYS_CTRL            0x1004          //MAC_CSR1
 301 #define MAC_ADDR_DW0                            0x1008          // MAC ADDR DW0
 302 #define MAC_ADDR_DW1                     0x100c         // MAC ADDR DW1
 303 //
 304 // MAC_CSR2: STA MAC register 0
 305 //
 306 typedef union   _MAC_DW0_STRUC  {
 307         struct  {
 308                 UCHAR           Byte0;          // MAC address byte 0
 309                 UCHAR           Byte1;          // MAC address byte 1
 310                 UCHAR           Byte2;          // MAC address byte 2
 311                 UCHAR           Byte3;          // MAC address byte 3
 312         }       field;
 313         UINT32                  word;
 314 }       MAC_DW0_STRUC, *PMAC_DW0_STRUC;
 315
 316 //
 317 // MAC_CSR3: STA MAC register 1
 318 //
 319 typedef union   _MAC_DW1_STRUC  {
 320         struct  {
 321                 UCHAR           Byte4;          // MAC address byte 4
 322                 UCHAR           Byte5;          // MAC address byte 5
 323                 UCHAR           U2MeMask;
 324                 UCHAR           Rsvd1;
 325         }       field;
 326         UINT32                  word;
 327 }       MAC_DW1_STRUC, *PMAC_DW1_STRUC;
 328
 329 #define MAC_BSSID_DW0                           0x1010          // MAC BSSID DW0
 330 #define MAC_BSSID_DW1                           0x1014          // MAC BSSID DW1
 331
 332 //
 333 // MAC_CSR5: BSSID register 1
 334 //
 335 typedef union   _MAC_CSR5_STRUC {
 336         struct  {
 337                 UCHAR           Byte4;           // BSSID byte 4
 338                 UCHAR           Byte5;           // BSSID byte 5
 339                 USHORT          BssIdMask:2; // 0: one BSSID, 10: 4 BSSID,  01: 2 BSSID , 11: 8BSSID
 340                 USHORT          MBssBcnNum:3;
 341                 USHORT          Rsvd:11;
 342         }       field;
 343         UINT32                  word;
 344 }       MAC_CSR5_STRUC, *PMAC_CSR5_STRUC;
 345
 346 #define MAX_LEN_CFG              0x1018         // rt2860b max 16k bytes. bit12:13 Maximum PSDU length (power factor) 0:2^13, 1:2^14, 2:2^15, 3:2^16
 347 #define BBP_CSR_CFG                     0x101c          //
 348 //
 349 // BBP_CSR_CFG: BBP serial control register
 350 //
 351 typedef union   _BBP_CSR_CFG_STRUC      {
 352         struct  {
 353                 UINT32          Value:8;                        // Register     value to program into BBP
 354                 UINT32          RegNum:8;                       // Selected     BBP     register
 355                 UINT32          fRead:1;                    // 0: Write BBP, 1: Read BBP
 356                 UINT32          Busy:1;                         // 1: ASIC is busy execute BBP programming.
 357                 UINT32          BBP_PAR_DUR:1;               // 0: 4 MAC clock cycles  1: 8 MAC clock cycles
 358                 UINT32          BBP_RW_MODE:1;          // 0: use serial mode  1:parallel
 359                 UINT32          :12;
 360         }       field;
 361         UINT32                  word;
 362 }       BBP_CSR_CFG_STRUC, *PBBP_CSR_CFG_STRUC;
 363
 364 #define RF_CSR_CFG0                     0x1020
 365 //
 366 // RF_CSR_CFG: RF control register
 367 //
 368 typedef union   _RF_CSR_CFG0_STRUC      {
 369         struct  {
 370                 UINT32          RegIdAndContent:24;                     // Register     value to program into BBP
 371                 UINT32          bitwidth:5;                     // Selected     BBP     register
 372                 UINT32          StandbyMode:1;              // 0: high when stand by 1: low when standby
 373                 UINT32          Sel:1;                          // 0:RF_LE0 activate  1:RF_LE1 activate
 374                 UINT32          Busy:1;             // 0: idle 1: 8busy
 375         }       field;
 376         UINT32                  word;
 377 }       RF_CSR_CFG0_STRUC, *PRF_CSR_CFG0_STRUC;
 378
 379 #define RF_CSR_CFG1                     0x1024
 380 typedef union   _RF_CSR_CFG1_STRUC      {
 381         struct  {
 382                 UINT32          RegIdAndContent:24;                     // Register     value to program into BBP
 383                 UINT32          RFGap:5;                        // Gap between BB_CONTROL_RF and RF_LE. 0: 3 system clock cycle (37.5usec) 1: 5 system clock cycle (62.5usec)
 384                 UINT32          rsv:7;              // 0: idle 1: 8busy
 385         }       field;
 386         UINT32                  word;
 387 }       RF_CSR_CFG1_STRUC, *PRF_CSR_CFG1_STRUC;
 388
 389 #define RF_CSR_CFG2                     0x1028          //
 390 typedef union   _RF_CSR_CFG2_STRUC      {
 391         struct  {
 392                 UINT32          RegIdAndContent:24;                     // Register     value to program into BBP
 393                 UINT32          rsv:8;              // 0: idle 1: 8busy
 394         }       field;
 395         UINT32                  word;
 396 }       RF_CSR_CFG2_STRUC, *PRF_CSR_CFG2_STRUC;
 397
 398 #define LED_CFG                         0x102c          //  MAC_CSR14
 399 typedef union   _LED_CFG_STRUC  {
 400         struct  {
 401                 UINT32          OnPeriod:8;                     // blinking on period unit 1ms
 402                 UINT32          OffPeriod:8;                    // blinking off period unit 1ms
 403                 UINT32          SlowBlinkPeriod:6;                      // slow blinking period. unit:1ms
 404                 UINT32          rsv:2;
 405                 UINT32          RLedMode:2;                     // red Led Mode    0: off1: blinking upon TX2: periodic slow blinking3: always on
 406                 UINT32          GLedMode:2;                     // green Led Mode
 407                 UINT32          YLedMode:2;                     // yellow Led Mode
 408                 UINT32          LedPolar:1;                     // Led Polarity.  0: active low1: active high
 409                 UINT32          :1;
 410         }       field;
 411         UINT32                  word;
 412 }       LED_CFG_STRUC, *PLED_CFG_STRUC;
 413
 414 //
 415 //  4.2 MAC TIMING  configuration registers (offset:0x1100)
 416 //
 417 #define XIFS_TIME_CFG             0x1100                 // MAC_CSR8  MAC_CSR9
 418 typedef union   _IFS_SLOT_CFG_STRUC     {
 419         struct  {
 420             UINT32  CckmSifsTime:8;        //  unit 1us. Applied after CCK RX/TX
 421             UINT32  OfdmSifsTime:8;        //  unit 1us. Applied after OFDM RX/TX
 422             UINT32  OfdmXifsTime:4;        //OFDM SIFS. unit 1us. Applied after OFDM RX when MAC doesn't reference BBP signal BBRXEND
 423             UINT32  EIFS:9;        //  unit 1us
 424             UINT32  BBRxendEnable:1;        //  reference RXEND signal to begin XIFS defer
 425             UINT32  rsv:2;
 426         }       field;
 427         UINT32                  word;
 428 }       IFS_SLOT_CFG_STRUC, *PIFS_SLOT_CFG_STRUC;
 429
 430 #define BKOFF_SLOT_CFG             0x1104                //  mac_csr9 last 8 bits
 431 #define NAV_TIME_CFG             0x1108          // NAV  (MAC_CSR15)
 432 #define CH_TIME_CFG             0x110C                  // Count as channel busy
 433 #define PBF_LIFE_TIMER             0x1110                //TX/RX MPDU timestamp timer (free run)Unit: 1us
 434 #define BCN_TIME_CFG             0x1114          // TXRX_CSR9
 435
 436 #define BCN_OFFSET0                             0x042C
 437 #define BCN_OFFSET1                             0x0430
 438
 439 //
 440 // BCN_TIME_CFG : Synchronization control register
 441 //
 442 typedef union   _BCN_TIME_CFG_STRUC     {
 443         struct  {
 444                 UINT32       BeaconInterval:16;  // in unit of 1/16 TU
 445                 UINT32          bTsfTicking:1;          // Enable TSF auto counting
 446                 UINT32          TsfSyncMode:2;          // Enable TSF sync, 00: disable, 01: infra mode, 10: ad-hoc mode
 447         UINT32       bTBTTEnable:1;
 448                 UINT32          bBeaconGen:1;           // Enable beacon generator
 449         UINT32       :3;
 450                 UINT32          TxTimestampCompensate:8;
 451         }       field;
 452         UINT32                  word;
 453 }       BCN_TIME_CFG_STRUC, *PBCN_TIME_CFG_STRUC;
 454
 455 #define TBTT_SYNC_CFG            0x1118                 // txrx_csr10
 456 #define TSF_TIMER_DW0             0x111C                // Local TSF timer lsb 32 bits. Read-only
 457 #define TSF_TIMER_DW1             0x1120                // msb 32 bits. Read-only.
 458 #define TBTT_TIMER              0x1124                  // TImer remains till next TBTT. Read-only.  TXRX_CSR14
 459 #define INT_TIMER_CFG                   0x1128                  //
 460 #define INT_TIMER_EN                    0x112c                  //  GP-timer and pre-tbtt Int enable
 461 #define CH_IDLE_STA                     0x1130                  //  channel idle time
 462 #define CH_BUSY_STA                     0x1134                  //  channle busy time
 463 //
 464 //  4.2 MAC POWER  configuration registers (offset:0x1200)
 465 //
 466 #define MAC_STATUS_CFG             0x1200                // old MAC_CSR12
 467 #define PWR_PIN_CFG             0x1204           // old MAC_CSR12
 468 #define AUTO_WAKEUP_CFG             0x1208               // old MAC_CSR10
 469 //
 470 // AUTO_WAKEUP_CFG: Manual power control / status register
 471 //
 472 typedef union   _AUTO_WAKEUP_STRUC      {
 473         struct  {
 474                 UINT32       AutoLeadTime:8;
 475                 UINT32       NumofSleepingTbtt:7;          // ForceWake has high privilege than PutToSleep when both set
 476                 UINT32          EnableAutoWakeup:1;     // 0:sleep, 1:awake
 477                 UINT32          :16;
 478         }       field;
 479         UINT32                  word;
 480 }       AUTO_WAKEUP_STRUC, *PAUTO_WAKEUP_STRUC;
 481
 482 //
 483 //  4.3 MAC TX  configuration registers (offset:0x1300)
 484 //
 485
 486 #define EDCA_AC0_CFG    0x1300          //AC_TXOP_CSR0 0x3474
 487 #define EDCA_AC1_CFG    0x1304
 488 #define EDCA_AC2_CFG    0x1308
 489 #define EDCA_AC3_CFG    0x130c
 490 typedef union   _EDCA_AC_CFG_STRUC      {
 491         struct  {
 492             UINT32  AcTxop:8;        //  in unit of 32us
 493             UINT32  Aifsn:4;        // # of slot time
 494             UINT32  Cwmin:4;        //
 495             UINT32  Cwmax:4;        //unit power of 2
 496             UINT32  :12;       //
 497         }       field;
 498         UINT32                  word;
 499 }       EDCA_AC_CFG_STRUC, *PEDCA_AC_CFG_STRUC;
 500
 501 #define EDCA_TID_AC_MAP 0x1310
 502 #define TX_PWR_CFG_0    0x1314
 503 #define TX_PWR_CFG_1    0x1318
 504 #define TX_PWR_CFG_2    0x131C
 505 #define TX_PWR_CFG_3    0x1320
 506 #define TX_PWR_CFG_4    0x1324
 507 #define TX_PIN_CFG              0x1328
 508 #define TX_BAND_CFG     0x132c          // 0x1 use upper 20MHz. 0 juse lower 20MHz
 509 #define TX_SW_CFG0              0x1330
 510 #define TX_SW_CFG1              0x1334
 511 #define TX_SW_CFG2              0x1338
 512 #define TXOP_THRES_CFG          0x133c
 513 #define TXOP_CTRL_CFG           0x1340
 514 #define TX_RTS_CFG              0x1344
 515
 516 typedef union   _TX_RTS_CFG_STRUC       {
 517         struct  {
 518             UINT32       AutoRtsRetryLimit:8;
 519             UINT32       RtsThres:16;    // unit:byte
 520             UINT32       RtsFbkEn:1;    // enable rts rate fallback
 521             UINT32       rsv:7;     // 1: HT non-STBC control frame enable
 522         }       field;
 523         UINT32                  word;
 524 }       TX_RTS_CFG_STRUC, *PTX_RTS_CFG_STRUC;
 525
 526 #define TX_TIMEOUT_CFG  0x1348
 527 typedef union   _TX_TIMEOUT_CFG_STRUC   {
 528         struct  {
 529             UINT32       rsv:4;
 530             UINT32       MpduLifeTime:4;    //  expiration time = 2^(9+MPDU LIFE TIME)  us
 531             UINT32       RxAckTimeout:8;        // unit:slot. Used for TX precedure
 532             UINT32       TxopTimeout:8; //TXOP timeout value for TXOP truncation.  It is recommended that (SLOT_TIME) > (TX_OP_TIMEOUT) > (RX_ACK_TIMEOUT)
 533             UINT32       rsv2:8;     // 1: HT non-STBC control frame enable
 534         }       field;
 535         UINT32                  word;
 536 }       TX_TIMEOUT_CFG_STRUC, *PTX_TIMEOUT_CFG_STRUC;
 537
 538 #define TX_RTY_CFG      0x134c
 539 typedef union PACKED _TX_RTY_CFG_STRUC  {
 540         struct  {
 541             UINT32       ShortRtyLimit:8;       //  short retry limit
 542             UINT32       LongRtyLimit:8;        //long retry limit
 543             UINT32       LongRtyThre:12;        // Long retry threshoold
 544             UINT32       NonAggRtyMode:1;       // Non-Aggregate MPDU retry mode.  0:expired by retry limit, 1: expired by mpdu life timer
 545             UINT32       AggRtyMode:1;  // Aggregate MPDU retry mode.  0:expired by retry limit, 1: expired by mpdu life timer
 546             UINT32       TxautoFBEnable:1;    // Tx retry PHY rate auto fallback enable
 547             UINT32       rsv:1;     // 1: HT non-STBC control frame enable
 548         }       field;
 549         UINT32                  word;
 550 }       TX_RTY_CFG_STRUC, *PTX_RTY_CFG_STRUC;
 551
 552 #define TX_LINK_CFG     0x1350
 553 typedef union   PACKED _TX_LINK_CFG_STRUC       {
 554         struct PACKED {
 555             UINT32       RemoteMFBLifeTime:8;   //remote MFB life time. unit : 32us
 556             UINT32       MFBEnable:1;   //  TX apply remote MFB 1:enable
 557             UINT32       RemoteUMFSEnable:1;    //  remote unsolicit  MFB enable.  0: not apply remote remote unsolicit (MFS=7)
 558             UINT32       TxMRQEn:1;     //  MCS request TX enable
 559             UINT32       TxRDGEn:1;     // RDG TX enable
 560             UINT32       TxCFAckEn:1;   //   Piggyback CF-ACK enable
 561             UINT32       rsv:3; //
 562             UINT32       RemotMFB:8;    //  remote MCS feedback
 563             UINT32       RemotMFS:8;    //remote MCS feedback sequence number
 564         }       field;
 565         UINT32                  word;
 566 }       TX_LINK_CFG_STRUC, *PTX_LINK_CFG_STRUC;
 567
 568 #define HT_FBK_CFG0     0x1354
 569 typedef union PACKED _HT_FBK_CFG0_STRUC {
 570         struct  {
 571             UINT32       HTMCS0FBK:4;
 572             UINT32       HTMCS1FBK:4;
 573             UINT32       HTMCS2FBK:4;
 574             UINT32       HTMCS3FBK:4;
 575             UINT32       HTMCS4FBK:4;
 576             UINT32       HTMCS5FBK:4;
 577             UINT32       HTMCS6FBK:4;
 578             UINT32       HTMCS7FBK:4;
 579         }       field;
 580         UINT32                  word;
 581 }       HT_FBK_CFG0_STRUC, *PHT_FBK_CFG0_STRUC;
 582
 583 #define HT_FBK_CFG1     0x1358
 584 typedef union   _HT_FBK_CFG1_STRUC      {
 585         struct  {
 586             UINT32       HTMCS8FBK:4;
 587             UINT32       HTMCS9FBK:4;
 588             UINT32       HTMCS10FBK:4;
 589             UINT32       HTMCS11FBK:4;
 590             UINT32       HTMCS12FBK:4;
 591             UINT32       HTMCS13FBK:4;
 592             UINT32       HTMCS14FBK:4;
 593             UINT32       HTMCS15FBK:4;
 594         }       field;
 595         UINT32                  word;
 596 }       HT_FBK_CFG1_STRUC, *PHT_FBK_CFG1_STRUC;
 597
 598 #define LG_FBK_CFG0     0x135c
 599 typedef union   _LG_FBK_CFG0_STRUC      {
 600         struct  {
 601             UINT32       OFDMMCS0FBK:4; //initial value is 0
 602             UINT32       OFDMMCS1FBK:4; //initial value is 0
 603             UINT32       OFDMMCS2FBK:4; //initial value is 1
 604             UINT32       OFDMMCS3FBK:4; //initial value is 2
 605             UINT32       OFDMMCS4FBK:4; //initial value is 3
 606             UINT32       OFDMMCS5FBK:4; //initial value is 4
 607             UINT32       OFDMMCS6FBK:4; //initial value is 5
 608             UINT32       OFDMMCS7FBK:4; //initial value is 6
 609         }       field;
 610         UINT32                  word;
 611 }       LG_FBK_CFG0_STRUC, *PLG_FBK_CFG0_STRUC;
 612
 613 #define LG_FBK_CFG1             0x1360
 614 typedef union   _LG_FBK_CFG1_STRUC      {
 615         struct  {
 616             UINT32       CCKMCS0FBK:4;  //initial value is 0
 617             UINT32       CCKMCS1FBK:4;  //initial value is 0
 618             UINT32       CCKMCS2FBK:4;  //initial value is 1
 619             UINT32       CCKMCS3FBK:4;  //initial value is 2
 620             UINT32       rsv:16;
 621         }       field;
 622         UINT32                  word;
 623 }       LG_FBK_CFG1_STRUC, *PLG_FBK_CFG1_STRUC;
 624
 625 //=======================================================
 626 //================ Protection Paramater================================
 627 //=======================================================
 628 #define CCK_PROT_CFG    0x1364          //CCK Protection
 629 #define ASIC_SHORTNAV           1
 630 #define ASIC_LONGNAV            2
 631 #define ASIC_RTS                1
 632 #define ASIC_CTS                2
 633 typedef union   _PROT_CFG_STRUC {
 634         struct  {
 635             UINT32       ProtectRate:16;        //Protection control frame rate for CCK TX(RTS/CTS/CFEnd).
 636             UINT32       ProtectCtrl:2; //Protection control frame type for CCK TX. 1:RTS/CTS, 2:CTS-to-self, 0:None, 3:rsv
 637             UINT32       ProtectNav:2;  //TXOP protection type for CCK TX. 0:None, 1:ShortNAVprotect,  2:LongNAVProtect, 3:rsv
 638             UINT32       TxopAllowCck:1;        //CCK TXOP allowance.0:disallow.
 639             UINT32       TxopAllowOfdm:1;       //CCK TXOP allowance.0:disallow.
 640             UINT32       TxopAllowMM20:1;       //CCK TXOP allowance. 0:disallow.
 641             UINT32       TxopAllowMM40:1;       //CCK TXOP allowance.0:disallow.
 642             UINT32       TxopAllowGF20:1;       //CCK TXOP allowance.0:disallow.
 643             UINT32       TxopAllowGF40:1;       //CCK TXOP allowance.0:disallow.
 644             UINT32       RTSThEn:1;     //RTS threshold enable on CCK TX
 645             UINT32       rsv:5;
 646         }       field;
 647         UINT32                  word;
 648 }       PROT_CFG_STRUC, *PPROT_CFG_STRUC;
 649
 650 #define OFDM_PROT_CFG   0x1368          //OFDM Protection
 651 #define MM20_PROT_CFG   0x136C          //MM20 Protection
 652 #define MM40_PROT_CFG   0x1370          //MM40 Protection
 653 #define GF20_PROT_CFG   0x1374          //GF20 Protection
 654 #define GF40_PROT_CFG   0x1378          //GR40 Protection
 655 #define EXP_CTS_TIME    0x137C          //
 656 #define EXP_ACK_TIME    0x1380          //
 657
 658 //
 659 //  4.4 MAC RX configuration registers (offset:0x1400)
 660 //
 661 #define RX_FILTR_CFG    0x1400                  //TXRX_CSR0
 662 #define AUTO_RSP_CFG    0x1404                  //TXRX_CSR4
 663 //
 664 // TXRX_CSR4: Auto-Responder/
 665 //
 666 typedef union _AUTO_RSP_CFG_STRUC {
 667  struct {
 668      UINT32       AutoResponderEnable:1;
 669      UINT32       BACAckPolicyEnable:1;    // 0:long, 1:short preamble
 670      UINT32       CTS40MMode:1;  // Response CTS 40MHz duplicate mode
 671      UINT32       CTS40MRef:1;  // Response CTS 40MHz duplicate mode
 672      UINT32       AutoResponderPreamble:1;    // 0:long, 1:short preamble
 673      UINT32       rsv:1;   // Power bit value in conrtrol frame
 674      UINT32       DualCTSEn:1;   // Power bit value in conrtrol frame
 675      UINT32       AckCtsPsmBit:1;   // Power bit value in conrtrol frame
 676      UINT32        :24;
 677  } field;
 678  UINT32   word;
 679 } AUTO_RSP_CFG_STRUC, *PAUTO_RSP_CFG_STRUC;
 680
 681 #define LEGACY_BASIC_RATE       0x1408  //  TXRX_CSR5           0x3054
 682 #define HT_BASIC_RATE           0x140c
 683 #define HT_CTRL_CFG             0x1410
 684 #define SIFS_COST_CFG           0x1414
 685 #define RX_PARSER_CFG           0x1418  //Set NAV for all received frames
 686
 687 //
 688 //  4.5 MAC Security configuration (offset:0x1500)
 689 //
 690 #define TX_SEC_CNT0             0x1500          //
 691 #define RX_SEC_CNT0             0x1504          //
 692 #define CCMP_FC_MUTE            0x1508          //
 693 //
 694 //  4.6 HCCA/PSMP (offset:0x1600)
 695 //
 696 #define TXOP_HLDR_ADDR0         0x1600
 697 #define TXOP_HLDR_ADDR1         0x1604
 698 #define TXOP_HLDR_ET            0x1608
 699 #define QOS_CFPOLL_RA_DW0               0x160c
 700 #define QOS_CFPOLL_A1_DW1               0x1610
 701 #define QOS_CFPOLL_QC           0x1614
 702 //
 703 //  4.7 MAC Statistis registers (offset:0x1700)
 704 //
 705 #define RX_STA_CNT0             0x1700          //
 706 #define RX_STA_CNT1             0x1704          //
 707 #define RX_STA_CNT2             0x1708          //
 708
 709 //
 710 // RX_STA_CNT0_STRUC: RX PLCP error count & RX CRC error count
 711 //
 712 typedef union   _RX_STA_CNT0_STRUC      {
 713         struct  {
 714             USHORT  CrcErr;
 715             USHORT  PhyErr;
 716         }       field;
 717         UINT32                  word;
 718 }       RX_STA_CNT0_STRUC, *PRX_STA_CNT0_STRUC;
 719
 720 //
 721 // RX_STA_CNT1_STRUC: RX False CCA count & RX LONG frame count
 722 //
 723 typedef union   _RX_STA_CNT1_STRUC      {
 724         struct  {
 725             USHORT  FalseCca;
 726             USHORT  PlcpErr;
 727         }       field;
 728         UINT32                  word;
 729 }       RX_STA_CNT1_STRUC, *PRX_STA_CNT1_STRUC;
 730
 731 //
 732 // RX_STA_CNT2_STRUC:
 733 //
 734 typedef union   _RX_STA_CNT2_STRUC      {
 735         struct  {
 736             USHORT  RxDupliCount;
 737             USHORT  RxFifoOverflowCount;
 738         }       field;
 739         UINT32                  word;
 740 }       RX_STA_CNT2_STRUC, *PRX_STA_CNT2_STRUC;
 741
 742 #define TX_STA_CNT0             0x170C          //
 743 //
 744 // STA_CSR3: TX Beacon count
 745 //
 746 typedef union   _TX_STA_CNT0_STRUC      {
 747         struct  {
 748             USHORT  TxFailCount;
 749             USHORT  TxBeaconCount;
 750         }       field;
 751         UINT32                  word;
 752 }       TX_STA_CNT0_STRUC, *PTX_STA_CNT0_STRUC;
 753
 754 #define TX_STA_CNT1             0x1710          //
 755 //
 756 // TX_STA_CNT1: TX tx count
 757 //
 758 typedef union   _TX_STA_CNT1_STRUC      {
 759         struct  {
 760             USHORT  TxSuccess;
 761             USHORT  TxRetransmit;
 762         }       field;
 763         UINT32                  word;
 764 }       TX_STA_CNT1_STRUC, *PTX_STA_CNT1_STRUC;
 765
 766 #define TX_STA_CNT2             0x1714          //
 767 //
 768 // TX_STA_CNT2: TX tx count
 769 //
 770 typedef union   _TX_STA_CNT2_STRUC      {
 771         struct  {
 772             USHORT  TxZeroLenCount;
 773             USHORT  TxUnderFlowCount;
 774         }       field;
 775         UINT32                  word;
 776 }       TX_STA_CNT2_STRUC, *PTX_STA_CNT2_STRUC;
 777
 778 #define TX_STA_FIFO             0x1718          //
 779 //
 780 // TX_STA_FIFO_STRUC: TX Result for specific PID status fifo register
 781 //
 782 typedef union PACKED _TX_STA_FIFO_STRUC {
 783         struct  {
 784                 UINT32          bValid:1;   // 1:This register contains a valid TX result
 785                 UINT32          PidType:4;
 786                 UINT32          TxSuccess:1;   // Tx No retry success
 787                 UINT32          TxAggre:1;    // Tx Retry Success
 788                 UINT32          TxAckRequired:1;    // Tx fail
 789                 UINT32          wcid:8;         //wireless client index
 790 //              UINT32          SuccessRate:16; //include MCS, mode ,shortGI, BW settingSame format as TXWI Word 0 Bit 31-16.
 791                 UINT32          SuccessRate:13; //include MCS, mode ,shortGI, BW settingSame format as TXWI Word 0 Bit 31-16.
 792                 UINT32          TxBF:1;
 793                 UINT32          Reserve:2;
 794         }       field;
 795         UINT32                  word;
 796 }       TX_STA_FIFO_STRUC, *PTX_STA_FIFO_STRUC;
 797
 798 // Debug counter
 799 #define TX_AGG_CNT      0x171c
 800 typedef union   _TX_AGG_CNT_STRUC       {
 801         struct  {
 802             USHORT  NonAggTxCount;
 803             USHORT  AggTxCount;
 804         }       field;
 805         UINT32                  word;
 806 }       TX_AGG_CNT_STRUC, *PTX_AGG_CNT_STRUC;
 807
 808 // Debug counter
 809 #define TX_AGG_CNT0     0x1720
 810 typedef union   _TX_AGG_CNT0_STRUC      {
 811         struct  {
 812             USHORT  AggSize1Count;
 813             USHORT  AggSize2Count;
 814         }       field;
 815         UINT32                  word;
 816 }       TX_AGG_CNT0_STRUC, *PTX_AGG_CNT0_STRUC;
 817
 818 // Debug counter
 819 #define TX_AGG_CNT1     0x1724
 820 typedef union   _TX_AGG_CNT1_STRUC      {
 821         struct  {
 822             USHORT  AggSize3Count;
 823             USHORT  AggSize4Count;
 824         }       field;
 825         UINT32                  word;
 826 }       TX_AGG_CNT1_STRUC, *PTX_AGG_CNT1_STRUC;
 827
 828 #define TX_AGG_CNT2     0x1728
 829 typedef union   _TX_AGG_CNT2_STRUC      {
 830         struct  {
 831             USHORT  AggSize5Count;
 832             USHORT  AggSize6Count;
 833         }       field;
 834         UINT32                  word;
 835 }       TX_AGG_CNT2_STRUC, *PTX_AGG_CNT2_STRUC;
 836
 837 // Debug counter
 838 #define TX_AGG_CNT3     0x172c
 839 typedef union   _TX_AGG_CNT3_STRUC      {
 840         struct  {
 841             USHORT  AggSize7Count;
 842             USHORT  AggSize8Count;
 843         }       field;
 844         UINT32                  word;
 845 }       TX_AGG_CNT3_STRUC, *PTX_AGG_CNT3_STRUC;
 846
 847 // Debug counter
 848 #define TX_AGG_CNT4     0x1730
 849 typedef union   _TX_AGG_CNT4_STRUC      {
 850         struct  {
 851             USHORT  AggSize9Count;
 852             USHORT  AggSize10Count;
 853         }       field;
 854         UINT32                  word;
 855 }       TX_AGG_CNT4_STRUC, *PTX_AGG_CNT4_STRUC;
 856
 857 #define TX_AGG_CNT5     0x1734
 858 typedef union   _TX_AGG_CNT5_STRUC      {
 859         struct  {
 860             USHORT  AggSize11Count;
 861             USHORT  AggSize12Count;
 862         }       field;
 863         UINT32                  word;
 864 }       TX_AGG_CNT5_STRUC, *PTX_AGG_CNT5_STRUC;
 865
 866 #define TX_AGG_CNT6             0x1738
 867 typedef union   _TX_AGG_CNT6_STRUC      {
 868         struct  {
 869             USHORT  AggSize13Count;
 870             USHORT  AggSize14Count;
 871         }       field;
 872         UINT32                  word;
 873 }       TX_AGG_CNT6_STRUC, *PTX_AGG_CNT6_STRUC;
 874
 875 #define TX_AGG_CNT7             0x173c
 876 typedef union   _TX_AGG_CNT7_STRUC      {
 877         struct  {
 878             USHORT  AggSize15Count;
 879             USHORT  AggSize16Count;
 880         }       field;
 881         UINT32                  word;
 882 }       TX_AGG_CNT7_STRUC, *PTX_AGG_CNT7_STRUC;
 883
 884 #define MPDU_DENSITY_CNT                0x1740
 885 typedef union   _MPDU_DEN_CNT_STRUC     {
 886         struct  {
 887             USHORT  TXZeroDelCount;     //TX zero length delimiter count
 888             USHORT  RXZeroDelCount;     //RX zero length delimiter count
 889         }       field;
 890         UINT32                  word;
 891 }       MPDU_DEN_CNT_STRUC, *PMPDU_DEN_CNT_STRUC;
 892
 893 //
 894 // TXRX control registers - base address 0x3000
 895 //
 896 // rt2860b  UNKNOWN reg use R/O Reg Addr 0x77d0 first..
 897 #define TXRX_CSR1           0x77d0
 898
 899 //
 900 // Security key table memory, base address = 0x1000
 901 //
 902 #define MAC_WCID_BASE           0x1800 //8-bytes(use only 6-bytes) * 256 entry =
 903 #define HW_WCID_ENTRY_SIZE   8
 904 #define PAIRWISE_KEY_TABLE_BASE     0x4000      // 32-byte * 256-entry =  -byte
 905 #define HW_KEY_ENTRY_SIZE           0x20
 906 #define PAIRWISE_IVEIV_TABLE_BASE     0x6000      // 8-byte * 256-entry =  -byte
 907 #define MAC_IVEIV_TABLE_BASE     0x6000      // 8-byte * 256-entry =  -byte
 908 #define HW_IVEIV_ENTRY_SIZE   8
 909 #define MAC_WCID_ATTRIBUTE_BASE     0x6800      // 4-byte * 256-entry =  -byte
 910 #define HW_WCID_ATTRI_SIZE   4
 911 #define WCID_RESERVED                   0x6bfc
 912 #define SHARED_KEY_TABLE_BASE       0x6c00      // 32-byte * 16-entry = 512-byte
 913 #define SHARED_KEY_MODE_BASE       0x7000      // 32-byte * 16-entry = 512-byte
 914 #define HW_SHARED_KEY_MODE_SIZE   4
 915 #define SHAREDKEYTABLE                  0
 916 #define PAIRWISEKEYTABLE                        1
 917
 918 typedef union   _SHAREDKEY_MODE_STRUC   {
 919         struct  {
 920                 UINT32       Bss0Key0CipherAlg:3;
 921                 UINT32       :1;
 922                 UINT32       Bss0Key1CipherAlg:3;
 923                 UINT32       :1;
 924                 UINT32       Bss0Key2CipherAlg:3;
 925                 UINT32       :1;
 926                 UINT32       Bss0Key3CipherAlg:3;
 927                 UINT32       :1;
 928                 UINT32       Bss1Key0CipherAlg:3;
 929                 UINT32       :1;
 930                 UINT32       Bss1Key1CipherAlg:3;
 931                 UINT32       :1;
 932                 UINT32       Bss1Key2CipherAlg:3;
 933                 UINT32       :1;
 934                 UINT32       Bss1Key3CipherAlg:3;
 935                 UINT32       :1;
 936         }       field;
 937         UINT32                  word;
 938 }       SHAREDKEY_MODE_STRUC, *PSHAREDKEY_MODE_STRUC;
 939
 940 // 64-entry for pairwise key table
 941 typedef struct _HW_WCID_ENTRY {  // 8-byte per entry
 942     UCHAR   Address[6];
 943     UCHAR   Rsv[2];
 944 } HW_WCID_ENTRY, PHW_WCID_ENTRY;
 945
 946
 947
 948 //
 949 // Other on-chip shared memory space, base = 0x2000
 950 //
 951
 952 // CIS space - base address = 0x2000
 953 #define HW_CIS_BASE             0x2000
 954
 955 // Carrier-sense CTS frame base address. It's where mac stores carrier-sense frame for carrier-sense function.
 956 #define HW_CS_CTS_BASE                  0x7700
 957 // DFS CTS frame base address. It's where mac stores CTS frame for DFS.
 958 #define HW_DFS_CTS_BASE                 0x7780
 959 #define HW_CTS_FRAME_SIZE               0x80
 960
 961 // 2004-11-08 john - since NULL frame won't be that long (256 byte). We steal 16 tail bytes
 962 // to save debugging settings
 963 #define HW_DEBUG_SETTING_BASE   0x77f0  // 0x77f0~0x77ff total 16 bytes
 964 #define HW_DEBUG_SETTING_BASE2   0x7770  // 0x77f0~0x77ff total 16 bytes
 965
 966 // In order to support maximum 8 MBSS and its maximum length is 512 for each beacon
 967 // Three section discontinue memory segments will be used.
 968 // 1. The original region for BCN 0~3
 969 // 2. Extract memory from FCE table for BCN 4~5
 970 // 3. Extract memory from Pair-wise key table for BCN 6~7
 971 //        It occupied those memory of wcid 238~253 for BCN 6
 972 //                                                    and wcid 222~237 for BCN 7
 973 #define HW_BEACON_MAX_SIZE      0x1000 /* unit: byte */
 974 #define HW_BEACON_BASE0         0x7800
 975 #define HW_BEACON_BASE1         0x7A00
 976 #define HW_BEACON_BASE2         0x7C00
 977 #define HW_BEACON_BASE3         0x7E00
 978 #define HW_BEACON_BASE4         0x7200
 979 #define HW_BEACON_BASE5         0x7400
 980 #define HW_BEACON_BASE6         0x5DC0
 981 #define HW_BEACON_BASE7         0x5BC0
 982
 983 #define HW_BEACON_MAX_COUNT     8
 984 #define HW_BEACON_OFFSET                0x0200
 985 #define HW_BEACON_CONTENT_LEN   (HW_BEACON_OFFSET - TXWI_SIZE)
 986
 987 // HOST-MCU shared memory - base address = 0x2100
 988 #define HOST_CMD_CSR            0x404
 989 #define H2M_MAILBOX_CSR         0x7010
 990 #define H2M_MAILBOX_CID         0x7014
 991 #define H2M_MAILBOX_STATUS      0x701c
 992 #define H2M_INT_SRC             0x7024
 993 #define H2M_BBP_AGENT           0x7028
 994 #define M2H_CMD_DONE_CSR        0x000c
 995 #define MCU_TXOP_ARRAY_BASE     0x000c   // TODO: to be provided by Albert
 996 #define MCU_TXOP_ENTRY_SIZE     32       // TODO: to be provided by Albert
 997 #define MAX_NUM_OF_TXOP_ENTRY   16       // TODO: must be same with 8051 firmware
 998 #define MCU_MBOX_VERSION        0x01     // TODO: to be confirmed by Albert
 999 #define MCU_MBOX_VERSION_OFFSET 5        // TODO: to be provided by Albert
1000
1001 //
1002 // Host DMA registers - base address 0x200 .  TX0-3=EDCAQid0-3, TX4=HCCA, TX5=MGMT,
1003 //
1004 //
1005 //  DMA RING DESCRIPTOR
1006 //
1007 #define E2PROM_CSR          0x0004
1008 #define IO_CNTL_CSR         0x77d0
1009
1010 #ifdef RT2870
1011 // 8051 firmware image for usb - use last-half base address = 0x3000
1012 #define FIRMWARE_IMAGE_BASE     0x3000
1013 #define MAX_FIRMWARE_IMAGE_SIZE 0x1000    // 4kbyte
1014 #endif // RT2870 //
1015
1016 // ================================================================
1017 // Tx / Rx / Mgmt ring descriptor definition
1018 // ================================================================
1019
1020 // the following PID values are used to mark outgoing frame type in TXD->PID so that
1021 // proper TX statistics can be collected based on these categories
1022 // b3-2 of PID field -
1023 #define PID_MGMT                        0x05
1024 #define PID_BEACON                      0x0c
1025 #define PID_DATA_NORMALUCAST            0x02
1026 #define PID_DATA_AMPDU          0x04
1027 #define PID_DATA_NO_ACK         0x08
1028 #define PID_DATA_NOT_NORM_ACK           0x03
1029
1030 // value domain of pTxD->HostQId (4-bit: 0~15)
1031 #define QID_AC_BK               1   // meet ACI definition in 802.11e
1032 #define QID_AC_BE               0   // meet ACI definition in 802.11e
1033 #define QID_AC_VI               2
1034 #define QID_AC_VO               3
1035 #define QID_HCCA                4
1036 #define NUM_OF_TX_RING          5
1037 #define QID_MGMT                13
1038 #define QID_RX                  14
1039 #define QID_OTHER               15
1040
1041
1042 // ------------------------------------------------------
1043 // BBP & RF     definition
1044 // ------------------------------------------------------
1045 #define BUSY                            1
1046 #define IDLE                            0
1047
1048 #define RF_R00                                      0
1049 #define RF_R01                                      1
1050 #define RF_R02                                      2
1051 #define RF_R03                                      3
1052 #define RF_R04                                      4
1053 #define RF_R05                                      5
1054 #define RF_R06                                      6
1055 #define RF_R07                                      7
1056 #define RF_R08                                      8
1057 #define RF_R09                                      9
1058 #define RF_R10                                      10
1059 #define RF_R11                                      11
1060 #define RF_R12                                      12
1061 #define RF_R13                                      13
1062 #define RF_R14                                      14
1063 #define RF_R15                                      15
1064 #define RF_R16                                      16
1065 #define RF_R17                                      17
1066 #define RF_R18                                      18
1067 #define RF_R19                                      19
1068 #define RF_R20                                      20
1069 #define RF_R21                                      21
1070 #define RF_R22                                      22
1071 #define RF_R23                                      23
1072 #define RF_R24                                      24
1073 #define RF_R25                                      25
1074 #define RF_R26                                      26
1075 #define RF_R27                                      27
1076 #define RF_R28                                      28
1077 #define RF_R29                                      29
1078 #define RF_R30                                      30
1079 #define RF_R31                                      31
1080
1081 #define BBP_R0                                      0  // version
1082 #define BBP_R1                                  1  // TSSI
1083 #define BBP_R2                                  2  // TX configure
1084 #define BBP_R3                      3
1085 #define BBP_R4                      4
1086 #define BBP_R5                      5
1087 #define BBP_R6                      6
1088 #define BBP_R14                             14 // RX configure
1089 #define BBP_R16                     16
1090 #define BBP_R17                     17 // RX sensibility
1091 #define BBP_R18                     18
1092 #define BBP_R21                     21
1093 #define BBP_R22                     22
1094 #define BBP_R24                     24
1095 #define BBP_R25                     25
1096 #define BBP_R49                     49 //TSSI
1097 #define BBP_R50                     50
1098 #define BBP_R51                     51
1099 #define BBP_R52                     52
1100 #define BBP_R55                     55
1101 #define BBP_R62                     62 // Rx SQ0 Threshold HIGH
1102 #define BBP_R63                     63
1103 #define BBP_R64                     64
1104 #define BBP_R65                     65
1105 #define BBP_R66                     66
1106 #define BBP_R67                     67
1107 #define BBP_R68                     68
1108 #define BBP_R69                     69
1109 #define BBP_R70                     70 // Rx AGC SQ CCK Xcorr threshold
1110 #define BBP_R73                     73
1111 #define BBP_R75                                         75
1112 #define BBP_R77                     77
1113 #define BBP_R81                     81
1114 #define BBP_R82                     82
1115 #define BBP_R83                     83
1116 #define BBP_R84                     84
1117 #define BBP_R86                                         86
1118 #define BBP_R91                                         91
1119 #define BBP_R92                                         92
1120 #define BBP_R94                     94 // Tx Gain Control
1121 #define BBP_R103                    103
1122 #define BBP_R105                    105
1123 #define BBP_R113                    113
1124 #define BBP_R114                    114
1125 #define BBP_R115                    115
1126 #define BBP_R116                    116
1127 #define BBP_R117                    117
1128 #define BBP_R118                    118
1129 #define BBP_R119                    119
1130 #define BBP_R120                    120
1131 #define BBP_R121                    121
1132 #define BBP_R122                    122
1133 #define BBP_R123                    123
1134
1135
1136 #define BBPR94_DEFAULT              0x06 // Add 1 value will gain 1db
1137
1138 #define RSSI_FOR_VERY_LOW_SENSIBILITY -35
1139 #define RSSI_FOR_LOW_SENSIBILITY      -58
1140 #define RSSI_FOR_MID_LOW_SENSIBILITY  -80
1141 #define RSSI_FOR_MID_SENSIBILITY      -90
1142
1143 //-------------------------------------------------------------------------
1144 // EEPROM definition
1145 //-------------------------------------------------------------------------
1146 #define EEDO                        0x08
1147 #define EEDI                        0x04
1148 #define EECS                        0x02
1149 #define EESK                        0x01
1150 #define EERL                        0x80
1151
1152 #define EEPROM_WRITE_OPCODE         0x05
1153 #define EEPROM_READ_OPCODE          0x06
1154 #define EEPROM_EWDS_OPCODE          0x10
1155 #define EEPROM_EWEN_OPCODE          0x13
1156
1157 #define NUM_EEPROM_BBP_PARMS            19                      // Include NIC Config 0, 1, CR, TX ALC step, BBPs
1158 #define NUM_EEPROM_TX_G_PARMS           7
1159 #define EEPROM_NIC1_OFFSET          0x34                // The address is from NIC config 0, not BBP register ID
1160 #define EEPROM_NIC2_OFFSET          0x36                // The address is from NIC config 0, not BBP register ID
1161 #define EEPROM_BBP_BASE_OFFSET          0xf0            // The address is from NIC config 0, not BBP register ID
1162 #define EEPROM_G_TX_PWR_OFFSET          0x52
1163 #define EEPROM_G_TX2_PWR_OFFSET         0x60
1164 #define EEPROM_LED1_OFFSET                      0x3c
1165 #define EEPROM_LED2_OFFSET                      0x3e
1166 #define EEPROM_LED3_OFFSET                      0x40
1167 #define EEPROM_LNA_OFFSET                       0x44
1168 #define EEPROM_RSSI_BG_OFFSET           0x46
1169 #define EEPROM_RSSI_A_OFFSET            0x4a
1170 #define EEPROM_DEFINE_MAX_TXPWR         0x4e
1171 #define EEPROM_TXPOWER_BYRATE_20MHZ_2_4G        0xde    // 20MHZ 2.4G tx power.
1172 #define EEPROM_TXPOWER_BYRATE_40MHZ_2_4G        0xee    // 40MHZ 2.4G tx power.
1173 #define EEPROM_TXPOWER_BYRATE_20MHZ_5G          0xfa    // 20MHZ 5G tx power.
1174 #define EEPROM_TXPOWER_BYRATE_40MHZ_5G          0x10a   // 40MHZ 5G tx power.
1175 #define EEPROM_A_TX_PWR_OFFSET      0x78
1176 #define EEPROM_A_TX2_PWR_OFFSET      0xa6
1177 #define EEPROM_VERSION_OFFSET       0x02
1178 #define EEPROM_FREQ_OFFSET                      0x3a
1179 #define EEPROM_TXPOWER_BYRATE   0xde    // 20MHZ power.
1180 #define EEPROM_TXPOWER_DELTA            0x50    // 20MHZ AND 40 MHZ use different power. This is delta in 40MHZ.
1181 #define VALID_EEPROM_VERSION        1
1182
1183 // PairKeyMode definition
1184 #define PKMODE_NONE                 0
1185 #define PKMODE_WEP64                1
1186 #define PKMODE_WEP128               2
1187 #define PKMODE_TKIP                 3
1188 #define PKMODE_AES                  4
1189 #define PKMODE_CKIP64               5
1190 #define PKMODE_CKIP128              6
1191 #define PKMODE_TKIP_NO_MIC          7       // MIC appended by driver: not a valid value in hardware key table
1192
1193 // =================================================================================
1194 // WCID  format
1195 // =================================================================================
1196 //7.1   WCID  ENTRY  format  : 8bytes
1197 typedef struct  _WCID_ENTRY_STRUC {
1198         UCHAR           RXBABitmap7;    // bit0 for TID8, bit7 for TID 15
1199         UCHAR           RXBABitmap0;    // bit0 for TID0, bit7 for TID 7
1200         UCHAR           MAC[6]; // 0 for shared key table.  1 for pairwise key table
1201 }       WCID_ENTRY_STRUC, *PWCID_ENTRY_STRUC;
1202
1203 //8.1.1 SECURITY  KEY  format  : 8DW
1204 // 32-byte per entry, total 16-entry for shared key table, 64-entry for pairwise key table
1205 typedef struct _HW_KEY_ENTRY {          // 32-byte per entry
1206     UCHAR   Key[16];
1207     UCHAR   TxMic[8];
1208     UCHAR   RxMic[8];
1209 } HW_KEY_ENTRY, *PHW_KEY_ENTRY;
1210
1211 //8.1.2 IV/EIV  format  : 2DW
1212
1213 //8.1.3 RX attribute entry format  : 1DW
1214 typedef struct  _MAC_ATTRIBUTE_STRUC {
1215         UINT32          KeyTab:1;       // 0 for shared key table.  1 for pairwise key table
1216         UINT32          PairKeyMode:3;
1217         UINT32          BSSIDIdx:3; //multipleBSS index for the WCID
1218         UINT32          RXWIUDF:3;
1219         UINT32          rsv:22;
1220 }       MAC_ATTRIBUTE_STRUC, *PMAC_ATTRIBUTE_STRUC;
1221
1222 // =================================================================================
1223 // TX / RX ring descriptor format
1224 // =================================================================================
1225
1226 // the first 24-byte in TXD is called TXINFO and will be DMAed to MAC block through TXFIFO.
1227 // MAC block use this TXINFO to control the transmission behavior of this frame.
1228 #define FIFO_MGMT                 0
1229 #define FIFO_HCCA                 1
1230 #define FIFO_EDCA                 2
1231
1232 //
1233 // TX descriptor format, Tx     ring, Mgmt Ring
1234 //
1235 typedef struct  PACKED _TXD_STRUC {
1236         // Word 0
1237         UINT32          SDPtr0;
1238         // Word 1
1239         UINT32          SDLen1:14;
1240         UINT32          LastSec1:1;
1241         UINT32          Burst:1;
1242         UINT32          SDLen0:14;
1243         UINT32          LastSec0:1;
1244         UINT32          DMADONE:1;
1245         //Word2
1246         UINT32          SDPtr1;
1247         //Word3
1248         UINT32          rsv2:24;
1249         UINT32          WIV:1;  // Wireless Info Valid. 1 if Driver already fill WI,  o if DMA needs to copy WI to correctposition
1250         UINT32          QSEL:2; // select on-chip FIFO ID for 2nd-stage output scheduler.0:MGMT, 1:HCCA 2:EDCA
1251         UINT32          rsv:2;
1252         UINT32          TCO:1;  //
1253         UINT32          UCO:1;  //
1254         UINT32          ICO:1;  //
1255 }       TXD_STRUC, *PTXD_STRUC;
1256
1257 //
1258 // TXD Wireless Information format for Tx ring and Mgmt Ring
1259 //
1260 //txop : for txop mode
1261 // 0:txop for the MPDU frame will be handles by ASIC by register
1262 // 1/2/3:the MPDU frame is send after PIFS/backoff/SIFS
1263 typedef struct  PACKED _TXWI_STRUC {
1264         // Word 0
1265         UINT32          FRAG:1;         // 1 to inform TKIP engine this is a fragment.
1266         UINT32          MIMOps:1;       // the remote peer is in dynamic MIMO-PS mode
1267         UINT32          CFACK:1;
1268         UINT32          TS:1;
1269
1270         UINT32          AMPDU:1;
1271         UINT32          MpduDensity:3;
1272         UINT32          txop:2; //FOR "THIS" frame. 0:HT TXOP rule , 1:PIFS TX ,2:Backoff, 3:sifs only when previous frame exchange is successful.
1273         UINT32          rsv:6;
1274
1275         UINT32          MCS:7;
1276         UINT32          BW:1;   //channel bandwidth 20MHz or 40 MHz
1277         UINT32          ShortGI:1;
1278         UINT32          STBC:2; // 1: STBC support MCS =0-7,   2,3 : RESERVE
1279         UINT32          Ifs:1;  //
1280         UINT32          rsv2:1;
1281         UINT32          TxBF:1; // 3*3
1282         UINT32          PHYMODE:2;
1283         // Word 1
1284         UINT32          ACK:1;
1285         UINT32          NSEQ:1;
1286         UINT32          BAWinSize:6;
1287         UINT32          WirelessCliID:8;
1288         UINT32          MPDUtotalByteCount:12;
1289         UINT32          PacketId:4;
1290         //Word2
1291         UINT32          IV;
1292         //Word3
1293         UINT32          EIV;
1294 }       TXWI_STRUC, *PTXWI_STRUC;
1295
1296 //
1297 // Rx descriptor format, Rx     Ring
1298 //
1299 //
1300 // RXWI wireless information format, in PBF. invisible in driver.
1301 //
1302 typedef struct  PACKED _RXWI_STRUC {
1303         // Word 0
1304         UINT32          WirelessCliID:8;
1305         UINT32          KeyIndex:2;
1306         UINT32          BSSID:3;
1307         UINT32          UDF:3;
1308         UINT32          MPDUtotalByteCount:12;
1309         UINT32          TID:4;
1310         // Word 1
1311         UINT32          FRAG:4;
1312         UINT32          SEQUENCE:12;
1313         UINT32          MCS:7;
1314         UINT32          BW:1;
1315         UINT32          ShortGI:1;
1316         UINT32          STBC:2;
1317         UINT32          rsv:3;
1318         UINT32          PHYMODE:2;              // 1: this RX frame is unicast to me
1319         //Word2
1320         UINT32          RSSI0:8;
1321         UINT32          RSSI1:8;
1322         UINT32          RSSI2:8;
1323         UINT32          rsv1:8;
1324         //Word3
1325         UINT32          SNR0:8;
1326         UINT32          SNR1:8;
1327         UINT32          rsv2:16;
1328 }       RXWI_STRUC, *PRXWI_STRUC;
1329
1330 // =================================================================================
1331 // HOST-MCU communication data structure
1332 // =================================================================================
1333
1334 //
1335 // H2M_MAILBOX_CSR: Host-to-MCU Mailbox
1336 //
1337 typedef union  _H2M_MAILBOX_STRUC {
1338     struct {
1339         UINT32       LowByte:8;
1340         UINT32       HighByte:8;
1341         UINT32       CmdToken:8;
1342         UINT32       Owner:8;
1343     }   field;
1344     UINT32           word;
1345 } H2M_MAILBOX_STRUC, *PH2M_MAILBOX_STRUC;
1346
1347 //
1348 // M2H_CMD_DONE_CSR: MCU-to-Host command complete indication
1349 //
1350 typedef union _M2H_CMD_DONE_STRUC {
1351     struct  {
1352         UINT32       CmdToken0;
1353         UINT32       CmdToken1;
1354         UINT32       CmdToken2;
1355         UINT32       CmdToken3;
1356     } field;
1357     UINT32           word;
1358 } M2H_CMD_DONE_STRUC, *PM2H_CMD_DONE_STRUC;
1359
1360 //
1361 // MCU_LEDCS: MCU LED Control Setting.
1362 //
1363 typedef union  _MCU_LEDCS_STRUC {
1364         struct  {
1365                 UCHAR           LedMode:7;
1366                 UCHAR           Polarity:1;
1367         } field;
1368         UCHAR                   word;
1369 } MCU_LEDCS_STRUC, *PMCU_LEDCS_STRUC;
1370
1371 // =================================================================================
1372 // Register format
1373 // =================================================================================
1374
1375
1376
1377 //NAV_TIME_CFG :NAV
1378 typedef union   _NAV_TIME_CFG_STRUC     {
1379         struct  {
1380                 UCHAR           Sifs;               // in unit of 1-us
1381                 UCHAR       SlotTime;    // in unit of 1-us
1382                 USHORT          Eifs:9;               // in unit of 1-us
1383                 USHORT          ZeroSifs:1;               // Applied zero SIFS timer after OFDM RX 0: disable
1384                 USHORT          rsv:6;
1385         }       field;
1386         UINT32                  word;
1387 }       NAV_TIME_CFG_STRUC, *PNAV_TIME_CFG_STRUC;
1388
1389 //
1390 // RX_FILTR_CFG:  /RX configuration register
1391 //
1392 typedef union   _RX_FILTR_CFG_STRUC     {
1393         struct  {
1394                 UINT32          DropCRCErr:1;           // Drop CRC error
1395                 UINT32          DropPhyErr:1;           // Drop physical error
1396                 UINT32          DropNotToMe:1;          // Drop not to me unicast frame
1397                 UINT32          DropNotMyBSSID:1;                       // Drop fram ToDs bit is true
1398
1399                 UINT32          DropVerErr:1;       // Drop version error frame
1400                 UINT32          DropMcast:1;            // Drop multicast frames
1401                 UINT32          DropBcast:1;            // Drop broadcast frames
1402                 UINT32          DropDuplicate:1;                // Drop duplicate frame
1403
1404                 UINT32          DropCFEndAck:1;         // Drop Ps-Poll
1405                 UINT32          DropCFEnd:1;            // Drop Ps-Poll
1406                 UINT32          DropAck:1;              // Drop Ps-Poll
1407                 UINT32          DropCts:1;              // Drop Ps-Poll
1408
1409                 UINT32          DropRts:1;              // Drop Ps-Poll
1410                 UINT32          DropPsPoll:1;           // Drop Ps-Poll
1411                 UINT32          DropBA:1;               //
1412                 UINT32          DropBAR:1;       //
1413
1414                 UINT32          DropRsvCntlType:1;
1415                 UINT32          :15;
1416         }       field;
1417         UINT32                  word;
1418 }       RX_FILTR_CFG_STRUC, *PRX_FILTR_CFG_STRUC;
1419
1420 //
1421 // PHY_CSR4: RF serial control register
1422 //
1423 typedef union   _PHY_CSR4_STRUC {
1424         struct  {
1425                 UINT32          RFRegValue:24;          // Register     value (include register id)     serial out to RF/IF     chip.
1426                 UINT32          NumberOfBits:5;         // Number of bits used in RFRegValue (I:20,     RFMD:22)
1427                 UINT32          IFSelect:1;                     // 1: select IF to program,     0: select RF to program
1428                 UINT32          PLL_LD:1;                       // RF PLL_LD status
1429                 UINT32          Busy:1;                         // 1: ASIC is busy execute RF programming.
1430         }       field;
1431         UINT32                  word;
1432 }       PHY_CSR4_STRUC, *PPHY_CSR4_STRUC;
1433
1434 //
1435 // SEC_CSR5: shared key table security mode register
1436 //
1437 typedef union   _SEC_CSR5_STRUC {
1438         struct  {
1439         UINT32       Bss2Key0CipherAlg:3;
1440         UINT32       :1;
1441         UINT32       Bss2Key1CipherAlg:3;
1442         UINT32       :1;
1443         UINT32       Bss2Key2CipherAlg:3;
1444         UINT32       :1;
1445         UINT32       Bss2Key3CipherAlg:3;
1446         UINT32       :1;
1447         UINT32       Bss3Key0CipherAlg:3;
1448         UINT32       :1;
1449         UINT32       Bss3Key1CipherAlg:3;
1450         UINT32       :1;
1451         UINT32       Bss3Key2CipherAlg:3;
1452         UINT32       :1;
1453         UINT32       Bss3Key3CipherAlg:3;
1454         UINT32       :1;
1455         }       field;
1456         UINT32                  word;
1457 }       SEC_CSR5_STRUC, *PSEC_CSR5_STRUC;
1458
1459 //
1460 // HOST_CMD_CSR: For HOST to interrupt embedded processor
1461 //
1462 typedef union   _HOST_CMD_CSR_STRUC     {
1463         struct  {
1464             UINT32   HostCommand:8;
1465             UINT32   Rsv:24;
1466         }       field;
1467         UINT32                  word;
1468 }       HOST_CMD_CSR_STRUC, *PHOST_CMD_CSR_STRUC;
1469
1470 //
1471 // AIFSN_CSR: AIFSN for each EDCA AC
1472 //
1473
1474
1475
1476 //
1477 // E2PROM_CSR: EEPROM control register
1478 //
1479 typedef union   _E2PROM_CSR_STRUC       {
1480         struct  {
1481                 UINT32          Reload:1;               // Reload EEPROM content, write one to reload, self-cleared.
1482                 UINT32          EepromSK:1;
1483                 UINT32          EepromCS:1;
1484                 UINT32          EepromDI:1;
1485                 UINT32          EepromDO:1;
1486                 UINT32          Type:1;                 // 1: 93C46, 0:93C66
1487                 UINT32       LoadStatus:1;   // 1:loading, 0:done
1488                 UINT32          Rsvd:25;
1489         }       field;
1490         UINT32                  word;
1491 }       E2PROM_CSR_STRUC, *PE2PROM_CSR_STRUC;
1492
1493 // -------------------------------------------------------------------
1494 //  E2PROM data layout
1495 // -------------------------------------------------------------------
1496
1497 //
1498 // EEPROM antenna select format
1499 //
1500 typedef union   _EEPROM_ANTENNA_STRUC   {
1501         struct  {
1502                 USHORT          RxPath:4;       // 1: 1R, 2: 2R, 3: 3R
1503                 USHORT          TxPath:4;       // 1: 1T, 2: 2T
1504                 USHORT      RfIcType:4;             // see E2PROM document
1505                 USHORT      Rsv:4;
1506         }       field;
1507         USHORT                  word;
1508 }       EEPROM_ANTENNA_STRUC, *PEEPROM_ANTENNA_STRUC;
1509
1510 typedef union _EEPROM_NIC_CINFIG2_STRUC {
1511         struct {
1512                 USHORT          HardwareRadioControl:1; // 1:enable, 0:disable
1513                 USHORT          DynamicTxAgcControl:1;                  //
1514                 USHORT          ExternalLNAForG:1;                              //
1515                 USHORT          ExternalLNAForA:1;                      // external LNA enable for 2.4G
1516                 USHORT          CardbusAcceleration:1;  // !!! NOTE: 0 - enable, 1 - disable
1517                 USHORT          BW40MSidebandForG:1;
1518                 USHORT          BW40MSidebandForA:1;
1519                 USHORT          EnableWPSPBC:1;                 // WPS PBC Control bit
1520                 USHORT          BW40MAvailForG:1;                       // 0:enable, 1:disable
1521                 USHORT          BW40MAvailForA:1;                       // 0:enable, 1:disable
1522                 USHORT          Rsv2:6;                 // must be 0
1523         }       field;
1524         USHORT                  word;
1525 }       EEPROM_NIC_CONFIG2_STRUC, *PEEPROM_NIC_CONFIG2_STRUC;
1526
1527 //
1528 // TX_PWR Value valid range 0xFA(-6) ~ 0x24(36)
1529 //
1530 typedef union   _EEPROM_TX_PWR_STRUC    {
1531         struct  {
1532                 CHAR    Byte0;                          // Low Byte
1533                 CHAR    Byte1;                          // High Byte
1534         }       field;
1535         USHORT  word;
1536 }       EEPROM_TX_PWR_STRUC, *PEEPROM_TX_PWR_STRUC;
1537
1538 typedef union   _EEPROM_VERSION_STRUC   {
1539         struct  {
1540                 UCHAR   FaeReleaseNumber;       // Low Byte
1541                 UCHAR   Version;                        // High Byte
1542         }       field;
1543         USHORT  word;
1544 }       EEPROM_VERSION_STRUC, *PEEPROM_VERSION_STRUC;
1545
1546 typedef union   _EEPROM_LED_STRUC       {
1547         struct  {
1548                 USHORT  PolarityRDY_G:1;                // Polarity RDY_G setting.
1549                 USHORT  PolarityRDY_A:1;                // Polarity RDY_A setting.
1550                 USHORT  PolarityACT:1;          // Polarity ACT setting.
1551                 USHORT  PolarityGPIO_0:1;       // Polarity GPIO#0 setting.
1552                 USHORT  PolarityGPIO_1:1;       // Polarity GPIO#1 setting.
1553                 USHORT  PolarityGPIO_2:1;       // Polarity GPIO#2 setting.
1554                 USHORT  PolarityGPIO_3:1;       // Polarity GPIO#3 setting.
1555                 USHORT  PolarityGPIO_4:1;       // Polarity GPIO#4 setting.
1556                 USHORT  LedMode:5;                      // Led mode.
1557                 USHORT  Rsvd:3;                         // Reserved
1558         }       field;
1559         USHORT  word;
1560 }       EEPROM_LED_STRUC, *PEEPROM_LED_STRUC;
1561
1562 typedef union   _EEPROM_TXPOWER_DELTA_STRUC     {
1563         struct  {
1564                 UCHAR   DeltaValue:6;   // Tx Power dalta value (MAX=4)
1565                 UCHAR   Type:1;                 // 1: plus the delta value, 0: minus the delta value
1566                 UCHAR   TxPowerEnable:1;// Enable
1567         }       field;
1568         UCHAR   value;
1569 }       EEPROM_TXPOWER_DELTA_STRUC, *PEEPROM_TXPOWER_DELTA_STRUC;
1570
1571 //
1572 // QOS_CSR0: TXOP holder address0 register
1573 //
1574 typedef union   _QOS_CSR0_STRUC {
1575         struct  {
1576                 UCHAR           Byte0;          // MAC address byte 0
1577                 UCHAR           Byte1;          // MAC address byte 1
1578                 UCHAR           Byte2;          // MAC address byte 2
1579                 UCHAR           Byte3;          // MAC address byte 3
1580         }       field;
1581         UINT32                  word;
1582 }       QOS_CSR0_STRUC, *PQOS_CSR0_STRUC;
1583
1584 //
1585 // QOS_CSR1: TXOP holder address1 register
1586 //
1587 typedef union   _QOS_CSR1_STRUC {
1588         struct  {
1589                 UCHAR           Byte4;          // MAC address byte 4
1590                 UCHAR           Byte5;          // MAC address byte 5
1591                 UCHAR           Rsvd0;
1592                 UCHAR           Rsvd1;
1593         }       field;
1594         UINT32                  word;
1595 }       QOS_CSR1_STRUC, *PQOS_CSR1_STRUC;
1596
1597 #define RF_CSR_CFG      0x500
1598 typedef union   _RF_CSR_CFG_STRUC       {
1599         struct  {
1600                 UINT    RF_CSR_DATA:8;                  // DATA
1601                 UINT    TESTCSR_RFACC_REGNUM:5; // RF register ID
1602                 UINT    Rsvd2:3;                                // Reserved
1603                 UINT    RF_CSR_WR:1;                    // 0: read  1: write
1604                 UINT    RF_CSR_KICK:1;                  // kick RF register read/write
1605                 UINT    Rsvd1:14;                               // Reserved
1606         }       field;
1607         UINT    word;
1608 }       RF_CSR_CFG_STRUC, *PRF_CSR_CFG_STRUC;
1609
1610 #endif  // __RT28XX_H__