Pileus Git - ~andy/linux/blob - drivers/staging/brcm80211/brcmsmac/d11.h

   1 /*
   2  * Copyright (c) 2010 Broadcom Corporation
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY
  11  * SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN ACTION
  13  * OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF OR IN
  14  * CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef _BRCM_D11_H_
  18 #define _BRCM_D11_H_
  19
  20 #include <linux/ieee80211.h>
  21
  22 #include <defs.h>
  23 #include "pub.h"
  24 #include "dma.h"
  25
  26 #define BCN_TMPL_LEN            512     /* length of the BCN template area */
  27
  28 /* RX FIFO numbers */
  29 #define RX_FIFO                 0       /* data and ctl frames */
  30 #define RX_TXSTATUS_FIFO        3       /* RX fifo for tx status packages */
  31
  32 /* TX FIFO numbers using WME Access Category */
  33 #define TX_AC_BK_FIFO           0       /* Background TX FIFO */
  34 #define TX_AC_BE_FIFO           1       /* Best-Effort TX FIFO */
  35 #define TX_AC_VI_FIFO           2       /* Video TX FIFO */
  36 #define TX_AC_VO_FIFO           3       /* Voice TX FIFO */
  37 #define TX_BCMC_FIFO            4       /* Broadcast/Multicast TX FIFO */
  38 #define TX_ATIM_FIFO            5       /* TX fifo for ATIM window info */
  39
  40 /* Addr is byte address used by SW; offset is word offset used by uCode */
  41
  42 /* Per AC TX limit settings */
  43 #define M_AC_TXLMT_BASE_ADDR         (0x180 * 2)
  44 #define M_AC_TXLMT_ADDR(_ac)         (M_AC_TXLMT_BASE_ADDR + (2 * (_ac)))
  45
  46 /* Legacy TX FIFO numbers */
  47 #define TX_DATA_FIFO            TX_AC_BE_FIFO
  48 #define TX_CTL_FIFO             TX_AC_VO_FIFO
  49
  50 #define WL_RSSI_ANT_MAX         4       /* max possible rx antennas */
  51
  52 struct intctrlregs {
  53         u32 intstatus;
  54         u32 intmask;
  55 };
  56
  57 /* PIO structure,
  58  *  support two PIO format: 2 bytes access and 4 bytes access
  59  *  basic FIFO register set is per channel(transmit or receive)
  60  *  a pair of channels is defined for convenience
  61  */
  62 /* 2byte-wide pio register set per channel(xmt or rcv) */
  63 struct pio2regs {
  64         u16 fifocontrol;
  65         u16 fifodata;
  66         u16 fifofree;   /* only valid in xmt channel, not in rcv channel */
  67         u16 PAD;
  68 };
  69
  70 /* a pair of pio channels(tx and rx) */
  71 struct pio2regp {
  72         struct pio2regs tx;
  73         struct pio2regs rx;
  74 };
  75
  76 /* 4byte-wide pio register set per channel(xmt or rcv) */
  77 struct pio4regs {
  78         u32 fifocontrol;
  79         u32 fifodata;
  80 };
  81
  82 /* a pair of pio channels(tx and rx) */
  83 struct pio4regp {
  84         struct pio4regs tx;
  85         struct pio4regs rx;
  86 };
  87
  88 /* read: 32-bit register that can be read as 32-bit or as 2 16-bit
  89  * write: only low 16b-it half can be written
  90  */
  91 union pmqreg {
  92         u32 pmqhostdata;        /* read only! */
  93         struct {
  94                 u16 pmqctrlstatus;      /* read/write */
  95                 u16 PAD;
  96         } w;
  97 };
  98
  99 struct fifo64 {
 100         struct dma64regs dmaxmt;        /* dma tx */
 101         struct pio4regs piotx;  /* pio tx */
 102         struct dma64regs dmarcv;        /* dma rx */
 103         struct pio4regs piorx;  /* pio rx */
 104 };
 105
 106 /*
 107  * Host Interface Registers
 108  */
 109 struct d11regs {
 110         /* Device Control ("semi-standard host registers") */
 111         u32 PAD[3];             /* 0x0 - 0x8 */
 112         u32 biststatus; /* 0xC */
 113         u32 biststatus2;        /* 0x10 */
 114         u32 PAD;                /* 0x14 */
 115         u32 gptimer;            /* 0x18 */
 116         u32 usectimer;  /* 0x1c *//* for corerev >= 26 */
 117
 118         /* Interrupt Control *//* 0x20 */
 119         struct intctrlregs intctrlregs[8];
 120
 121         u32 PAD[40];            /* 0x60 - 0xFC */
 122
 123         u32 intrcvlazy[4];      /* 0x100 - 0x10C */
 124
 125         u32 PAD[4];             /* 0x110 - 0x11c */
 126
 127         u32 maccontrol; /* 0x120 */
 128         u32 maccommand; /* 0x124 */
 129         u32 macintstatus;       /* 0x128 */
 130         u32 macintmask; /* 0x12C */
 131
 132         /* Transmit Template Access */
 133         u32 tplatewrptr;        /* 0x130 */
 134         u32 tplatewrdata;       /* 0x134 */
 135         u32 PAD[2];             /* 0x138 - 0x13C */
 136
 137         /* PMQ registers */
 138         union pmqreg pmqreg;    /* 0x140 */
 139         u32 pmqpatl;            /* 0x144 */
 140         u32 pmqpath;            /* 0x148 */
 141         u32 PAD;                /* 0x14C */
 142
 143         u32 chnstatus;  /* 0x150 */
 144         u32 psmdebug;   /* 0x154 */
 145         u32 phydebug;   /* 0x158 */
 146         u32 machwcap;   /* 0x15C */
 147
 148         /* Extended Internal Objects */
 149         u32 objaddr;            /* 0x160 */
 150         u32 objdata;            /* 0x164 */
 151         u32 PAD[2];             /* 0x168 - 0x16c */
 152
 153         u32 frmtxstatus;        /* 0x170 */
 154         u32 frmtxstatus2;       /* 0x174 */
 155         u32 PAD[2];             /* 0x178 - 0x17c */
 156
 157         /* TSF host access */
 158         u32 tsf_timerlow;       /* 0x180 */
 159         u32 tsf_timerhigh;      /* 0x184 */
 160         u32 tsf_cfprep; /* 0x188 */
 161         u32 tsf_cfpstart;       /* 0x18c */
 162         u32 tsf_cfpmaxdur32;    /* 0x190 */
 163         u32 PAD[3];             /* 0x194 - 0x19c */
 164
 165         u32 maccontrol1;        /* 0x1a0 */
 166         u32 machwcap1;  /* 0x1a4 */
 167         u32 PAD[14];            /* 0x1a8 - 0x1dc */
 168
 169         /* Clock control and hardware workarounds*/
 170         u32 clk_ctl_st; /* 0x1e0 */
 171         u32 hw_war;
 172         u32 d11_phypllctl;      /* the phypll request/avail bits are
 173                                  * moved to clk_ctl_st
 174                                  */
 175         u32 PAD[5];             /* 0x1ec - 0x1fc */
 176
 177         /* 0x200-0x37F dma/pio registers */
 178         struct fifo64 fifo64regs[6];
 179
 180         /* FIFO diagnostic port access */
 181         struct dma32diag dmafifo;       /* 0x380 - 0x38C */
 182
 183         u32 aggfifocnt; /* 0x390 */
 184         u32 aggfifodata;        /* 0x394 */
 185         u32 PAD[16];            /* 0x398 - 0x3d4 */
 186         u16 radioregaddr;       /* 0x3d8 */
 187         u16 radioregdata;       /* 0x3da */
 188
 189         /*
 190          * time delay between the change on rf disable input and
 191          * radio shutdown
 192          */
 193         u32 rfdisabledly;       /* 0x3DC */
 194
 195         /* PHY register access */
 196         u16 phyversion; /* 0x3e0 - 0x0 */
 197         u16 phybbconfig;        /* 0x3e2 - 0x1 */
 198         u16 phyadcbias; /* 0x3e4 - 0x2  Bphy only */
 199         u16 phyanacore; /* 0x3e6 - 0x3  pwwrdwn on aphy */
 200         u16 phyrxstatus0;       /* 0x3e8 - 0x4 */
 201         u16 phyrxstatus1;       /* 0x3ea - 0x5 */
 202         u16 phycrsth;   /* 0x3ec - 0x6 */
 203         u16 phytxerror; /* 0x3ee - 0x7 */
 204         u16 phychannel; /* 0x3f0 - 0x8 */
 205         u16 PAD[1];             /* 0x3f2 - 0x9 */
 206         u16 phytest;            /* 0x3f4 - 0xa */
 207         u16 phy4waddr;  /* 0x3f6 - 0xb */
 208         u16 phy4wdatahi;        /* 0x3f8 - 0xc */
 209         u16 phy4wdatalo;        /* 0x3fa - 0xd */
 210         u16 phyregaddr; /* 0x3fc - 0xe */
 211         u16 phyregdata; /* 0x3fe - 0xf */
 212
 213         /* IHR *//* 0x400 - 0x7FE */
 214
 215         /* RXE Block */
 216         u16 PAD[3];             /* 0x400 - 0x406 */
 217         u16 rcv_fifo_ctl;       /* 0x406 */
 218         u16 PAD;                /* 0x408 - 0x40a */
 219         u16 rcv_frm_cnt;        /* 0x40a */
 220         u16 PAD[4];             /* 0x40a - 0x414 */
 221         u16 rssi;               /* 0x414 */
 222         u16 PAD[5];             /* 0x414 - 0x420 */
 223         u16 rcm_ctl;            /* 0x420 */
 224         u16 rcm_mat_data;       /* 0x422 */
 225         u16 rcm_mat_mask;       /* 0x424 */
 226         u16 rcm_mat_dly;        /* 0x426 */
 227         u16 rcm_cond_mask_l;    /* 0x428 */
 228         u16 rcm_cond_mask_h;    /* 0x42A */
 229         u16 rcm_cond_dly;       /* 0x42C */
 230         u16 PAD[1];             /* 0x42E */
 231         u16 ext_ihr_addr;       /* 0x430 */
 232         u16 ext_ihr_data;       /* 0x432 */
 233         u16 rxe_phyrs_2;        /* 0x434 */
 234         u16 rxe_phyrs_3;        /* 0x436 */
 235         u16 phy_mode;   /* 0x438 */
 236         u16 rcmta_ctl;  /* 0x43a */
 237         u16 rcmta_size; /* 0x43c */
 238         u16 rcmta_addr0;        /* 0x43e */
 239         u16 rcmta_addr1;        /* 0x440 */
 240         u16 rcmta_addr2;        /* 0x442 */
 241         u16 PAD[30];            /* 0x444 - 0x480 */
 242
 243         /* PSM Block *//* 0x480 - 0x500 */
 244
 245         u16 PAD;                /* 0x480 */
 246         u16 psm_maccontrol_h;   /* 0x482 */
 247         u16 psm_macintstatus_l; /* 0x484 */
 248         u16 psm_macintstatus_h; /* 0x486 */
 249         u16 psm_macintmask_l;   /* 0x488 */
 250         u16 psm_macintmask_h;   /* 0x48A */
 251         u16 PAD;                /* 0x48C */
 252         u16 psm_maccommand;     /* 0x48E */
 253         u16 psm_brc;            /* 0x490 */
 254         u16 psm_phy_hdr_param;  /* 0x492 */
 255         u16 psm_postcard;       /* 0x494 */
 256         u16 psm_pcard_loc_l;    /* 0x496 */
 257         u16 psm_pcard_loc_h;    /* 0x498 */
 258         u16 psm_gpio_in;        /* 0x49A */
 259         u16 psm_gpio_out;       /* 0x49C */
 260         u16 psm_gpio_oe;        /* 0x49E */
 261
 262         u16 psm_bred_0; /* 0x4A0 */
 263         u16 psm_bred_1; /* 0x4A2 */
 264         u16 psm_bred_2; /* 0x4A4 */
 265         u16 psm_bred_3; /* 0x4A6 */
 266         u16 psm_brcl_0; /* 0x4A8 */
 267         u16 psm_brcl_1; /* 0x4AA */
 268         u16 psm_brcl_2; /* 0x4AC */
 269         u16 psm_brcl_3; /* 0x4AE */
 270         u16 psm_brpo_0; /* 0x4B0 */
 271         u16 psm_brpo_1; /* 0x4B2 */
 272         u16 psm_brpo_2; /* 0x4B4 */
 273         u16 psm_brpo_3; /* 0x4B6 */
 274         u16 psm_brwk_0; /* 0x4B8 */
 275         u16 psm_brwk_1; /* 0x4BA */
 276         u16 psm_brwk_2; /* 0x4BC */
 277         u16 psm_brwk_3; /* 0x4BE */
 278
 279         u16 psm_base_0; /* 0x4C0 */
 280         u16 psm_base_1; /* 0x4C2 */
 281         u16 psm_base_2; /* 0x4C4 */
 282         u16 psm_base_3; /* 0x4C6 */
 283         u16 psm_base_4; /* 0x4C8 */
 284         u16 psm_base_5; /* 0x4CA */
 285         u16 psm_base_6; /* 0x4CC */
 286         u16 psm_pc_reg_0;       /* 0x4CE */
 287         u16 psm_pc_reg_1;       /* 0x4D0 */
 288         u16 psm_pc_reg_2;       /* 0x4D2 */
 289         u16 psm_pc_reg_3;       /* 0x4D4 */
 290         u16 PAD[0xD];   /* 0x4D6 - 0x4DE */
 291         u16 psm_corectlsts;     /* 0x4f0 *//* Corerev >= 13 */
 292         u16 PAD[0x7];   /* 0x4f2 - 0x4fE */
 293
 294         /* TXE0 Block *//* 0x500 - 0x580 */
 295         u16 txe_ctl;            /* 0x500 */
 296         u16 txe_aux;            /* 0x502 */
 297         u16 txe_ts_loc; /* 0x504 */
 298         u16 txe_time_out;       /* 0x506 */
 299         u16 txe_wm_0;   /* 0x508 */
 300         u16 txe_wm_1;   /* 0x50A */
 301         u16 txe_phyctl; /* 0x50C */
 302         u16 txe_status; /* 0x50E */
 303         u16 txe_mmplcp0;        /* 0x510 */
 304         u16 txe_mmplcp1;        /* 0x512 */
 305         u16 txe_phyctl1;        /* 0x514 */
 306
 307         u16 PAD[0x05];  /* 0x510 - 0x51E */
 308
 309         /* Transmit control */
 310         u16 xmtfifodef; /* 0x520 */
 311         u16 xmtfifo_frame_cnt;  /* 0x522 *//* Corerev >= 16 */
 312         u16 xmtfifo_byte_cnt;   /* 0x524 *//* Corerev >= 16 */
 313         u16 xmtfifo_head;       /* 0x526 *//* Corerev >= 16 */
 314         u16 xmtfifo_rd_ptr;     /* 0x528 *//* Corerev >= 16 */
 315         u16 xmtfifo_wr_ptr;     /* 0x52A *//* Corerev >= 16 */
 316         u16 xmtfifodef1;        /* 0x52C *//* Corerev >= 16 */
 317
 318         u16 PAD[0x09];  /* 0x52E - 0x53E */
 319
 320         u16 xmtfifocmd; /* 0x540 */
 321         u16 xmtfifoflush;       /* 0x542 */
 322         u16 xmtfifothresh;      /* 0x544 */
 323         u16 xmtfifordy; /* 0x546 */
 324         u16 xmtfifoprirdy;      /* 0x548 */
 325         u16 xmtfiforqpri;       /* 0x54A */
 326         u16 xmttplatetxptr;     /* 0x54C */
 327         u16 PAD;                /* 0x54E */
 328         u16 xmttplateptr;       /* 0x550 */
 329         u16 smpl_clct_strptr;   /* 0x552 *//* Corerev >= 22 */
 330         u16 smpl_clct_stpptr;   /* 0x554 *//* Corerev >= 22 */
 331         u16 smpl_clct_curptr;   /* 0x556 *//* Corerev >= 22 */
 332         u16 PAD[0x04];  /* 0x558 - 0x55E */
 333         u16 xmttplatedatalo;    /* 0x560 */
 334         u16 xmttplatedatahi;    /* 0x562 */
 335
 336         u16 PAD[2];             /* 0x564 - 0x566 */
 337
 338         u16 xmtsel;             /* 0x568 */
 339         u16 xmttxcnt;   /* 0x56A */
 340         u16 xmttxshmaddr;       /* 0x56C */
 341
 342         u16 PAD[0x09];  /* 0x56E - 0x57E */
 343
 344         /* TXE1 Block */
 345         u16 PAD[0x40];  /* 0x580 - 0x5FE */
 346
 347         /* TSF Block */
 348         u16 PAD[0X02];  /* 0x600 - 0x602 */
 349         u16 tsf_cfpstrt_l;      /* 0x604 */
 350         u16 tsf_cfpstrt_h;      /* 0x606 */
 351         u16 PAD[0X05];  /* 0x608 - 0x610 */
 352         u16 tsf_cfppretbtt;     /* 0x612 */
 353         u16 PAD[0XD];   /* 0x614 - 0x62C */
 354         u16 tsf_clk_frac_l;     /* 0x62E */
 355         u16 tsf_clk_frac_h;     /* 0x630 */
 356         u16 PAD[0X14];  /* 0x632 - 0x658 */
 357         u16 tsf_random; /* 0x65A */
 358         u16 PAD[0x05];  /* 0x65C - 0x664 */
 359         /* GPTimer 2 registers */
 360         u16 tsf_gpt2_stat;      /* 0x666 */
 361         u16 tsf_gpt2_ctr_l;     /* 0x668 */
 362         u16 tsf_gpt2_ctr_h;     /* 0x66A */
 363         u16 tsf_gpt2_val_l;     /* 0x66C */
 364         u16 tsf_gpt2_val_h;     /* 0x66E */
 365         u16 tsf_gptall_stat;    /* 0x670 */
 366         u16 PAD[0x07];  /* 0x672 - 0x67E */
 367
 368         /* IFS Block */
 369         u16 ifs_sifs_rx_tx_tx;  /* 0x680 */
 370         u16 ifs_sifs_nav_tx;    /* 0x682 */
 371         u16 ifs_slot;   /* 0x684 */
 372         u16 PAD;                /* 0x686 */
 373         u16 ifs_ctl;            /* 0x688 */
 374         u16 PAD[0x3];   /* 0x68a - 0x68F */
 375         u16 ifsstat;            /* 0x690 */
 376         u16 ifsmedbusyctl;      /* 0x692 */
 377         u16 iftxdur;            /* 0x694 */
 378         u16 PAD[0x3];   /* 0x696 - 0x69b */
 379         /* EDCF support in dot11macs */
 380         u16 ifs_aifsn;  /* 0x69c */
 381         u16 ifs_ctl1;   /* 0x69e */
 382
 383         /* slow clock registers */
 384         u16 scc_ctl;            /* 0x6a0 */
 385         u16 scc_timer_l;        /* 0x6a2 */
 386         u16 scc_timer_h;        /* 0x6a4 */
 387         u16 scc_frac;   /* 0x6a6 */
 388         u16 scc_fastpwrup_dly;  /* 0x6a8 */
 389         u16 scc_per;            /* 0x6aa */
 390         u16 scc_per_frac;       /* 0x6ac */
 391         u16 scc_cal_timer_l;    /* 0x6ae */
 392         u16 scc_cal_timer_h;    /* 0x6b0 */
 393         u16 PAD;                /* 0x6b2 */
 394
 395         u16 PAD[0x26];
 396
 397         /* NAV Block */
 398         u16 nav_ctl;            /* 0x700 */
 399         u16 navstat;            /* 0x702 */
 400         u16 PAD[0x3e];  /* 0x702 - 0x77E */
 401
 402         /* WEP/PMQ Block *//* 0x780 - 0x7FE */
 403         u16 PAD[0x20];  /* 0x780 - 0x7BE */
 404
 405         u16 wepctl;             /* 0x7C0 */
 406         u16 wepivloc;   /* 0x7C2 */
 407         u16 wepivkey;   /* 0x7C4 */
 408         u16 wepwkey;            /* 0x7C6 */
 409
 410         u16 PAD[4];             /* 0x7C8 - 0x7CE */
 411         u16 pcmctl;             /* 0X7D0 */
 412         u16 pcmstat;            /* 0X7D2 */
 413         u16 PAD[6];             /* 0x7D4 - 0x7DE */
 414
 415         u16 pmqctl;             /* 0x7E0 */
 416         u16 pmqstatus;  /* 0x7E2 */
 417         u16 pmqpat0;            /* 0x7E4 */
 418         u16 pmqpat1;            /* 0x7E6 */
 419         u16 pmqpat2;            /* 0x7E8 */
 420
 421         u16 pmqdat;             /* 0x7EA */
 422         u16 pmqdator;   /* 0x7EC */
 423         u16 pmqhst;             /* 0x7EE */
 424         u16 pmqpath0;   /* 0x7F0 */
 425         u16 pmqpath1;   /* 0x7F2 */
 426         u16 pmqpath2;   /* 0x7F4 */
 427         u16 pmqdath;            /* 0x7F6 */
 428
 429         u16 PAD[0x04];  /* 0x7F8 - 0x7FE */
 430
 431         /* SHM *//* 0x800 - 0xEFE */
 432         u16 PAD[0x380]; /* 0x800 - 0xEFE */
 433 };
 434
 435 #define PIHR_BASE       0x0400  /* byte address of packed IHR region */
 436
 437 /* biststatus */
 438 #define BT_DONE         (1U << 31)      /* bist done */
 439 #define BT_B2S          (1 << 30)       /* bist2 ram summary bit */
 440
 441 /* intstatus and intmask */
 442 #define I_PC            (1 << 10)       /* pci descriptor error */
 443 #define I_PD            (1 << 11)       /* pci data error */
 444 #define I_DE            (1 << 12)       /* descriptor protocol error */
 445 #define I_RU            (1 << 13)       /* receive descriptor underflow */
 446 #define I_RO            (1 << 14)       /* receive fifo overflow */
 447 #define I_XU            (1 << 15)       /* transmit fifo underflow */
 448 #define I_RI            (1 << 16)       /* receive interrupt */
 449 #define I_XI            (1 << 24)       /* transmit interrupt */
 450
 451 /* interrupt receive lazy */
 452 #define IRL_TO_MASK             0x00ffffff      /* timeout */
 453 #define IRL_FC_MASK             0xff000000      /* frame count */
 454 #define IRL_FC_SHIFT            24      /* frame count */
 455
 456 /*== maccontrol register ==*/
 457 #define MCTL_GMODE              (1U << 31)
 458 #define MCTL_DISCARD_PMQ        (1 << 30)
 459 #define MCTL_WAKE               (1 << 26)
 460 #define MCTL_HPS                (1 << 25)
 461 #define MCTL_PROMISC            (1 << 24)
 462 #define MCTL_KEEPBADFCS         (1 << 23)
 463 #define MCTL_KEEPCONTROL        (1 << 22)
 464 #define MCTL_PHYLOCK            (1 << 21)
 465 #define MCTL_BCNS_PROMISC       (1 << 20)
 466 #define MCTL_LOCK_RADIO         (1 << 19)
 467 #define MCTL_AP                 (1 << 18)
 468 #define MCTL_INFRA              (1 << 17)
 469 #define MCTL_BIGEND             (1 << 16)
 470 #define MCTL_GPOUT_SEL_MASK     (3 << 14)
 471 #define MCTL_GPOUT_SEL_SHIFT    14
 472 #define MCTL_EN_PSMDBG          (1 << 13)
 473 #define MCTL_IHR_EN             (1 << 10)
 474 #define MCTL_SHM_UPPER          (1 <<  9)
 475 #define MCTL_SHM_EN             (1 <<  8)
 476 #define MCTL_PSM_JMP_0          (1 <<  2)
 477 #define MCTL_PSM_RUN            (1 <<  1)
 478 #define MCTL_EN_MAC             (1 <<  0)
 479
 480 /*== maccommand register ==*/
 481 #define MCMD_BCN0VLD            (1 <<  0)
 482 #define MCMD_BCN1VLD            (1 <<  1)
 483 #define MCMD_DIRFRMQVAL         (1 <<  2)
 484 #define MCMD_CCA                (1 <<  3)
 485 #define MCMD_BG_NOISE           (1 <<  4)
 486 #define MCMD_SKIP_SHMINIT       (1 <<  5)       /* only used for simulation */
 487 #define MCMD_SAMPLECOLL         MCMD_SKIP_SHMINIT /* reuse for sample collect */
 488
 489 /*== macintstatus/macintmask ==*/
 490 /* gracefully suspended */
 491 #define MI_MACSSPNDD            (1 <<  0)
 492 /* beacon template available */
 493 #define MI_BCNTPL               (1 <<  1)
 494 /* TBTT indication */
 495 #define MI_TBTT                 (1 <<  2)
 496 /* beacon successfully tx'd */
 497 #define MI_BCNSUCCESS           (1 <<  3)
 498 /* beacon canceled (IBSS) */
 499 #define MI_BCNCANCLD            (1 <<  4)
 500 /* end of ATIM-window (IBSS) */
 501 #define MI_ATIMWINEND           (1 <<  5)
 502 /* PMQ entries available */
 503 #define MI_PMQ                  (1 <<  6)
 504 /* non-specific gen-stat bits that are set by PSM */
 505 #define MI_NSPECGEN_0           (1 <<  7)
 506 /* non-specific gen-stat bits that are set by PSM */
 507 #define MI_NSPECGEN_1           (1 <<  8)
 508 /* MAC level Tx error */
 509 #define MI_MACTXERR             (1 <<  9)
 510 /* non-specific gen-stat bits that are set by PSM */
 511 #define MI_NSPECGEN_3           (1 << 10)
 512 /* PHY Tx error */
 513 #define MI_PHYTXERR             (1 << 11)
 514 /* Power Management Event */
 515 #define MI_PME                  (1 << 12)
 516 /* General-purpose timer0 */
 517 #define MI_GP0                  (1 << 13)
 518 /* General-purpose timer1 */
 519 #define MI_GP1                  (1 << 14)
 520 /* (ORed) DMA-interrupts */
 521 #define MI_DMAINT               (1 << 15)
 522 /* MAC has completed a TX FIFO Suspend/Flush */
 523 #define MI_TXSTOP               (1 << 16)
 524 /* MAC has completed a CCA measurement */
 525 #define MI_CCA                  (1 << 17)
 526 /* MAC has collected background noise samples */
 527 #define MI_BG_NOISE             (1 << 18)
 528 /* MBSS DTIM TBTT indication */
 529 #define MI_DTIM_TBTT            (1 << 19)
 530 /* Probe response queue needs attention */
 531 #define MI_PRQ                  (1 << 20)
 532 /* Radio/PHY has been powered back up. */
 533 #define MI_PWRUP                (1 << 21)
 534 #define MI_RESERVED3            (1 << 22)
 535 #define MI_RESERVED2            (1 << 23)
 536 #define MI_RESERVED1            (1 << 25)
 537 /* MAC detected change on RF Disable input*/
 538 #define MI_RFDISABLE            (1 << 28)
 539 /* MAC has completed a TX */
 540 #define MI_TFS                  (1 << 29)
 541 /* A phy status change wrt G mode */
 542 #define MI_PHYCHANGED           (1 << 30)
 543 /* general purpose timeout */
 544 #define MI_TO                   (1U << 31)
 545
 546 /* Mac capabilities registers */
 547 /*== machwcap ==*/
 548 #define MCAP_TKIPMIC            0x80000000      /* TKIP MIC hardware present */
 549
 550 /*== pmqhost data ==*/
 551 /* data entry of head pmq entry */
 552 #define PMQH_DATA_MASK          0xffff0000
 553 /* PM entry for BSS config */
 554 #define PMQH_BSSCFG             0x00100000
 555 /* PM Mode OFF: power save off */
 556 #define PMQH_PMOFF              0x00010000
 557 /* PM Mode ON: power save on */
 558 #define PMQH_PMON               0x00020000
 559 /* Dis-associated or De-authenticated */
 560 #define PMQH_DASAT              0x00040000
 561 /* ATIM not acknowledged */
 562 #define PMQH_ATIMFAIL           0x00080000
 563 /* delete head entry */
 564 #define PMQH_DEL_ENTRY          0x00000001
 565 /* delete head entry to cur read pointer -1 */
 566 #define PMQH_DEL_MULT           0x00000002
 567 /* pmq overflow indication */
 568 #define PMQH_OFLO               0x00000004
 569 /* entries are present in pmq */
 570 #define PMQH_NOT_EMPTY          0x00000008
 571
 572 /*== phydebug ==*/
 573 /* phy is asserting carrier sense */
 574 #define PDBG_CRS                (1 << 0)
 575 /* phy is taking xmit byte from mac this cycle */
 576 #define PDBG_TXA                (1 << 1)
 577 /* mac is instructing the phy to transmit a frame */
 578 #define PDBG_TXF                (1 << 2)
 579 /* phy is signalling a transmit Error to the mac */
 580 #define PDBG_TXE                (1 << 3)
 581 /* phy detected the end of a valid frame preamble */
 582 #define PDBG_RXF                (1 << 4)
 583 /* phy detected the end of a valid PLCP header */
 584 #define PDBG_RXS                (1 << 5)
 585 /* rx start not asserted */
 586 #define PDBG_RXFRG              (1 << 6)
 587 /* mac is taking receive byte from phy this cycle */
 588 #define PDBG_RXV                (1 << 7)
 589 /* RF portion of the radio is disabled */
 590 #define PDBG_RFD                (1 << 16)
 591
 592 /*== objaddr register ==*/
 593 #define OBJADDR_SEL_MASK        0x000F0000
 594 #define OBJADDR_UCM_SEL         0x00000000
 595 #define OBJADDR_SHM_SEL         0x00010000
 596 #define OBJADDR_SCR_SEL         0x00020000
 597 #define OBJADDR_IHR_SEL         0x00030000
 598 #define OBJADDR_RCMTA_SEL       0x00040000
 599 #define OBJADDR_SRCHM_SEL       0x00060000
 600 #define OBJADDR_WINC            0x01000000
 601 #define OBJADDR_RINC            0x02000000
 602 #define OBJADDR_AUTO_INC        0x03000000
 603
 604 #define WEP_PCMADDR             0x07d4
 605 #define WEP_PCMDATA             0x07d6
 606
 607 /*== frmtxstatus ==*/
 608 #define TXS_V                   (1 << 0)        /* valid bit */
 609 #define TXS_STATUS_MASK         0xffff
 610 #define TXS_FID_MASK            0xffff0000
 611 #define TXS_FID_SHIFT           16
 612
 613 /*== frmtxstatus2 ==*/
 614 #define TXS_SEQ_MASK            0xffff
 615 #define TXS_PTX_MASK            0xff0000
 616 #define TXS_PTX_SHIFT           16
 617 #define TXS_MU_MASK             0x01000000
 618 #define TXS_MU_SHIFT            24
 619
 620 /*== clk_ctl_st ==*/
 621 #define CCS_ERSRC_REQ_D11PLL    0x00000100      /* d11 core pll request */
 622 #define CCS_ERSRC_REQ_PHYPLL    0x00000200      /* PHY pll request */
 623 #define CCS_ERSRC_AVAIL_D11PLL  0x01000000      /* d11 core pll available */
 624 #define CCS_ERSRC_AVAIL_PHYPLL  0x02000000      /* PHY pll available */
 625
 626 /* HT Cloclk Ctrl and Clock Avail for 4313 */
 627 #define CCS_ERSRC_REQ_HT    0x00000010  /* HT avail request */
 628 #define CCS_ERSRC_AVAIL_HT  0x00020000  /* HT clock available */
 629
 630 /* tsf_cfprep register */
 631 #define CFPREP_CBI_MASK         0xffffffc0
 632 #define CFPREP_CBI_SHIFT        6
 633 #define CFPREP_CFPP             0x00000001
 634
 635 /* tx fifo sizes values are in terms of 256 byte blocks */
 636 #define TXFIFOCMD_RESET_MASK    (1 << 15)       /* reset */
 637 #define TXFIFOCMD_FIFOSEL_SHIFT 8       /* fifo */
 638 #define TXFIFO_FIFOTOP_SHIFT    8       /* fifo start */
 639
 640 #define TXFIFO_START_BLK16       65     /* Base address + 32 * 512 B/P */
 641 #define TXFIFO_START_BLK         6      /* Base address + 6 * 256 B */
 642 #define TXFIFO_SIZE_UNIT        256     /* one unit corresponds to 256 bytes */
 643 #define MBSS16_TEMPLMEM_MINBLKS 65      /* one unit corresponds to 256 bytes */
 644
 645 /*== phy versions (PhyVersion:Revision field) ==*/
 646 /* analog block version */
 647 #define PV_AV_MASK              0xf000
 648 /* analog block version bitfield offset */
 649 #define PV_AV_SHIFT             12
 650 /* phy type */
 651 #define PV_PT_MASK              0x0f00
 652 /* phy type bitfield offset */
 653 #define PV_PT_SHIFT             8
 654 /* phy version */
 655 #define PV_PV_MASK              0x000f
 656 #define PHY_TYPE(v)             ((v & PV_PT_MASK) >> PV_PT_SHIFT)
 657
 658 /*== phy types (PhyVersion:PhyType field) ==*/
 659 #define PHY_TYPE_N              4       /* N-Phy value */
 660 #define PHY_TYPE_SSN            6       /* SSLPN-Phy value */
 661 #define PHY_TYPE_LCN            8       /* LCN-Phy value */
 662 #define PHY_TYPE_LCNXN          9       /* LCNXN-Phy value */
 663 #define PHY_TYPE_NULL           0xf     /* Invalid Phy value */
 664
 665 /*== analog types (PhyVersion:AnalogType field) ==*/
 666 #define ANA_11N_013             5
 667
 668 /* 802.11a PLCP header def */
 669 struct ofdm_phy_hdr {
 670         u8 rlpt[3];             /* rate, length, parity, tail */
 671         u16 service;
 672         u8 pad;
 673 } __packed;
 674
 675 #define D11A_PHY_HDR_GRATE(phdr)        ((phdr)->rlpt[0] & 0x0f)
 676 #define D11A_PHY_HDR_GRES(phdr)         (((phdr)->rlpt[0] >> 4) & 0x01)
 677 #define D11A_PHY_HDR_GLENGTH(phdr)      (((u32 *)((phdr)->rlpt) >> 5) & 0x0fff)
 678 #define D11A_PHY_HDR_GPARITY(phdr)      (((phdr)->rlpt[3] >> 1) & 0x01)
 679 #define D11A_PHY_HDR_GTAIL(phdr)        (((phdr)->rlpt[3] >> 2) & 0x3f)
 680
 681 /* rate encoded per 802.11a-1999 sec 17.3.4.1 */
 682 #define D11A_PHY_HDR_SRATE(phdr, rate)          \
 683         ((phdr)->rlpt[0] = ((phdr)->rlpt[0] & 0xf0) | ((rate) & 0xf))
 684 /* set reserved field to zero */
 685 #define D11A_PHY_HDR_SRES(phdr)         ((phdr)->rlpt[0] &= 0xef)
 686 /* length is number of octets in PSDU */
 687 #define D11A_PHY_HDR_SLENGTH(phdr, length)      \
 688         (*(u32 *)((phdr)->rlpt) = *(u32 *)((phdr)->rlpt) | \
 689         (((length) & 0x0fff) << 5))
 690 /* set the tail to all zeros */
 691 #define D11A_PHY_HDR_STAIL(phdr)        ((phdr)->rlpt[3] &= 0x03)
 692
 693 #define D11A_PHY_HDR_LEN_L      3       /* low-rate part of PLCP header */
 694 #define D11A_PHY_HDR_LEN_R      2       /* high-rate part of PLCP header */
 695
 696 #define D11A_PHY_TX_DELAY       (2)     /* 2.1 usec */
 697
 698 #define D11A_PHY_HDR_TIME       (4)     /* low-rate part of PLCP header */
 699 #define D11A_PHY_PRE_TIME       (16)
 700 #define D11A_PHY_PREHDR_TIME    (D11A_PHY_PRE_TIME + D11A_PHY_HDR_TIME)
 701
 702 /* 802.11b PLCP header def */
 703 struct cck_phy_hdr {
 704         u8 signal;
 705         u8 service;
 706         u16 length;
 707         u16 crc;
 708 } __packed;
 709
 710 #define D11B_PHY_HDR_LEN        6
 711
 712 #define D11B_PHY_TX_DELAY       (3)     /* 3.4 usec */
 713
 714 #define D11B_PHY_LHDR_TIME      (D11B_PHY_HDR_LEN << 3)
 715 #define D11B_PHY_LPRE_TIME      (144)
 716 #define D11B_PHY_LPREHDR_TIME   (D11B_PHY_LPRE_TIME + D11B_PHY_LHDR_TIME)
 717
 718 #define D11B_PHY_SHDR_TIME      (D11B_PHY_LHDR_TIME >> 1)
 719 #define D11B_PHY_SPRE_TIME      (D11B_PHY_LPRE_TIME >> 1)
 720 #define D11B_PHY_SPREHDR_TIME   (D11B_PHY_SPRE_TIME + D11B_PHY_SHDR_TIME)
 721
 722 #define D11B_PLCP_SIGNAL_LOCKED (1 << 2)
 723 #define D11B_PLCP_SIGNAL_LE     (1 << 7)
 724
 725 #define MIMO_PLCP_MCS_MASK      0x7f    /* mcs index */
 726 #define MIMO_PLCP_40MHZ         0x80    /* 40 Hz frame */
 727 #define MIMO_PLCP_AMPDU         0x08    /* ampdu */
 728
 729 #define BRCMS_GET_CCK_PLCP_LEN(plcp) (plcp[4] + (plcp[5] << 8))
 730 #define BRCMS_GET_MIMO_PLCP_LEN(plcp) (plcp[1] + (plcp[2] << 8))
 731 #define BRCMS_SET_MIMO_PLCP_LEN(plcp, len) \
 732         do { \
 733                 plcp[1] = len & 0xff; \
 734                 plcp[2] = ((len >> 8) & 0xff); \
 735         } while (0);
 736
 737 #define BRCMS_SET_MIMO_PLCP_AMPDU(plcp) (plcp[3] |= MIMO_PLCP_AMPDU)
 738 #define BRCMS_CLR_MIMO_PLCP_AMPDU(plcp) (plcp[3] &= ~MIMO_PLCP_AMPDU)
 739 #define BRCMS_IS_MIMO_PLCP_AMPDU(plcp) (plcp[3] & MIMO_PLCP_AMPDU)
 740
 741 /*
 742  * The dot11a PLCP header is 5 bytes.  To simplify the software (so that we
 743  * don't need e.g. different tx DMA headers for 11a and 11b), the PLCP header
 744  * has padding added in the ucode.
 745  */
 746 #define D11_PHY_HDR_LEN 6
 747
 748 /* TX DMA buffer header */
 749 struct d11txh {
 750         u16 MacTxControlLow;    /* 0x0 */
 751         u16 MacTxControlHigh;   /* 0x1 */
 752         u16 MacFrameControl;    /* 0x2 */
 753         u16 TxFesTimeNormal;    /* 0x3 */
 754         u16 PhyTxControlWord;   /* 0x4 */
 755         u16 PhyTxControlWord_1; /* 0x5 */
 756         u16 PhyTxControlWord_1_Fbr;     /* 0x6 */
 757         u16 PhyTxControlWord_1_Rts;     /* 0x7 */
 758         u16 PhyTxControlWord_1_FbrRts;  /* 0x8 */
 759         u16 MainRates;  /* 0x9 */
 760         u16 XtraFrameTypes;     /* 0xa */
 761         u8 IV[16];              /* 0x0b - 0x12 */
 762         u8 TxFrameRA[6];        /* 0x13 - 0x15 */
 763         u16 TxFesTimeFallback;  /* 0x16 */
 764         u8 RTSPLCPFallback[6];  /* 0x17 - 0x19 */
 765         u16 RTSDurFallback;     /* 0x1a */
 766         u8 FragPLCPFallback[6]; /* 0x1b - 1d */
 767         u16 FragDurFallback;    /* 0x1e */
 768         u16 MModeLen;   /* 0x1f */
 769         u16 MModeFbrLen;        /* 0x20 */
 770         u16 TstampLow;  /* 0x21 */
 771         u16 TstampHigh; /* 0x22 */
 772         u16 ABI_MimoAntSel;     /* 0x23 */
 773         u16 PreloadSize;        /* 0x24 */
 774         u16 AmpduSeqCtl;        /* 0x25 */
 775         u16 TxFrameID;  /* 0x26 */
 776         u16 TxStatus;   /* 0x27 */
 777         u16 MaxNMpdus;  /* 0x28 */
 778         u16 MaxABytes_MRT;      /* 0x29 */
 779         u16 MaxABytes_FBR;      /* 0x2a */
 780         u16 MinMBytes;  /* 0x2b */
 781         u8 RTSPhyHeader[D11_PHY_HDR_LEN];       /* 0x2c - 0x2e */
 782         struct ieee80211_rts rts_frame; /* 0x2f - 0x36 */
 783         u16 PAD;                /* 0x37 */
 784 } __packed;
 785
 786 #define D11_TXH_LEN             112     /* bytes */
 787
 788 /* Frame Types */
 789 #define FT_CCK  0
 790 #define FT_OFDM 1
 791 #define FT_HT   2
 792 #define FT_N    3
 793
 794 /*
 795  * Position of MPDU inside A-MPDU; indicated with bits 10:9
 796  * of MacTxControlLow
 797  */
 798 #define TXC_AMPDU_SHIFT         9       /* shift for ampdu settings */
 799 #define TXC_AMPDU_NONE          0       /* Regular MPDU, not an A-MPDU */
 800 #define TXC_AMPDU_FIRST         1       /* first MPDU of an A-MPDU */
 801 #define TXC_AMPDU_MIDDLE        2       /* intermediate MPDU of an A-MPDU */
 802 #define TXC_AMPDU_LAST          3       /* last (or single) MPDU of an A-MPDU */
 803
 804 /*== MacTxControlLow ==*/
 805 #define TXC_AMIC                0x8000
 806 #define TXC_SENDCTS             0x0800
 807 #define TXC_AMPDU_MASK          0x0600
 808 #define TXC_BW_40               0x0100
 809 #define TXC_FREQBAND_5G         0x0080
 810 #define TXC_DFCS                0x0040
 811 #define TXC_IGNOREPMQ           0x0020
 812 #define TXC_HWSEQ               0x0010
 813 #define TXC_STARTMSDU           0x0008
 814 #define TXC_SENDRTS             0x0004
 815 #define TXC_LONGFRAME           0x0002
 816 #define TXC_IMMEDACK            0x0001
 817
 818 /*== MacTxControlHigh ==*/
 819 /* RTS fallback preamble type 1 = SHORT 0 = LONG */
 820 #define TXC_PREAMBLE_RTS_FB_SHORT       0x8000
 821 /* RTS main rate preamble type 1 = SHORT 0 = LONG */
 822 #define TXC_PREAMBLE_RTS_MAIN_SHORT     0x4000
 823 /*
 824  * Main fallback rate preamble type
 825  *   1 = SHORT for OFDM/GF for MIMO
 826  *   0 = LONG for CCK/MM for MIMO
 827  */
 828 #define TXC_PREAMBLE_DATA_FB_SHORT      0x2000
 829
 830 /* TXC_PREAMBLE_DATA_MAIN is in PhyTxControl bit 5 */
 831 /* use fallback rate for this AMPDU */
 832 #define TXC_AMPDU_FBR           0x1000
 833 #define TXC_SECKEY_MASK         0x0FF0
 834 #define TXC_SECKEY_SHIFT        4
 835 /* Use alternate txpwr defined at loc. M_ALT_TXPWR_IDX */
 836 #define TXC_ALT_TXPWR           0x0008
 837 #define TXC_SECTYPE_MASK        0x0007
 838 #define TXC_SECTYPE_SHIFT       0
 839
 840 /* Null delimiter for Fallback rate */
 841 #define AMPDU_FBR_NULL_DELIM  5 /* Location of Null delimiter count for AMPDU */
 842
 843 /* PhyTxControl for Mimophy */
 844 #define PHY_TXC_PWR_MASK        0xFC00
 845 #define PHY_TXC_PWR_SHIFT       10
 846 #define PHY_TXC_ANT_MASK        0x03C0  /* bit 6, 7, 8, 9 */
 847 #define PHY_TXC_ANT_SHIFT       6
 848 #define PHY_TXC_ANT_0_1         0x00C0  /* auto, last rx */
 849 #define PHY_TXC_LCNPHY_ANT_LAST 0x0000
 850 #define PHY_TXC_ANT_3           0x0200  /* virtual antenna 3 */
 851 #define PHY_TXC_ANT_2           0x0100  /* virtual antenna 2 */
 852 #define PHY_TXC_ANT_1           0x0080  /* virtual antenna 1 */
 853 #define PHY_TXC_ANT_0           0x0040  /* virtual antenna 0 */
 854 #define PHY_TXC_SHORT_HDR       0x0010
 855
 856 #define PHY_TXC_OLD_ANT_0       0x0000
 857 #define PHY_TXC_OLD_ANT_1       0x0100
 858 #define PHY_TXC_OLD_ANT_LAST    0x0300
 859
 860 /* PhyTxControl_1 for Mimophy */
 861 #define PHY_TXC1_BW_MASK                0x0007
 862 #define PHY_TXC1_BW_10MHZ               0
 863 #define PHY_TXC1_BW_10MHZ_UP            1
 864 #define PHY_TXC1_BW_20MHZ               2
 865 #define PHY_TXC1_BW_20MHZ_UP            3
 866 #define PHY_TXC1_BW_40MHZ               4
 867 #define PHY_TXC1_BW_40MHZ_DUP           5
 868 #define PHY_TXC1_MODE_SHIFT             3
 869 #define PHY_TXC1_MODE_MASK              0x0038
 870 #define PHY_TXC1_MODE_SISO              0
 871 #define PHY_TXC1_MODE_CDD               1
 872 #define PHY_TXC1_MODE_STBC              2
 873 #define PHY_TXC1_MODE_SDM               3
 874
 875 /* PhyTxControl for HTphy that are different from Mimophy */
 876 #define PHY_TXC_HTANT_MASK              0x3fC0  /* bits 6-13 */
 877
 878 /* XtraFrameTypes */
 879 #define XFTS_RTS_FT_SHIFT       2
 880 #define XFTS_FBRRTS_FT_SHIFT    4
 881 #define XFTS_CHANNEL_SHIFT      8
 882
 883 /* Antenna diversity bit in ant_wr_settle */
 884 #define PHY_AWS_ANTDIV          0x2000
 885
 886 /* IFS ctl */
 887 #define IFS_USEEDCF     (1 << 2)
 888
 889 /* IFS ctl1 */
 890 #define IFS_CTL1_EDCRS  (1 << 3)
 891 #define IFS_CTL1_EDCRS_20L (1 << 4)
 892 #define IFS_CTL1_EDCRS_40 (1 << 5)
 893
 894 /* ABI_MimoAntSel */
 895 #define ABI_MAS_ADDR_BMP_IDX_MASK       0x0f00
 896 #define ABI_MAS_ADDR_BMP_IDX_SHIFT      8
 897 #define ABI_MAS_FBR_ANT_PTN_MASK        0x00f0
 898 #define ABI_MAS_FBR_ANT_PTN_SHIFT       4
 899 #define ABI_MAS_MRT_ANT_PTN_MASK        0x000f
 900
 901 /* tx status packet */
 902 struct tx_status {
 903         u16 framelen;
 904         u16 PAD;
 905         u16 frameid;
 906         u16 status;
 907         u16 lasttxtime;
 908         u16 sequence;
 909         u16 phyerr;
 910         u16 ackphyrxsh;
 911 } __packed;
 912
 913 #define TXSTATUS_LEN    16
 914
 915 /* status field bit definitions */
 916 #define TX_STATUS_FRM_RTX_MASK  0xF000
 917 #define TX_STATUS_FRM_RTX_SHIFT 12
 918 #define TX_STATUS_RTS_RTX_MASK  0x0F00
 919 #define TX_STATUS_RTS_RTX_SHIFT 8
 920 #define TX_STATUS_MASK          0x00FE
 921 #define TX_STATUS_PMINDCTD      (1 << 7) /* PM mode indicated to AP */
 922 #define TX_STATUS_INTERMEDIATE  (1 << 6) /* intermediate or 1st ampdu pkg */
 923 #define TX_STATUS_AMPDU         (1 << 5) /* AMPDU status */
 924 #define TX_STATUS_SUPR_MASK     0x1C     /* suppress status bits (4:2) */
 925 #define TX_STATUS_SUPR_SHIFT    2
 926 #define TX_STATUS_ACK_RCV       (1 << 1) /* ACK received */
 927 #define TX_STATUS_VALID         (1 << 0) /* Tx status valid */
 928 #define TX_STATUS_NO_ACK        0
 929
 930 /* suppress status reason codes */
 931 #define TX_STATUS_SUPR_PMQ      (1 << 2) /* PMQ entry */
 932 #define TX_STATUS_SUPR_FLUSH    (2 << 2) /* flush request */
 933 #define TX_STATUS_SUPR_FRAG     (3 << 2) /* previous frag failure */
 934 #define TX_STATUS_SUPR_TBTT     (3 << 2) /* SHARED: Probe resp supr for TBTT */
 935 #define TX_STATUS_SUPR_BADCH    (4 << 2) /* channel mismatch */
 936 #define TX_STATUS_SUPR_EXPTIME  (5 << 2) /* lifetime expiry */
 937 #define TX_STATUS_SUPR_UF       (6 << 2) /* underflow */
 938
 939 /* Unexpected tx status for rate update */
 940 #define TX_STATUS_UNEXP(status) \
 941         ((((status) & TX_STATUS_INTERMEDIATE) != 0) && \
 942          TX_STATUS_UNEXP_AMPDU(status))
 943
 944 /* Unexpected tx status for A-MPDU rate update */
 945 #define TX_STATUS_UNEXP_AMPDU(status) \
 946         ((((status) & TX_STATUS_SUPR_MASK) != 0) && \
 947          (((status) & TX_STATUS_SUPR_MASK) != TX_STATUS_SUPR_EXPTIME))
 948
 949 #define TX_STATUS_BA_BMAP03_MASK        0xF000  /* ba bitmap 0:3 in 1st pkg */
 950 #define TX_STATUS_BA_BMAP03_SHIFT       12      /* ba bitmap 0:3 in 1st pkg */
 951 #define TX_STATUS_BA_BMAP47_MASK        0x001E  /* ba bitmap 4:7 in 2nd pkg */
 952 #define TX_STATUS_BA_BMAP47_SHIFT       3       /* ba bitmap 4:7 in 2nd pkg */
 953
 954 /* RXE (Receive Engine) */
 955
 956 /* RCM_CTL */
 957 #define RCM_INC_MASK_H          0x0080
 958 #define RCM_INC_MASK_L          0x0040
 959 #define RCM_INC_DATA            0x0020
 960 #define RCM_INDEX_MASK          0x001F
 961 #define RCM_SIZE                15
 962
 963 #define RCM_MAC_OFFSET          0       /* current MAC address */
 964 #define RCM_BSSID_OFFSET        3       /* current BSSID address */
 965 #define RCM_F_BSSID_0_OFFSET    6       /* foreign BSS CFP tracking */
 966 #define RCM_F_BSSID_1_OFFSET    9       /* foreign BSS CFP tracking */
 967 #define RCM_F_BSSID_2_OFFSET    12      /* foreign BSS CFP tracking */
 968
 969 #define RCM_WEP_TA0_OFFSET      16
 970 #define RCM_WEP_TA1_OFFSET      19
 971 #define RCM_WEP_TA2_OFFSET      22
 972 #define RCM_WEP_TA3_OFFSET      25
 973
 974 /* PSM Block */
 975
 976 /* psm_phy_hdr_param bits */
 977 #define MAC_PHY_RESET           1
 978 #define MAC_PHY_CLOCK_EN        2
 979 #define MAC_PHY_FORCE_CLK       4
 980
 981 /* WEP Block */
 982
 983 /* WEP_WKEY */
 984 #define WKEY_START              (1 << 8)
 985 #define WKEY_SEL_MASK           0x1F
 986
 987 /* WEP data formats */
 988
 989 /* the number of RCMTA entries */
 990 #define RCMTA_SIZE 50
 991
 992 #define M_ADDR_BMP_BLK          (0x37e * 2)
 993 #define M_ADDR_BMP_BLK_SZ       12
 994
 995 #define ADDR_BMP_RA             (1 << 0)        /* Receiver Address (RA) */
 996 #define ADDR_BMP_TA             (1 << 1)        /* Transmitter Address (TA) */
 997 #define ADDR_BMP_BSSID          (1 << 2)        /* BSSID */
 998 #define ADDR_BMP_AP             (1 << 3)        /* Infra-BSS Access Point */
 999 #define ADDR_BMP_STA            (1 << 4)        /* Infra-BSS Station */
1000 #define ADDR_BMP_RESERVED1      (1 << 5)
1001 #define ADDR_BMP_RESERVED2      (1 << 6)
1002 #define ADDR_BMP_RESERVED3      (1 << 7)
1003 #define ADDR_BMP_BSS_IDX_MASK   (3 << 8)        /* BSS control block index */
1004 #define ADDR_BMP_BSS_IDX_SHIFT  8
1005
1006 #define WSEC_MAX_RCMTA_KEYS     54
1007
1008 /* max keys in M_TKMICKEYS_BLK */
1009 #define WSEC_MAX_TKMIC_ENGINE_KEYS              12      /* 8 + 4 default */
1010
1011 /* max RXE match registers */
1012 #define WSEC_MAX_RXE_KEYS       4
1013
1014 /* SECKINDXALGO (Security Key Index & Algorithm Block) word format */
1015 /* SKL (Security Key Lookup) */
1016 #define SKL_ALGO_MASK           0x0007
1017 #define SKL_ALGO_SHIFT          0
1018 #define SKL_KEYID_MASK          0x0008
1019 #define SKL_KEYID_SHIFT         3
1020 #define SKL_INDEX_MASK          0x03F0
1021 #define SKL_INDEX_SHIFT         4
1022 #define SKL_GRP_ALGO_MASK       0x1c00
1023 #define SKL_GRP_ALGO_SHIFT      10
1024
1025 /* additional bits defined for IBSS group key support */
1026 #define SKL_IBSS_INDEX_MASK     0x01F0
1027 #define SKL_IBSS_INDEX_SHIFT    4
1028 #define SKL_IBSS_KEYID1_MASK    0x0600
1029 #define SKL_IBSS_KEYID1_SHIFT   9
1030 #define SKL_IBSS_KEYID2_MASK    0x1800
1031 #define SKL_IBSS_KEYID2_SHIFT   11
1032 #define SKL_IBSS_KEYALGO_MASK   0xE000
1033 #define SKL_IBSS_KEYALGO_SHIFT  13
1034
1035 #define WSEC_MODE_OFF           0
1036 #define WSEC_MODE_HW            1
1037 #define WSEC_MODE_SW            2
1038
1039 #define WSEC_ALGO_OFF           0
1040 #define WSEC_ALGO_WEP1          1
1041 #define WSEC_ALGO_TKIP          2
1042 #define WSEC_ALGO_AES           3
1043 #define WSEC_ALGO_WEP128        4
1044 #define WSEC_ALGO_AES_LEGACY    5
1045 #define WSEC_ALGO_NALG          6
1046
1047 #define AES_MODE_NONE           0
1048 #define AES_MODE_CCM            1
1049
1050 /* WEP_CTL (Rev 0) */
1051 #define WECR0_KEYREG_SHIFT      0
1052 #define WECR0_KEYREG_MASK       0x7
1053 #define WECR0_DECRYPT           (1 << 3)
1054 #define WECR0_IVINLINE          (1 << 4)
1055 #define WECR0_WEPALG_SHIFT      5
1056 #define WECR0_WEPALG_MASK       (0x7 << 5)
1057 #define WECR0_WKEYSEL_SHIFT     8
1058 #define WECR0_WKEYSEL_MASK      (0x7 << 8)
1059 #define WECR0_WKEYSTART         (1 << 11)
1060 #define WECR0_WEPINIT           (1 << 14)
1061 #define WECR0_ICVERR            (1 << 15)
1062
1063 /* Frame template map byte offsets */
1064 #define T_ACTS_TPL_BASE         (0)
1065 #define T_NULL_TPL_BASE         (0xc * 2)
1066 #define T_QNULL_TPL_BASE        (0x1c * 2)
1067 #define T_RR_TPL_BASE           (0x2c * 2)
1068 #define T_BCN0_TPL_BASE         (0x34 * 2)
1069 #define T_PRS_TPL_BASE          (0x134 * 2)
1070 #define T_BCN1_TPL_BASE         (0x234 * 2)
1071 #define T_TX_FIFO_TXRAM_BASE    (T_ACTS_TPL_BASE + \
1072                                  (TXFIFO_START_BLK * TXFIFO_SIZE_UNIT))
1073
1074 #define T_BA_TPL_BASE           T_QNULL_TPL_BASE /* template area for BA */
1075
1076 #define T_RAM_ACCESS_SZ         4       /* template ram is 4 byte access only */
1077
1078 /* Shared Mem byte offsets */
1079
1080 /* Location where the ucode expects the corerev */
1081 #define M_MACHW_VER             (0x00b * 2)
1082
1083 /* Location where the ucode expects the MAC capabilities */
1084 #define M_MACHW_CAP_L           (0x060 * 2)
1085 #define M_MACHW_CAP_H   (0x061 * 2)
1086
1087 /* WME shared memory */
1088 #define M_EDCF_STATUS_OFF       (0x007 * 2)
1089 #define M_TXF_CUR_INDEX         (0x018 * 2)
1090 #define M_EDCF_QINFO            (0x120 * 2)
1091
1092 /* PS-mode related parameters */
1093 #define M_DOT11_SLOT            (0x008 * 2)
1094 #define M_DOT11_DTIMPERIOD      (0x009 * 2)
1095 #define M_NOSLPZNATDTIM         (0x026 * 2)
1096
1097 /* Beacon-related parameters */
1098 #define M_BCN0_FRM_BYTESZ       (0x00c * 2)     /* Bcn 0 template length */
1099 #define M_BCN1_FRM_BYTESZ       (0x00d * 2)     /* Bcn 1 template length */
1100 #define M_BCN_TXTSF_OFFSET      (0x00e * 2)
1101 #define M_TIMBPOS_INBEACON      (0x00f * 2)
1102 #define M_SFRMTXCNTFBRTHSD      (0x022 * 2)
1103 #define M_LFRMTXCNTFBRTHSD      (0x023 * 2)
1104 #define M_BCN_PCTLWD            (0x02a * 2)
1105 #define M_BCN_LI                (0x05b * 2)     /* beacon listen interval */
1106
1107 /* MAX Rx Frame len */
1108 #define M_MAXRXFRM_LEN          (0x010 * 2)
1109
1110 /* ACK/CTS related params */
1111 #define M_RSP_PCTLWD            (0x011 * 2)
1112
1113 /* Hardware Power Control */
1114 #define M_TXPWR_N               (0x012 * 2)
1115 #define M_TXPWR_TARGET          (0x013 * 2)
1116 #define M_TXPWR_MAX             (0x014 * 2)
1117 #define M_TXPWR_CUR             (0x019 * 2)
1118
1119 /* Rx-related parameters */
1120 #define M_RX_PAD_DATA_OFFSET    (0x01a * 2)
1121
1122 /* WEP Shared mem data */
1123 #define M_SEC_DEFIVLOC          (0x01e * 2)
1124 #define M_SEC_VALNUMSOFTMCHTA   (0x01f * 2)
1125 #define M_PHYVER                (0x028 * 2)
1126 #define M_PHYTYPE               (0x029 * 2)
1127 #define M_SECRXKEYS_PTR         (0x02b * 2)
1128 #define M_TKMICKEYS_PTR         (0x059 * 2)
1129 #define M_SECKINDXALGO_BLK      (0x2ea * 2)
1130 #define M_SECKINDXALGO_BLK_SZ   54
1131 #define M_SECPSMRXTAMCH_BLK     (0x2fa * 2)
1132 #define M_TKIP_TSC_TTAK         (0x18c * 2)
1133 #define D11_MAX_KEY_SIZE        16
1134
1135 #define M_MAX_ANTCNT            (0x02e * 2)     /* antenna swap threshold */
1136
1137 /* Probe response related parameters */
1138 #define M_SSIDLEN               (0x024 * 2)
1139 #define M_PRB_RESP_FRM_LEN      (0x025 * 2)
1140 #define M_PRS_MAXTIME           (0x03a * 2)
1141 #define M_SSID                  (0xb0 * 2)
1142 #define M_CTXPRS_BLK            (0xc0 * 2)
1143 #define C_CTX_PCTLWD_POS        (0x4 * 2)
1144
1145 /* Delta between OFDM and CCK power in CCK power boost mode */
1146 #define M_OFDM_OFFSET           (0x027 * 2)
1147
1148 /* TSSI for last 4 11b/g CCK packets transmitted */
1149 #define M_B_TSSI_0              (0x02c * 2)
1150 #define M_B_TSSI_1              (0x02d * 2)
1151
1152 /* Host flags to turn on ucode options */
1153 #define M_HOST_FLAGS1           (0x02f * 2)
1154 #define M_HOST_FLAGS2           (0x030 * 2)
1155 #define M_HOST_FLAGS3           (0x031 * 2)
1156 #define M_HOST_FLAGS4           (0x03c * 2)
1157 #define M_HOST_FLAGS5           (0x06a * 2)
1158 #define M_HOST_FLAGS_SZ         16
1159
1160 #define M_RADAR_REG             (0x033 * 2)
1161
1162 /* TSSI for last 4 11a OFDM packets transmitted */
1163 #define M_A_TSSI_0              (0x034 * 2)
1164 #define M_A_TSSI_1              (0x035 * 2)
1165
1166 /* noise interference measurement */
1167 #define M_NOISE_IF_COUNT        (0x034 * 2)
1168 #define M_NOISE_IF_TIMEOUT      (0x035 * 2)
1169
1170 #define M_RF_RX_SP_REG1         (0x036 * 2)
1171
1172 /* TSSI for last 4 11g OFDM packets transmitted */
1173 #define M_G_TSSI_0              (0x038 * 2)
1174 #define M_G_TSSI_1              (0x039 * 2)
1175
1176 /* Background noise measure */
1177 #define M_JSSI_0                (0x44 * 2)
1178 #define M_JSSI_1                (0x45 * 2)
1179 #define M_JSSI_AUX              (0x46 * 2)
1180
1181 #define M_CUR_2050_RADIOCODE    (0x47 * 2)
1182
1183 /* TX fifo sizes */
1184 #define M_FIFOSIZE0             (0x4c * 2)
1185 #define M_FIFOSIZE1             (0x4d * 2)
1186 #define M_FIFOSIZE2             (0x4e * 2)
1187 #define M_FIFOSIZE3             (0x4f * 2)
1188 #define D11_MAX_TX_FRMS         32      /* max frames allowed in tx fifo */
1189
1190 /* Current channel number plus upper bits */
1191 #define M_CURCHANNEL            (0x50 * 2)
1192 #define D11_CURCHANNEL_5G       0x0100;
1193 #define D11_CURCHANNEL_40       0x0200;
1194 #define D11_CURCHANNEL_MAX      0x00FF;
1195
1196 /* last posted frameid on the bcmc fifo */
1197 #define M_BCMC_FID              (0x54 * 2)
1198 #define INVALIDFID              0xffff
1199
1200 /* extended beacon phyctl bytes for 11N */
1201 #define M_BCN_PCTL1WD           (0x058 * 2)
1202
1203 /* idle busy ratio to duty_cycle requirement  */
1204 #define M_TX_IDLE_BUSY_RATIO_X_16_CCK  (0x52 * 2)
1205 #define M_TX_IDLE_BUSY_RATIO_X_16_OFDM (0x5A * 2)
1206
1207 /* CW RSSI for LCNPHY */
1208 #define M_LCN_RSSI_0            0x1332
1209 #define M_LCN_RSSI_1            0x1338
1210 #define M_LCN_RSSI_2            0x133e
1211 #define M_LCN_RSSI_3            0x1344
1212
1213 /* SNR for LCNPHY */
1214 #define M_LCN_SNR_A_0   0x1334
1215 #define M_LCN_SNR_B_0   0x1336
1216
1217 #define M_LCN_SNR_A_1   0x133a
1218 #define M_LCN_SNR_B_1   0x133c
1219
1220 #define M_LCN_SNR_A_2   0x1340
1221 #define M_LCN_SNR_B_2   0x1342
1222
1223 #define M_LCN_SNR_A_3   0x1346
1224 #define M_LCN_SNR_B_3   0x1348
1225
1226 #define M_LCN_LAST_RESET        (81*2)
1227 #define M_LCN_LAST_LOC  (63*2)
1228 #define M_LCNPHY_RESET_STATUS (4902)
1229 #define M_LCNPHY_DSC_TIME       (0x98d*2)
1230 #define M_LCNPHY_RESET_CNT_DSC (0x98b*2)
1231 #define M_LCNPHY_RESET_CNT      (0x98c*2)
1232
1233 /* Rate table offsets */
1234 #define M_RT_DIRMAP_A           (0xe0 * 2)
1235 #define M_RT_BBRSMAP_A          (0xf0 * 2)
1236 #define M_RT_DIRMAP_B           (0x100 * 2)
1237 #define M_RT_BBRSMAP_B          (0x110 * 2)
1238
1239 /* Rate table entry offsets */
1240 #define M_RT_PRS_PLCP_POS       10
1241 #define M_RT_PRS_DUR_POS        16
1242 #define M_RT_OFDM_PCTL1_POS     18
1243
1244 #define M_20IN40_IQ                     (0x380 * 2)
1245
1246 /* SHM locations where ucode stores the current power index */
1247 #define M_CURR_IDX1             (0x384 * 2)
1248 #define M_CURR_IDX2             (0x387 * 2)
1249
1250 #define M_BSCALE_ANT0   (0x5e * 2)
1251 #define M_BSCALE_ANT1   (0x5f * 2)
1252
1253 /* Antenna Diversity Testing */
1254 #define M_MIMO_ANTSEL_RXDFLT    (0x63 * 2)
1255 #define M_ANTSEL_CLKDIV (0x61 * 2)
1256 #define M_MIMO_ANTSEL_TXDFLT    (0x64 * 2)
1257
1258 #define M_MIMO_MAXSYM   (0x5d * 2)
1259 #define MIMO_MAXSYM_DEF         0x8000  /* 32k */
1260 #define MIMO_MAXSYM_MAX         0xffff  /* 64k */
1261
1262 #define M_WATCHDOG_8TU          (0x1e * 2)
1263 #define WATCHDOG_8TU_DEF        5
1264 #define WATCHDOG_8TU_MAX        10
1265
1266 /* Manufacturing Test Variables */
1267 /* PER test mode */
1268 #define M_PKTENG_CTRL           (0x6c * 2)
1269 /* IFS for TX mode */
1270 #define M_PKTENG_IFS            (0x6d * 2)
1271 /* Lower word of tx frmcnt/rx lostcnt */
1272 #define M_PKTENG_FRMCNT_LO      (0x6e * 2)
1273 /* Upper word of tx frmcnt/rx lostcnt */
1274 #define M_PKTENG_FRMCNT_HI      (0x6f * 2)
1275
1276 /* Index variation in vbat ripple */
1277 #define M_LCN_PWR_IDX_MAX       (0x67 * 2) /* highest index read by ucode */
1278 #define M_LCN_PWR_IDX_MIN       (0x66 * 2) /* lowest index read by ucode */
1279
1280 /* M_PKTENG_CTRL bit definitions */
1281 #define M_PKTENG_MODE_TX                0x0001
1282 #define M_PKTENG_MODE_TX_RIFS           0x0004
1283 #define M_PKTENG_MODE_TX_CTS            0x0008
1284 #define M_PKTENG_MODE_RX                0x0002
1285 #define M_PKTENG_MODE_RX_WITH_ACK       0x0402
1286 #define M_PKTENG_MODE_MASK              0x0003
1287 /* TX frames indicated in the frmcnt reg */
1288 #define M_PKTENG_FRMCNT_VLD             0x0100
1289
1290 /* Sample Collect parameters (bitmap and type) */
1291 /* Trigger bitmap for sample collect */
1292 #define M_SMPL_COL_BMP          (0x37d * 2)
1293 /* Sample collect type */
1294 #define M_SMPL_COL_CTL          (0x3b2 * 2)
1295
1296 #define ANTSEL_CLKDIV_4MHZ      6
1297 #define MIMO_ANTSEL_BUSY        0x4000  /* bit 14 (busy) */
1298 #define MIMO_ANTSEL_SEL         0x8000  /* bit 15 write the value */
1299 #define MIMO_ANTSEL_WAIT        50      /* 50us wait */
1300 #define MIMO_ANTSEL_OVERRIDE    0x8000  /* flag */
1301
1302 struct shm_acparams {
1303         u16 txop;
1304         u16 cwmin;
1305         u16 cwmax;
1306         u16 cwcur;
1307         u16 aifs;
1308         u16 bslots;
1309         u16 reggap;
1310         u16 status;
1311         u16 rsvd[8];
1312 } __packed;
1313 #define M_EDCF_QLEN     (16 * 2)
1314
1315 #define WME_STATUS_NEWAC        (1 << 8)
1316
1317 /* M_HOST_FLAGS */
1318 #define MHFMAX          5       /* Number of valid hostflag half-word (u16) */
1319 #define MHF1            0       /* Hostflag 1 index */
1320 #define MHF2            1       /* Hostflag 2 index */
1321 #define MHF3            2       /* Hostflag 3 index */
1322 #define MHF4            3       /* Hostflag 4 index */
1323 #define MHF5            4       /* Hostflag 5 index */
1324
1325 /* Flags in M_HOST_FLAGS */
1326 /* Enable ucode antenna diversity help */
1327 #define MHF1_ANTDIV             0x0001
1328 /* Enable EDCF access control */
1329 #define MHF1_EDCF               0x0100
1330 #define MHF1_IQSWAP_WAR         0x0200
1331 /* Disable Slow clock request, for corerev < 11 */
1332 #define MHF1_FORCEFASTCLK       0x0400
1333
1334 /* Flags in M_HOST_FLAGS2 */
1335 /* PR16165WAR : Enable ucode PCI slow clock WAR */
1336 #define MHF2_PCISLOWCLKWAR      0x0008
1337 /* Flush BCMC FIFO immediately */
1338 #define MHF2_TXBCMC_NOW         0x0040
1339 /* Enable ucode/hw power control */
1340 #define MHF2_HWPWRCTL           0x0080
1341 #define MHF2_NPHY40MHZ_WAR      0x0800
1342
1343 /* Flags in M_HOST_FLAGS3 */
1344 /* enabled mimo antenna selection */
1345 #define MHF3_ANTSEL_EN          0x0001
1346 /* antenna selection mode: 0: 2x3, 1: 2x4 */
1347 #define MHF3_ANTSEL_MODE        0x0002
1348 #define MHF3_RESERVED1          0x0004
1349 #define MHF3_RESERVED2          0x0008
1350 #define MHF3_NPHY_MLADV_WAR     0x0010
1351
1352 /* Flags in M_HOST_FLAGS4 */
1353 /* force bphy Tx on core 0 (board level WAR) */
1354 #define MHF4_BPHY_TXCORE0       0x0080
1355 /* for 4313A0 FEM boards */
1356 #define MHF4_EXTPA_ENABLE       0x4000
1357
1358 /* Flags in M_HOST_FLAGS5 */
1359 #define MHF5_4313_GPIOCTRL      0x0001
1360 #define MHF5_RESERVED1          0x0002
1361 #define MHF5_RESERVED2          0x0004
1362 /* Radio power setting for ucode */
1363 #define M_RADIO_PWR             (0x32 * 2)
1364
1365 /* phy noise recorded by ucode right after tx */
1366 #define M_PHY_NOISE             (0x037 * 2)
1367 #define PHY_NOISE_MASK          0x00ff
1368
1369 /*
1370  * Receive Frame Data Header for 802.11b DCF-only frames
1371  *
1372  * RxFrameSize: Actual byte length of the frame data received
1373  * PAD: padding (not used)
1374  * PhyRxStatus_0: PhyRxStatus 15:0
1375  * PhyRxStatus_1: PhyRxStatus 31:16
1376  * PhyRxStatus_2: PhyRxStatus 47:32
1377  * PhyRxStatus_3: PhyRxStatus 63:48
1378  * PhyRxStatus_4: PhyRxStatus 79:64
1379  * PhyRxStatus_5: PhyRxStatus 95:80
1380  * RxStatus1: MAC Rx Status
1381  * RxStatus2: extended MAC Rx status
1382  * RxTSFTime: RxTSFTime time of first MAC symbol + M_PHY_PLCPRX_DLY
1383  * RxChan: gain code, channel radio code, and phy type
1384  */
1385 struct d11rxhdr {
1386         u16 RxFrameSize;
1387         u16 PAD;
1388         u16 PhyRxStatus_0;
1389         u16 PhyRxStatus_1;
1390         u16 PhyRxStatus_2;
1391         u16 PhyRxStatus_3;
1392         u16 PhyRxStatus_4;
1393         u16 PhyRxStatus_5;
1394         u16 RxStatus1;
1395         u16 RxStatus2;
1396         u16 RxTSFTime;
1397         u16 RxChan;
1398 } __packed;
1399
1400 #define RXHDR_LEN               24      /* sizeof struct d11rxhdr */
1401 #define FRAMELEN(h)             ((h)->RxFrameSize)
1402
1403 /*
1404  * rxhdr: received frame header data
1405  * tsf_l: TSF_L reading
1406  * rssi: computed instanteneous rssi in BMAC
1407  * rxpwr0: obsoleted, place holder for legacy ROM code. use rxpwr[]
1408  * rxpwr1: obsoleted, place holder for legacy ROM code. use rxpwr[]
1409  * do_rssi_ma: do per-pkt sampling for per-antenna ma in HIGH
1410  * rxpwr: rssi for supported antennas
1411  */
1412 struct brcms_d11rxhdr {
1413         struct d11rxhdr rxhdr;
1414         u32 tsf_l;
1415         s8 rssi;
1416         s8 rxpwr0;
1417         s8 rxpwr1;
1418         s8 do_rssi_ma;
1419         s8 rxpwr[WL_RSSI_ANT_MAX];
1420 } __packed;
1421
1422 /* PhyRxStatus_0: */
1423 /* NPHY only: CCK, OFDM, preN, N */
1424 #define PRXS0_FT_MASK           0x0003
1425 /* NPHY only: clip count adjustment steps by AGC */
1426 #define PRXS0_CLIP_MASK         0x000C
1427 #define PRXS0_CLIP_SHIFT        2
1428 /* PHY received a frame with unsupported rate */
1429 #define PRXS0_UNSRATE           0x0010
1430 /* GPHY: rx ant, NPHY: upper sideband */
1431 #define PRXS0_RXANT_UPSUBBAND   0x0020
1432 /* CCK frame only: lost crs during cck frame reception */
1433 #define PRXS0_LCRS              0x0040
1434 /* Short Preamble */
1435 #define PRXS0_SHORTH            0x0080
1436 /* PLCP violation */
1437 #define PRXS0_PLCPFV            0x0100
1438 /* PLCP header integrity check failed */
1439 #define PRXS0_PLCPHCF           0x0200
1440 /* legacy PHY gain control */
1441 #define PRXS0_GAIN_CTL          0x4000
1442 /* NPHY: Antennas used for received frame, bitmask */
1443 #define PRXS0_ANTSEL_MASK       0xF000
1444 #define PRXS0_ANTSEL_SHIFT      0x12
1445
1446 /* subfield PRXS0_FT_MASK */
1447 #define PRXS0_CCK               0x0000
1448 /* valid only for G phy, use rxh->RxChan for A phy */
1449 #define PRXS0_OFDM              0x0001
1450 #define PRXS0_PREN              0x0002
1451 #define PRXS0_STDN              0x0003
1452
1453 /* subfield PRXS0_ANTSEL_MASK */
1454 #define PRXS0_ANTSEL_0          0x0     /* antenna 0 is used */
1455 #define PRXS0_ANTSEL_1          0x2     /* antenna 1 is used */
1456 #define PRXS0_ANTSEL_2          0x4     /* antenna 2 is used */
1457 #define PRXS0_ANTSEL_3          0x8     /* antenna 3 is used */
1458
1459 /* PhyRxStatus_1: */
1460 #define PRXS1_JSSI_MASK         0x00FF
1461 #define PRXS1_JSSI_SHIFT        0
1462 #define PRXS1_SQ_MASK           0xFF00
1463 #define PRXS1_SQ_SHIFT          8
1464
1465 /* nphy PhyRxStatus_1: */
1466 #define PRXS1_nphy_PWR0_MASK    0x00FF
1467 #define PRXS1_nphy_PWR1_MASK    0xFF00
1468
1469 /* HTPHY Rx Status defines */
1470 /* htphy PhyRxStatus_0: those bit are overlapped with PhyRxStatus_0 */
1471 #define PRXS0_BAND              0x0400  /* 0 = 2.4G, 1 = 5G */
1472 #define PRXS0_RSVD              0x0800  /* reserved; set to 0 */
1473 #define PRXS0_UNUSED            0xF000  /* unused and not defined; set to 0 */
1474
1475 /* htphy PhyRxStatus_1: */
1476 /* core enables for {3..0}, 0=disabled, 1=enabled */
1477 #define PRXS1_HTPHY_CORE_MASK   0x000F
1478 /* antenna configation */
1479 #define PRXS1_HTPHY_ANTCFG_MASK 0x00F0
1480 /* Mixmode PLCP Length low byte mask */
1481 #define PRXS1_HTPHY_MMPLCPLenL_MASK     0xFF00
1482
1483 /* htphy PhyRxStatus_2: */
1484 /* Mixmode PLCP Length high byte maskw */
1485 #define PRXS2_HTPHY_MMPLCPLenH_MASK     0x000F
1486 /* Mixmode PLCP rate mask */
1487 #define PRXS2_HTPHY_MMPLCH_RATE_MASK    0x00F0
1488 /* Rx power on core 0 */
1489 #define PRXS2_HTPHY_RXPWR_ANT0  0xFF00
1490
1491 /* htphy PhyRxStatus_3: */
1492 /* Rx power on core 1 */
1493 #define PRXS3_HTPHY_RXPWR_ANT1  0x00FF
1494 /* Rx power on core 2 */
1495 #define PRXS3_HTPHY_RXPWR_ANT2  0xFF00
1496
1497 /* htphy PhyRxStatus_4: */
1498 /* Rx power on core 3 */
1499 #define PRXS4_HTPHY_RXPWR_ANT3  0x00FF
1500 /* Coarse frequency offset */
1501 #define PRXS4_HTPHY_CFO         0xFF00
1502
1503 /* htphy PhyRxStatus_5: */
1504 /* Fine frequency offset */
1505 #define PRXS5_HTPHY_FFO         0x00FF
1506 /* Advance Retard */
1507 #define PRXS5_HTPHY_AR          0xFF00
1508
1509 #define HTPHY_MMPLCPLen(rxs) \
1510         ((((rxs)->PhyRxStatus_1 & PRXS1_HTPHY_MMPLCPLenL_MASK) >> 8) | \
1511         (((rxs)->PhyRxStatus_2 & PRXS2_HTPHY_MMPLCPLenH_MASK) << 8))
1512 /* Get Rx power on core 0 */
1513 #define HTPHY_RXPWR_ANT0(rxs) \
1514         ((((rxs)->PhyRxStatus_2) & PRXS2_HTPHY_RXPWR_ANT0) >> 8)
1515 /* Get Rx power on core 1 */
1516 #define HTPHY_RXPWR_ANT1(rxs) \
1517         (((rxs)->PhyRxStatus_3) & PRXS3_HTPHY_RXPWR_ANT1)
1518 /* Get Rx power on core 2 */
1519 #define HTPHY_RXPWR_ANT2(rxs) \
1520         ((((rxs)->PhyRxStatus_3) & PRXS3_HTPHY_RXPWR_ANT2) >> 8)
1521
1522 /* ucode RxStatus1: */
1523 #define RXS_BCNSENT             0x8000
1524 #define RXS_SECKINDX_MASK       0x07e0
1525 #define RXS_SECKINDX_SHIFT      5
1526 #define RXS_DECERR              (1 << 4)
1527 #define RXS_DECATMPT            (1 << 3)
1528 /* PAD bytes to make IP data 4 bytes aligned */
1529 #define RXS_PBPRES              (1 << 2)
1530 #define RXS_RESPFRAMETX         (1 << 1)
1531 #define RXS_FCSERR              (1 << 0)
1532
1533 /* ucode RxStatus2: */
1534 #define RXS_AMSDU_MASK          1
1535 #define RXS_AGGTYPE_MASK        0x6
1536 #define RXS_AGGTYPE_SHIFT       1
1537 #define RXS_PHYRXST_VALID       (1 << 8)
1538 #define RXS_RXANT_MASK          0x3
1539 #define RXS_RXANT_SHIFT         12
1540
1541 /* RxChan */
1542 #define RXS_CHAN_40             0x1000
1543 #define RXS_CHAN_5G             0x0800
1544 #define RXS_CHAN_ID_MASK        0x07f8
1545 #define RXS_CHAN_ID_SHIFT       3
1546 #define RXS_CHAN_PHYTYPE_MASK   0x0007
1547 #define RXS_CHAN_PHYTYPE_SHIFT  0
1548
1549 /* Index of attenuations used during ucode power control. */
1550 #define M_PWRIND_BLKS   (0x184 * 2)
1551 #define M_PWRIND_MAP0   (M_PWRIND_BLKS + 0x0)
1552 #define M_PWRIND_MAP1   (M_PWRIND_BLKS + 0x2)
1553 #define M_PWRIND_MAP2   (M_PWRIND_BLKS + 0x4)
1554 #define M_PWRIND_MAP3   (M_PWRIND_BLKS + 0x6)
1555 /* M_PWRIND_MAP(core) macro */
1556 #define M_PWRIND_MAP(core)  (M_PWRIND_BLKS + ((core)<<1))
1557
1558 /* PSM SHM variable offsets */
1559 #define M_PSM_SOFT_REGS 0x0
1560 #define M_BOM_REV_MAJOR (M_PSM_SOFT_REGS + 0x0)
1561 #define M_BOM_REV_MINOR (M_PSM_SOFT_REGS + 0x2)
1562 #define M_UCODE_DBGST   (M_PSM_SOFT_REGS + 0x40) /* ucode debug status code */
1563 #define M_UCODE_MACSTAT (M_PSM_SOFT_REGS + 0xE0) /* macstat counters */
1564
1565 #define M_AGING_THRSH   (0x3e * 2) /* max time waiting for medium before tx */
1566 #define M_MBURST_SIZE   (0x40 * 2) /* max frames in a frameburst */
1567 #define M_MBURST_TXOP   (0x41 * 2) /* max frameburst TXOP in unit of us */
1568 #define M_SYNTHPU_DLY   (0x4a * 2) /* pre-wakeup for synthpu, default: 500 */
1569 #define M_PRETBTT       (0x4b * 2)
1570
1571 /* offset to the target txpwr */
1572 #define M_ALT_TXPWR_IDX         (M_PSM_SOFT_REGS + (0x3b * 2))
1573 #define M_PHY_TX_FLT_PTR        (M_PSM_SOFT_REGS + (0x3d * 2))
1574 #define M_CTS_DURATION          (M_PSM_SOFT_REGS + (0x5c * 2))
1575 #define M_LP_RCCAL_OVR          (M_PSM_SOFT_REGS + (0x6b * 2))
1576
1577 /* PKTENG Rx Stats Block */
1578 #define M_RXSTATS_BLK_PTR       (M_PSM_SOFT_REGS + (0x65 * 2))
1579
1580 /* ucode debug status codes */
1581 /* not valid really */
1582 #define DBGST_INACTIVE          0
1583 /* after zeroing SHM, before suspending at init */
1584 #define DBGST_INIT              1
1585 /* "normal" state */
1586 #define DBGST_ACTIVE            2
1587 /* suspended */
1588 #define DBGST_SUSPENDED         3
1589 /* asleep (PS mode) */
1590 #define DBGST_ASLEEP            4
1591
1592 /* Scratch Reg defs */
1593 enum _ePsmScratchPadRegDefinitions {
1594         S_RSV0 = 0,
1595         S_RSV1,
1596         S_RSV2,
1597
1598         /* offset 0x03: scratch registers for Dot11-contants */
1599         S_DOT11_CWMIN,          /* CW-minimum */
1600         S_DOT11_CWMAX,          /* CW-maximum */
1601         S_DOT11_CWCUR,          /* CW-current */
1602         S_DOT11_SRC_LMT,        /* short retry count limit */
1603         S_DOT11_LRC_LMT,        /* long retry count limit */
1604         S_DOT11_DTIMCOUNT,      /* DTIM-count */
1605
1606         /* offset 0x09: Tx-side scratch registers */
1607         S_SEQ_NUM,              /* hardware sequence number reg */
1608         S_SEQ_NUM_FRAG,         /* seq num for frags (at the start of MSDU) */
1609         S_FRMRETX_CNT,          /* frame retx count */
1610         S_SSRC,                 /* Station short retry count */
1611         S_SLRC,                 /* Station long retry count */
1612         S_EXP_RSP,              /* Expected response frame */
1613         S_OLD_BREM,             /* Remaining backoff ctr */
1614         S_OLD_CWWIN,            /* saved-off CW-cur */
1615         S_TXECTL,               /* TXE-Ctl word constructed in scr-pad */
1616         S_CTXTST,               /* frm type-subtype as read from Tx-descr */
1617
1618         /* offset 0x13: Rx-side scratch registers */
1619         S_RXTST,                /* Type and subtype in Rxframe */
1620
1621         /* Global state register */
1622         S_STREG,                /* state storage actual bit maps below */
1623
1624         S_TXPWR_SUM,            /* Tx power control: accumulator */
1625         S_TXPWR_ITER,           /* Tx power control: iteration */
1626         S_RX_FRMTYPE,           /* Rate and PHY type for frames */
1627         S_THIS_AGG,             /* Size of this AGG (A-MSDU) */
1628
1629         S_KEYINDX,
1630         S_RXFRMLEN,             /* Receive MPDU length in bytes */
1631
1632         /* offset 0x1B: Receive TSF time stored in SCR */
1633         S_RXTSFTMRVAL_WD3,      /* TSF value at the start of rx */
1634         S_RXTSFTMRVAL_WD2,      /* TSF value at the start of rx */
1635         S_RXTSFTMRVAL_WD1,      /* TSF value at the start of rx */
1636         S_RXTSFTMRVAL_WD0,      /* TSF value at the start of rx */
1637         S_RXSSN,                /* Received start seq number for A-MPDU BA */
1638         S_RXQOSFLD,             /* Rx-QoS field (if present) */
1639
1640         /* offset 0x21: Scratch pad regs used in microcode as temp storage */
1641         S_TMP0,                 /* stmp0 */
1642         S_TMP1,                 /* stmp1 */
1643         S_TMP2,                 /* stmp2 */
1644         S_TMP3,                 /* stmp3 */
1645         S_TMP4,                 /* stmp4 */
1646         S_TMP5,                 /* stmp5 */
1647         S_PRQPENALTY_CTR,       /* Probe response queue penalty counter */
1648         S_ANTCNT,               /* unsuccessful attempts on current ant. */
1649         S_SYMBOL,               /* flag for possible symbol ctl frames */
1650         S_RXTP,                 /* rx frame type */
1651         S_STREG2,               /* extra state storage */
1652         S_STREG3,               /* even more extra state storage */
1653         S_STREG4,               /* ... */
1654         S_STREG5,               /* remember to initialize it to zero */
1655
1656         S_ADJPWR_IDX,
1657         S_CUR_PTR,              /* Temp pointer for A-MPDU re-Tx SHM table */
1658         S_REVID4,               /* 0x33 */
1659         S_INDX,                 /* 0x34 */
1660         S_ADDR0,                /* 0x35 */
1661         S_ADDR1,                /* 0x36 */
1662         S_ADDR2,                /* 0x37 */
1663         S_ADDR3,                /* 0x38 */
1664         S_ADDR4,                /* 0x39 */
1665         S_ADDR5,                /* 0x3A */
1666         S_TMP6,                 /* 0x3B */
1667         S_KEYINDX_BU,           /* Backup for Key index */
1668         S_MFGTEST_TMP0,         /* Temp regs used for RX test calculations */
1669         S_RXESN,                /* Received end sequence number for A-MPDU BA */
1670         S_STREG6,               /* 0x3F */
1671 };
1672
1673 #define S_BEACON_INDX   S_OLD_BREM
1674 #define S_PRS_INDX      S_OLD_CWWIN
1675 #define S_PHYTYPE       S_SSRC
1676 #define S_PHYVER        S_SLRC
1677
1678 /* IHR SLOW_CTRL values */
1679 #define SLOW_CTRL_PDE           (1 << 0)
1680 #define SLOW_CTRL_FD            (1 << 8)
1681
1682 /* ucode mac statistic counters in shared memory */
1683 struct macstat {
1684         u16 txallfrm;   /* 0x80 */
1685         u16 txrtsfrm;   /* 0x82 */
1686         u16 txctsfrm;   /* 0x84 */
1687         u16 txackfrm;   /* 0x86 */
1688         u16 txdnlfrm;   /* 0x88 */
1689         u16 txbcnfrm;   /* 0x8a */
1690         u16 txfunfl[8]; /* 0x8c - 0x9b */
1691         u16 txtplunfl;  /* 0x9c */
1692         u16 txphyerr;   /* 0x9e */
1693         u16 pktengrxducast;     /* 0xa0 */
1694         u16 pktengrxdmcast;     /* 0xa2 */
1695         u16 rxfrmtoolong;       /* 0xa4 */
1696         u16 rxfrmtooshrt;       /* 0xa6 */
1697         u16 rxinvmachdr;        /* 0xa8 */
1698         u16 rxbadfcs;   /* 0xaa */
1699         u16 rxbadplcp;  /* 0xac */
1700         u16 rxcrsglitch;        /* 0xae */
1701         u16 rxstrt;             /* 0xb0 */
1702         u16 rxdfrmucastmbss;    /* 0xb2 */
1703         u16 rxmfrmucastmbss;    /* 0xb4 */
1704         u16 rxcfrmucast;        /* 0xb6 */
1705         u16 rxrtsucast; /* 0xb8 */
1706         u16 rxctsucast; /* 0xba */
1707         u16 rxackucast; /* 0xbc */
1708         u16 rxdfrmocast;        /* 0xbe */
1709         u16 rxmfrmocast;        /* 0xc0 */
1710         u16 rxcfrmocast;        /* 0xc2 */
1711         u16 rxrtsocast; /* 0xc4 */
1712         u16 rxctsocast; /* 0xc6 */
1713         u16 rxdfrmmcast;        /* 0xc8 */
1714         u16 rxmfrmmcast;        /* 0xca */
1715         u16 rxcfrmmcast;        /* 0xcc */
1716         u16 rxbeaconmbss;       /* 0xce */
1717         u16 rxdfrmucastobss;    /* 0xd0 */
1718         u16 rxbeaconobss;       /* 0xd2 */
1719         u16 rxrsptmout; /* 0xd4 */
1720         u16 bcntxcancl; /* 0xd6 */
1721         u16 PAD;
1722         u16 rxf0ovfl;   /* 0xda */
1723         u16 rxf1ovfl;   /* 0xdc */
1724         u16 rxf2ovfl;   /* 0xde */
1725         u16 txsfovfl;   /* 0xe0 */
1726         u16 pmqovfl;            /* 0xe2 */
1727         u16 rxcgprqfrm; /* 0xe4 */
1728         u16 rxcgprsqovfl;       /* 0xe6 */
1729         u16 txcgprsfail;        /* 0xe8 */
1730         u16 txcgprssuc; /* 0xea */
1731         u16 prs_timeout;        /* 0xec */
1732         u16 rxnack;
1733         u16 frmscons;
1734         u16 txnack;
1735         u16 txglitch_nack;
1736         u16 txburst;            /* 0xf6 # tx bursts */
1737         u16 bphy_rxcrsglitch;   /* bphy rx crs glitch */
1738         u16 phywatchdog;        /* 0xfa # of phy watchdog events */
1739         u16 PAD;
1740         u16 bphy_badplcp;       /* bphy bad plcp */
1741 };
1742
1743 /* dot11 core-specific control flags */
1744 #define SICF_PCLKE              0x0004  /* PHY clock enable */
1745 #define SICF_PRST               0x0008  /* PHY reset */
1746 #define SICF_MPCLKE             0x0010  /* MAC PHY clockcontrol enable */
1747 #define SICF_FREF               0x0020  /* PLL FreqRefSelect */
1748 /* NOTE: the following bw bits only apply when the core is attached
1749  * to a NPHY
1750  */
1751 #define SICF_BWMASK             0x00c0  /* phy clock mask (b6 & b7) */
1752 #define SICF_BW40               0x0080  /* 40MHz BW (160MHz phyclk) */
1753 #define SICF_BW20               0x0040  /* 20MHz BW (80MHz phyclk) */
1754 #define SICF_BW10               0x0000  /* 10MHz BW (40MHz phyclk) */
1755 #define SICF_GMODE              0x2000  /* gmode enable */
1756
1757 /* dot11 core-specific status flags */
1758 #define SISF_2G_PHY             0x0001  /* 2.4G capable phy */
1759 #define SISF_5G_PHY             0x0002  /* 5G capable phy */
1760 #define SISF_FCLKA              0x0004  /* FastClkAvailable */
1761 #define SISF_DB_PHY             0x0008  /* Dualband phy */
1762
1763 /* === End of MAC reg, Beginning of PHY(b/a/g/n) reg === */
1764 /* radio and LPPHY regs are separated */
1765
1766 #define BPHY_REG_OFT_BASE       0x0
1767 /* offsets for indirect access to bphy registers */
1768 #define BPHY_BB_CONFIG          0x01
1769 #define BPHY_ADCBIAS            0x02
1770 #define BPHY_ANACORE            0x03
1771 #define BPHY_PHYCRSTH           0x06
1772 #define BPHY_TEST               0x0a
1773 #define BPHY_PA_TX_TO           0x10
1774 #define BPHY_SYNTH_DC_TO        0x11
1775 #define BPHY_PA_TX_TIME_UP      0x12
1776 #define BPHY_RX_FLTR_TIME_UP    0x13
1777 #define BPHY_TX_POWER_OVERRIDE  0x14
1778 #define BPHY_RF_OVERRIDE        0x15
1779 #define BPHY_RF_TR_LOOKUP1      0x16
1780 #define BPHY_RF_TR_LOOKUP2      0x17
1781 #define BPHY_COEFFS             0x18
1782 #define BPHY_PLL_OUT            0x19
1783 #define BPHY_REFRESH_MAIN       0x1a
1784 #define BPHY_REFRESH_TO0        0x1b
1785 #define BPHY_REFRESH_TO1        0x1c
1786 #define BPHY_RSSI_TRESH         0x20
1787 #define BPHY_IQ_TRESH_HH        0x21
1788 #define BPHY_IQ_TRESH_H         0x22
1789 #define BPHY_IQ_TRESH_L         0x23
1790 #define BPHY_IQ_TRESH_LL        0x24
1791 #define BPHY_GAIN               0x25
1792 #define BPHY_LNA_GAIN_RANGE     0x26
1793 #define BPHY_JSSI               0x27
1794 #define BPHY_TSSI_CTL           0x28
1795 #define BPHY_TSSI               0x29
1796 #define BPHY_TR_LOSS_CTL        0x2a
1797 #define BPHY_LO_LEAKAGE         0x2b
1798 #define BPHY_LO_RSSI_ACC        0x2c
1799 #define BPHY_LO_IQMAG_ACC       0x2d
1800 #define BPHY_TX_DC_OFF1         0x2e
1801 #define BPHY_TX_DC_OFF2         0x2f
1802 #define BPHY_PEAK_CNT_THRESH    0x30
1803 #define BPHY_FREQ_OFFSET        0x31
1804 #define BPHY_DIVERSITY_CTL      0x32
1805 #define BPHY_PEAK_ENERGY_LO     0x33
1806 #define BPHY_PEAK_ENERGY_HI     0x34
1807 #define BPHY_SYNC_CTL           0x35
1808 #define BPHY_TX_PWR_CTRL        0x36
1809 #define BPHY_TX_EST_PWR         0x37
1810 #define BPHY_STEP               0x38
1811 #define BPHY_WARMUP             0x39
1812 #define BPHY_LMS_CFF_READ       0x3a
1813 #define BPHY_LMS_COEFF_I        0x3b
1814 #define BPHY_LMS_COEFF_Q        0x3c
1815 #define BPHY_SIG_POW            0x3d
1816 #define BPHY_RFDC_CANCEL_CTL    0x3e
1817 #define BPHY_HDR_TYPE           0x40
1818 #define BPHY_SFD_TO             0x41
1819 #define BPHY_SFD_CTL            0x42
1820 #define BPHY_DEBUG              0x43
1821 #define BPHY_RX_DELAY_COMP      0x44
1822 #define BPHY_CRS_DROP_TO        0x45
1823 #define BPHY_SHORT_SFD_NZEROS   0x46
1824 #define BPHY_DSSS_COEFF1        0x48
1825 #define BPHY_DSSS_COEFF2        0x49
1826 #define BPHY_CCK_COEFF1         0x4a
1827 #define BPHY_CCK_COEFF2         0x4b
1828 #define BPHY_TR_CORR            0x4c
1829 #define BPHY_ANGLE_SCALE        0x4d
1830 #define BPHY_TX_PWR_BASE_IDX    0x4e
1831 #define BPHY_OPTIONAL_MODES2    0x4f
1832 #define BPHY_CCK_LMS_STEP       0x50
1833 #define BPHY_BYPASS             0x51
1834 #define BPHY_CCK_DELAY_LONG     0x52
1835 #define BPHY_CCK_DELAY_SHORT    0x53
1836 #define BPHY_PPROC_CHAN_DELAY   0x54
1837 #define BPHY_DDFS_ENABLE        0x58
1838 #define BPHY_PHASE_SCALE        0x59
1839 #define BPHY_FREQ_CONTROL       0x5a
1840 #define BPHY_LNA_GAIN_RANGE_10  0x5b
1841 #define BPHY_LNA_GAIN_RANGE_32  0x5c
1842 #define BPHY_OPTIONAL_MODES     0x5d
1843 #define BPHY_RX_STATUS2         0x5e
1844 #define BPHY_RX_STATUS3         0x5f
1845 #define BPHY_DAC_CONTROL        0x60
1846 #define BPHY_ANA11G_FILT_CTRL   0x62
1847 #define BPHY_REFRESH_CTRL       0x64
1848 #define BPHY_RF_OVERRIDE2       0x65
1849 #define BPHY_SPUR_CANCEL_CTRL   0x66
1850 #define BPHY_FINE_DIGIGAIN_CTRL 0x67
1851 #define BPHY_RSSI_LUT           0x88
1852 #define BPHY_RSSI_LUT_END       0xa7
1853 #define BPHY_TSSI_LUT           0xa8
1854 #define BPHY_TSSI_LUT_END       0xc7
1855 #define BPHY_TSSI2PWR_LUT       0x380
1856 #define BPHY_TSSI2PWR_LUT_END   0x39f
1857 #define BPHY_LOCOMP_LUT         0x3a0
1858 #define BPHY_LOCOMP_LUT_END     0x3bf
1859 #define BPHY_TXGAIN_LUT         0x3c0
1860 #define BPHY_TXGAIN_LUT_END     0x3ff
1861
1862 /* Bits in BB_CONFIG: */
1863 #define PHY_BBC_ANT_MASK        0x0180
1864 #define PHY_BBC_ANT_SHIFT       7
1865 #define BB_DARWIN               0x1000
1866 #define BBCFG_RESETCCA          0x4000
1867 #define BBCFG_RESETRX           0x8000
1868
1869 /* Bits in phytest(0x0a): */
1870 #define TST_DDFS                0x2000
1871 #define TST_TXFILT1             0x0800
1872 #define TST_UNSCRAM             0x0400
1873 #define TST_CARR_SUPP           0x0200
1874 #define TST_DC_COMP_LOOP        0x0100
1875 #define TST_LOOPBACK            0x0080
1876 #define TST_TXFILT0             0x0040
1877 #define TST_TXTEST_ENABLE       0x0020
1878 #define TST_TXTEST_RATE         0x0018
1879 #define TST_TXTEST_PHASE        0x0007
1880
1881 /* phytest txTestRate values */
1882 #define TST_TXTEST_RATE_1MBPS   0
1883 #define TST_TXTEST_RATE_2MBPS   1
1884 #define TST_TXTEST_RATE_5_5MBPS 2
1885 #define TST_TXTEST_RATE_11MBPS  3
1886 #define TST_TXTEST_RATE_SHIFT   3
1887
1888 #define SHM_BYT_CNT     0x2     /* IHR location */
1889 #define MAX_BYT_CNT     0x600   /* Maximum frame len */
1890
1891 struct d11cnt {
1892         u32 txfrag;
1893         u32 txmulti;
1894         u32 txfail;
1895         u32 txretry;
1896         u32 txretrie;
1897         u32 rxdup;
1898         u32 txrts;
1899         u32 txnocts;
1900         u32 txnoack;
1901         u32 rxfrag;
1902         u32 rxmulti;
1903         u32 rxcrc;
1904         u32 txfrmsnt;
1905         u32 rxundec;
1906 };
1907
1908 #endif                          /* _BRCM_D11_H_ */