Pileus Git - ~andy/linux/blob - drivers/pci/probe.c

   1 /*
   2  * probe.c - PCI detection and setup code
   3  */
   4
   5 #include <linux/kernel.h>
   6 #include <linux/delay.h>
   7 #include <linux/init.h>
   8 #include <linux/pci.h>
   9 #include <linux/slab.h>
  10 #include <linux/module.h>
  11 #include <linux/cpumask.h>
  12 #include <linux/pci-aspm.h>
  13 #include <asm-generic/pci-bridge.h>
  14 #include "pci.h"
  15
  16 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  17 #define CARDBUS_RESERVE_BUSNR   3
  18
  19 struct resource busn_resource = {
  20         .name   = "PCI busn",
  21         .start  = 0,
  22         .end    = 255,
  23         .flags  = IORESOURCE_BUS,
  24 };
  25
  26 /* Ugh.  Need to stop exporting this to modules. */
  27 LIST_HEAD(pci_root_buses);
  28 EXPORT_SYMBOL(pci_root_buses);
  29
  30 static LIST_HEAD(pci_domain_busn_res_list);
  31
  32 struct pci_domain_busn_res {
  33         struct list_head list;
  34         struct resource res;
  35         int domain_nr;
  36 };
  37
  38 static struct resource *get_pci_domain_busn_res(int domain_nr)
  39 {
  40         struct pci_domain_busn_res *r;
  41
  42         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  43                 if (r->domain_nr == domain_nr)
  44                         return &r->res;
  45
  46         r = kzalloc(sizeof(*r), GFP_KERNEL);
  47         if (!r)
  48                 return NULL;
  49
  50         r->domain_nr = domain_nr;
  51         r->res.start = 0;
  52         r->res.end = 0xff;
  53         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  54
  55         list_add_tail(&r->list, &pci_domain_busn_res_list);
  56
  57         return &r->res;
  58 }
  59
  60 static int find_anything(struct device *dev, void *data)
  61 {
  62         return 1;
  63 }
  64
  65 /*
  66  * Some device drivers need know if pci is initiated.
  67  * Basically, we think pci is not initiated when there
  68  * is no device to be found on the pci_bus_type.
  69  */
  70 int no_pci_devices(void)
  71 {
  72         struct device *dev;
  73         int no_devices;
  74
  75         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
  76         no_devices = (dev == NULL);
  77         put_device(dev);
  78         return no_devices;
  79 }
  80 EXPORT_SYMBOL(no_pci_devices);
  81
  82 /*
  83  * PCI Bus Class
  84  */
  85 static void release_pcibus_dev(struct device *dev)
  86 {
  87         struct pci_bus *pci_bus = to_pci_bus(dev);
  88
  89         if (pci_bus->bridge)
  90                 put_device(pci_bus->bridge);
  91         pci_bus_remove_resources(pci_bus);
  92         pci_release_bus_of_node(pci_bus);
  93         kfree(pci_bus);
  94 }
  95
  96 static struct class pcibus_class = {
  97         .name           = "pci_bus",
  98         .dev_release    = &release_pcibus_dev,
  99         .dev_attrs      = pcibus_dev_attrs,
 100 };
 101
 102 static int __init pcibus_class_init(void)
 103 {
 104         return class_register(&pcibus_class);
 105 }
 106 postcore_initcall(pcibus_class_init);
 107
 108 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 109 {
 110         u64 size = mask & maxbase;      /* Find the significant bits */
 111         if (!size)
 112                 return 0;
 113
 114         /* Get the lowest of them to find the decode size, and
 115            from that the extent.  */
 116         size = (size & ~(size-1)) - 1;
 117
 118         /* base == maxbase can be valid only if the BAR has
 119            already been programmed with all 1s.  */
 120         if (base == maxbase && ((base | size) & mask) != mask)
 121                 return 0;
 122
 123         return size;
 124 }
 125
 126 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 127 {
 128         u32 mem_type;
 129         unsigned long flags;
 130
 131         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 132                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 133                 flags |= IORESOURCE_IO;
 134                 return flags;
 135         }
 136
 137         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 138         flags |= IORESOURCE_MEM;
 139         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 140                 flags |= IORESOURCE_PREFETCH;
 141
 142         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 143         switch (mem_type) {
 144         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 145                 break;
 146         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 147                 /* 1M mem BAR treated as 32-bit BAR */
 148                 break;
 149         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 150                 flags |= IORESOURCE_MEM_64;
 151                 break;
 152         default:
 153                 /* mem unknown type treated as 32-bit BAR */
 154                 break;
 155         }
 156         return flags;
 157 }
 158
 159 /**
 160  * pci_read_base - read a PCI BAR
 161  * @dev: the PCI device
 162  * @type: type of the BAR
 163  * @res: resource buffer to be filled in
 164  * @pos: BAR position in the config space
 165  *
 166  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 167  */
 168 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 169                         struct resource *res, unsigned int pos)
 170 {
 171         u32 l, sz, mask;
 172         u16 orig_cmd;
 173         struct pci_bus_region region;
 174         bool bar_too_big = false, bar_disabled = false;
 175
 176         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 177
 178         /* No printks while decoding is disabled! */
 179         if (!dev->mmio_always_on) {
 180                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 181                 pci_write_config_word(dev, PCI_COMMAND,
 182                         orig_cmd & ~(PCI_COMMAND_MEMORY | PCI_COMMAND_IO));
 183         }
 184
 185         res->name = pci_name(dev);
 186
 187         pci_read_config_dword(dev, pos, &l);
 188         pci_write_config_dword(dev, pos, l | mask);
 189         pci_read_config_dword(dev, pos, &sz);
 190         pci_write_config_dword(dev, pos, l);
 191
 192         /*
 193          * All bits set in sz means the device isn't working properly.
 194          * If the BAR isn't implemented, all bits must be 0.  If it's a
 195          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 196          * 1 must be clear.
 197          */
 198         if (!sz || sz == 0xffffffff)
 199                 goto fail;
 200
 201         /*
 202          * I don't know how l can have all bits set.  Copied from old code.
 203          * Maybe it fixes a bug on some ancient platform.
 204          */
 205         if (l == 0xffffffff)
 206                 l = 0;
 207
 208         if (type == pci_bar_unknown) {
 209                 res->flags = decode_bar(dev, l);
 210                 res->flags |= IORESOURCE_SIZEALIGN;
 211                 if (res->flags & IORESOURCE_IO) {
 212                         l &= PCI_BASE_ADDRESS_IO_MASK;
 213                         mask = PCI_BASE_ADDRESS_IO_MASK & (u32) IO_SPACE_LIMIT;
 214                 } else {
 215                         l &= PCI_BASE_ADDRESS_MEM_MASK;
 216                         mask = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 217                 }
 218         } else {
 219                 res->flags |= (l & IORESOURCE_ROM_ENABLE);
 220                 l &= PCI_ROM_ADDRESS_MASK;
 221                 mask = (u32)PCI_ROM_ADDRESS_MASK;
 222         }
 223
 224         if (res->flags & IORESOURCE_MEM_64) {
 225                 u64 l64 = l;
 226                 u64 sz64 = sz;
 227                 u64 mask64 = mask | (u64)~0 << 32;
 228
 229                 pci_read_config_dword(dev, pos + 4, &l);
 230                 pci_write_config_dword(dev, pos + 4, ~0);
 231                 pci_read_config_dword(dev, pos + 4, &sz);
 232                 pci_write_config_dword(dev, pos + 4, l);
 233
 234                 l64 |= ((u64)l << 32);
 235                 sz64 |= ((u64)sz << 32);
 236
 237                 sz64 = pci_size(l64, sz64, mask64);
 238
 239                 if (!sz64)
 240                         goto fail;
 241
 242                 if ((sizeof(resource_size_t) < 8) && (sz64 > 0x100000000ULL)) {
 243                         bar_too_big = true;
 244                         goto fail;
 245                 }
 246
 247                 if ((sizeof(resource_size_t) < 8) && l) {
 248                         /* Address above 32-bit boundary; disable the BAR */
 249                         pci_write_config_dword(dev, pos, 0);
 250                         pci_write_config_dword(dev, pos + 4, 0);
 251                         region.start = 0;
 252                         region.end = sz64;
 253                         pcibios_bus_to_resource(dev, res, &region);
 254                         bar_disabled = true;
 255                 } else {
 256                         region.start = l64;
 257                         region.end = l64 + sz64;
 258                         pcibios_bus_to_resource(dev, res, &region);
 259                 }
 260         } else {
 261                 sz = pci_size(l, sz, mask);
 262
 263                 if (!sz)
 264                         goto fail;
 265
 266                 region.start = l;
 267                 region.end = l + sz;
 268                 pcibios_bus_to_resource(dev, res, &region);
 269         }
 270
 271         goto out;
 272
 273
 274 fail:
 275         res->flags = 0;
 276 out:
 277         if (!dev->mmio_always_on)
 278                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 279
 280         if (bar_too_big)
 281                 dev_err(&dev->dev, "reg %x: can't handle 64-bit BAR\n", pos);
 282         if (res->flags && !bar_disabled)
 283                 dev_printk(KERN_DEBUG, &dev->dev, "reg %x: %pR\n", pos, res);
 284
 285         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 286 }
 287
 288 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 289 {
 290         unsigned int pos, reg;
 291
 292         for (pos = 0; pos < howmany; pos++) {
 293                 struct resource *res = &dev->resource[pos];
 294                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 295                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 296         }
 297
 298         if (rom) {
 299                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 300                 dev->rom_base_reg = rom;
 301                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 302                                 IORESOURCE_READONLY | IORESOURCE_CACHEABLE |
 303                                 IORESOURCE_SIZEALIGN;
 304                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 305         }
 306 }
 307
 308 static void __devinit pci_read_bridge_io(struct pci_bus *child)
 309 {
 310         struct pci_dev *dev = child->self;
 311         u8 io_base_lo, io_limit_lo;
 312         unsigned long io_mask, io_granularity, base, limit;
 313         struct pci_bus_region region;
 314         struct resource *res;
 315
 316         io_mask = PCI_IO_RANGE_MASK;
 317         io_granularity = 0x1000;
 318         if (dev->io_window_1k) {
 319                 /* Support 1K I/O space granularity */
 320                 io_mask = PCI_IO_1K_RANGE_MASK;
 321                 io_granularity = 0x400;
 322         }
 323
 324         res = child->resource[0];
 325         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 326         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 327         base = (io_base_lo & io_mask) << 8;
 328         limit = (io_limit_lo & io_mask) << 8;
 329
 330         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 331                 u16 io_base_hi, io_limit_hi;
 332
 333                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 334                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 335                 base |= ((unsigned long) io_base_hi << 16);
 336                 limit |= ((unsigned long) io_limit_hi << 16);
 337         }
 338
 339         if (base <= limit) {
 340                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 341                 region.start = base;
 342                 region.end = limit + io_granularity - 1;
 343                 pcibios_bus_to_resource(dev, res, &region);
 344                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 345         }
 346 }
 347
 348 static void __devinit pci_read_bridge_mmio(struct pci_bus *child)
 349 {
 350         struct pci_dev *dev = child->self;
 351         u16 mem_base_lo, mem_limit_lo;
 352         unsigned long base, limit;
 353         struct pci_bus_region region;
 354         struct resource *res;
 355
 356         res = child->resource[1];
 357         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 358         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 359         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 360         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 361         if (base <= limit) {
 362                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 363                 region.start = base;
 364                 region.end = limit + 0xfffff;
 365                 pcibios_bus_to_resource(dev, res, &region);
 366                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 367         }
 368 }
 369
 370 static void __devinit pci_read_bridge_mmio_pref(struct pci_bus *child)
 371 {
 372         struct pci_dev *dev = child->self;
 373         u16 mem_base_lo, mem_limit_lo;
 374         unsigned long base, limit;
 375         struct pci_bus_region region;
 376         struct resource *res;
 377
 378         res = child->resource[2];
 379         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 380         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 381         base = ((unsigned long) mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 382         limit = ((unsigned long) mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 383
 384         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 385                 u32 mem_base_hi, mem_limit_hi;
 386
 387                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 388                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 389
 390                 /*
 391                  * Some bridges set the base > limit by default, and some
 392                  * (broken) BIOSes do not initialize them.  If we find
 393                  * this, just assume they are not being used.
 394                  */
 395                 if (mem_base_hi <= mem_limit_hi) {
 396 #if BITS_PER_LONG == 64
 397                         base |= ((unsigned long) mem_base_hi) << 32;
 398                         limit |= ((unsigned long) mem_limit_hi) << 32;
 399 #else
 400                         if (mem_base_hi || mem_limit_hi) {
 401                                 dev_err(&dev->dev, "can't handle 64-bit "
 402                                         "address space for bridge\n");
 403                                 return;
 404                         }
 405 #endif
 406                 }
 407         }
 408         if (base <= limit) {
 409                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 410                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 411                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 412                         res->flags |= IORESOURCE_MEM_64;
 413                 region.start = base;
 414                 region.end = limit + 0xfffff;
 415                 pcibios_bus_to_resource(dev, res, &region);
 416                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 417         }
 418 }
 419
 420 void __devinit pci_read_bridge_bases(struct pci_bus *child)
 421 {
 422         struct pci_dev *dev = child->self;
 423         struct resource *res;
 424         int i;
 425
 426         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 427                 return;
 428
 429         dev_info(&dev->dev, "PCI bridge to %pR%s\n",
 430                  &child->busn_res,
 431                  dev->transparent ? " (subtractive decode)" : "");
 432
 433         pci_bus_remove_resources(child);
 434         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 435                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 436
 437         pci_read_bridge_io(child);
 438         pci_read_bridge_mmio(child);
 439         pci_read_bridge_mmio_pref(child);
 440
 441         if (dev->transparent) {
 442                 pci_bus_for_each_resource(child->parent, res, i) {
 443                         if (res) {
 444                                 pci_bus_add_resource(child, res,
 445                                                      PCI_SUBTRACTIVE_DECODE);
 446                                 dev_printk(KERN_DEBUG, &dev->dev,
 447                                            "  bridge window %pR (subtractive decode)\n",
 448                                            res);
 449                         }
 450                 }
 451         }
 452 }
 453
 454 static struct pci_bus * pci_alloc_bus(void)
 455 {
 456         struct pci_bus *b;
 457
 458         b = kzalloc(sizeof(*b), GFP_KERNEL);
 459         if (b) {
 460                 INIT_LIST_HEAD(&b->node);
 461                 INIT_LIST_HEAD(&b->children);
 462                 INIT_LIST_HEAD(&b->devices);
 463                 INIT_LIST_HEAD(&b->slots);
 464                 INIT_LIST_HEAD(&b->resources);
 465                 b->max_bus_speed = PCI_SPEED_UNKNOWN;
 466                 b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 467         }
 468         return b;
 469 }
 470
 471 static struct pci_host_bridge *pci_alloc_host_bridge(struct pci_bus *b)
 472 {
 473         struct pci_host_bridge *bridge;
 474
 475         bridge = kzalloc(sizeof(*bridge), GFP_KERNEL);
 476         if (bridge) {
 477                 INIT_LIST_HEAD(&bridge->windows);
 478                 bridge->bus = b;
 479         }
 480
 481         return bridge;
 482 }
 483
 484 static unsigned char pcix_bus_speed[] = {
 485         PCI_SPEED_UNKNOWN,              /* 0 */
 486         PCI_SPEED_66MHz_PCIX,           /* 1 */
 487         PCI_SPEED_100MHz_PCIX,          /* 2 */
 488         PCI_SPEED_133MHz_PCIX,          /* 3 */
 489         PCI_SPEED_UNKNOWN,              /* 4 */
 490         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 491         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 492         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 493         PCI_SPEED_UNKNOWN,              /* 8 */
 494         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 495         PCI_SPEED_100MHz_PCIX_266,      /* A */
 496         PCI_SPEED_133MHz_PCIX_266,      /* B */
 497         PCI_SPEED_UNKNOWN,              /* C */
 498         PCI_SPEED_66MHz_PCIX_533,       /* D */
 499         PCI_SPEED_100MHz_PCIX_533,      /* E */
 500         PCI_SPEED_133MHz_PCIX_533       /* F */
 501 };
 502
 503 static unsigned char pcie_link_speed[] = {
 504         PCI_SPEED_UNKNOWN,              /* 0 */
 505         PCIE_SPEED_2_5GT,               /* 1 */
 506         PCIE_SPEED_5_0GT,               /* 2 */
 507         PCIE_SPEED_8_0GT,               /* 3 */
 508         PCI_SPEED_UNKNOWN,              /* 4 */
 509         PCI_SPEED_UNKNOWN,              /* 5 */
 510         PCI_SPEED_UNKNOWN,              /* 6 */
 511         PCI_SPEED_UNKNOWN,              /* 7 */
 512         PCI_SPEED_UNKNOWN,              /* 8 */
 513         PCI_SPEED_UNKNOWN,              /* 9 */
 514         PCI_SPEED_UNKNOWN,              /* A */
 515         PCI_SPEED_UNKNOWN,              /* B */
 516         PCI_SPEED_UNKNOWN,              /* C */
 517         PCI_SPEED_UNKNOWN,              /* D */
 518         PCI_SPEED_UNKNOWN,              /* E */
 519         PCI_SPEED_UNKNOWN               /* F */
 520 };
 521
 522 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 523 {
 524         bus->cur_bus_speed = pcie_link_speed[linksta & 0xf];
 525 }
 526 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 527
 528 static unsigned char agp_speeds[] = {
 529         AGP_UNKNOWN,
 530         AGP_1X,
 531         AGP_2X,
 532         AGP_4X,
 533         AGP_8X
 534 };
 535
 536 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 537 {
 538         int index = 0;
 539
 540         if (agpstat & 4)
 541                 index = 3;
 542         else if (agpstat & 2)
 543                 index = 2;
 544         else if (agpstat & 1)
 545                 index = 1;
 546         else
 547                 goto out;
 548
 549         if (agp3) {
 550                 index += 2;
 551                 if (index == 5)
 552                         index = 0;
 553         }
 554
 555  out:
 556         return agp_speeds[index];
 557 }
 558
 559
 560 static void pci_set_bus_speed(struct pci_bus *bus)
 561 {
 562         struct pci_dev *bridge = bus->self;
 563         int pos;
 564
 565         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 566         if (!pos)
 567                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 568         if (pos) {
 569                 u32 agpstat, agpcmd;
 570
 571                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 572                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 573
 574                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 575                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 576         }
 577
 578         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 579         if (pos) {
 580                 u16 status;
 581                 enum pci_bus_speed max;
 582                 pci_read_config_word(bridge, pos + 2, &status);
 583
 584                 if (status & 0x8000) {
 585                         max = PCI_SPEED_133MHz_PCIX_533;
 586                 } else if (status & 0x4000) {
 587                         max = PCI_SPEED_133MHz_PCIX_266;
 588                 } else if (status & 0x0002) {
 589                         if (((status >> 12) & 0x3) == 2) {
 590                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 591                         } else {
 592                                 max = PCI_SPEED_133MHz_PCIX;
 593                         }
 594                 } else {
 595                         max = PCI_SPEED_66MHz_PCIX;
 596                 }
 597
 598                 bus->max_bus_speed = max;
 599                 bus->cur_bus_speed = pcix_bus_speed[(status >> 6) & 0xf];
 600
 601                 return;
 602         }
 603
 604         pos = pci_find_capability(bridge, PCI_CAP_ID_EXP);
 605         if (pos) {
 606                 u32 linkcap;
 607                 u16 linksta;
 608
 609                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 610                 bus->max_bus_speed = pcie_link_speed[linkcap & 0xf];
 611
 612                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 613                 pcie_update_link_speed(bus, linksta);
 614         }
 615 }
 616
 617
 618 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 619                                            struct pci_dev *bridge, int busnr)
 620 {
 621         struct pci_bus *child;
 622         int i;
 623
 624         /*
 625          * Allocate a new bus, and inherit stuff from the parent..
 626          */
 627         child = pci_alloc_bus();
 628         if (!child)
 629                 return NULL;
 630
 631         child->parent = parent;
 632         child->ops = parent->ops;
 633         child->sysdata = parent->sysdata;
 634         child->bus_flags = parent->bus_flags;
 635
 636         /* initialize some portions of the bus device, but don't register it
 637          * now as the parent is not properly set up yet.  This device will get
 638          * registered later in pci_bus_add_devices()
 639          */
 640         child->dev.class = &pcibus_class;
 641         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
 642
 643         /*
 644          * Set up the primary, secondary and subordinate
 645          * bus numbers.
 646          */
 647         child->number = child->busn_res.start = busnr;
 648         child->primary = parent->busn_res.start;
 649         child->busn_res.end = 0xff;
 650
 651         if (!bridge)
 652                 return child;
 653
 654         child->self = bridge;
 655         child->bridge = get_device(&bridge->dev);
 656         pci_set_bus_of_node(child);
 657         pci_set_bus_speed(child);
 658
 659         /* Set up default resource pointers and names.. */
 660         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
 661                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
 662                 child->resource[i]->name = child->name;
 663         }
 664         bridge->subordinate = child;
 665
 666         return child;
 667 }
 668
 669 struct pci_bus *__ref pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev, int busnr)
 670 {
 671         struct pci_bus *child;
 672
 673         child = pci_alloc_child_bus(parent, dev, busnr);
 674         if (child) {
 675                 down_write(&pci_bus_sem);
 676                 list_add_tail(&child->node, &parent->children);
 677                 up_write(&pci_bus_sem);
 678         }
 679         return child;
 680 }
 681
 682 static void pci_fixup_parent_subordinate_busnr(struct pci_bus *child, int max)
 683 {
 684         struct pci_bus *parent = child->parent;
 685
 686         /* Attempts to fix that up are really dangerous unless
 687            we're going to re-assign all bus numbers. */
 688         if (!pcibios_assign_all_busses())
 689                 return;
 690
 691         while (parent->parent && parent->busn_res.end < max) {
 692                 parent->busn_res.end = max;
 693                 pci_write_config_byte(parent->self, PCI_SUBORDINATE_BUS, max);
 694                 parent = parent->parent;
 695         }
 696 }
 697
 698 /*
 699  * If it's a bridge, configure it and scan the bus behind it.
 700  * For CardBus bridges, we don't scan behind as the devices will
 701  * be handled by the bridge driver itself.
 702  *
 703  * We need to process bridges in two passes -- first we scan those
 704  * already configured by the BIOS and after we are done with all of
 705  * them, we proceed to assigning numbers to the remaining buses in
 706  * order to avoid overlaps between old and new bus numbers.
 707  */
 708 int __devinit pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
 709 {
 710         struct pci_bus *child;
 711         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
 712         u32 buses, i, j = 0;
 713         u16 bctl;
 714         u8 primary, secondary, subordinate;
 715         int broken = 0;
 716
 717         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
 718         primary = buses & 0xFF;
 719         secondary = (buses >> 8) & 0xFF;
 720         subordinate = (buses >> 16) & 0xFF;
 721
 722         dev_dbg(&dev->dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
 723                 secondary, subordinate, pass);
 724
 725         if (!primary && (primary != bus->number) && secondary && subordinate) {
 726                 dev_warn(&dev->dev, "Primary bus is hard wired to 0\n");
 727                 primary = bus->number;
 728         }
 729
 730         /* Check if setup is sensible at all */
 731         if (!pass &&
 732             (primary != bus->number || secondary <= bus->number)) {
 733                 dev_dbg(&dev->dev, "bus configuration invalid, reconfiguring\n");
 734                 broken = 1;
 735         }
 736
 737         /* Disable MasterAbortMode during probing to avoid reporting
 738            of bus errors (in some architectures) */
 739         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
 740         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
 741                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
 742
 743         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
 744             !is_cardbus && !broken) {
 745                 unsigned int cmax;
 746                 /*
 747                  * Bus already configured by firmware, process it in the first
 748                  * pass and just note the configuration.
 749                  */
 750                 if (pass)
 751                         goto out;
 752
 753                 /*
 754                  * If we already got to this bus through a different bridge,
 755                  * don't re-add it. This can happen with the i450NX chipset.
 756                  *
 757                  * However, we continue to descend down the hierarchy and
 758                  * scan remaining child buses.
 759                  */
 760                 child = pci_find_bus(pci_domain_nr(bus), secondary);
 761                 if (!child) {
 762                         child = pci_add_new_bus(bus, dev, secondary);
 763                         if (!child)
 764                                 goto out;
 765                         child->primary = primary;
 766                         pci_bus_insert_busn_res(child, secondary, subordinate);
 767                         child->bridge_ctl = bctl;
 768                 }
 769
 770                 cmax = pci_scan_child_bus(child);
 771                 if (cmax > max)
 772                         max = cmax;
 773                 if (child->busn_res.end > max)
 774                         max = child->busn_res.end;
 775         } else {
 776                 /*
 777                  * We need to assign a number to this bus which we always
 778                  * do in the second pass.
 779                  */
 780                 if (!pass) {
 781                         if (pcibios_assign_all_busses() || broken)
 782                                 /* Temporarily disable forwarding of the
 783                                    configuration cycles on all bridges in
 784                                    this bus segment to avoid possible
 785                                    conflicts in the second pass between two
 786                                    bridges programmed with overlapping
 787                                    bus ranges. */
 788                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
 789                                                        buses & ~0xffffff);
 790                         goto out;
 791                 }
 792
 793                 /* Clear errors */
 794                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
 795
 796                 /* Prevent assigning a bus number that already exists.
 797                  * This can happen when a bridge is hot-plugged, so in
 798                  * this case we only re-scan this bus. */
 799                 child = pci_find_bus(pci_domain_nr(bus), max+1);
 800                 if (!child) {
 801                         child = pci_add_new_bus(bus, dev, ++max);
 802                         if (!child)
 803                                 goto out;
 804                         pci_bus_insert_busn_res(child, max, 0xff);
 805                 }
 806                 buses = (buses & 0xff000000)
 807                       | ((unsigned int)(child->primary)     <<  0)
 808                       | ((unsigned int)(child->busn_res.start)   <<  8)
 809                       | ((unsigned int)(child->busn_res.end) << 16);
 810
 811                 /*
 812                  * yenta.c forces a secondary latency timer of 176.
 813                  * Copy that behaviour here.
 814                  */
 815                 if (is_cardbus) {
 816                         buses &= ~0xff000000;
 817                         buses |= CARDBUS_LATENCY_TIMER << 24;
 818                 }
 819
 820                 /*
 821                  * We need to blast all three values with a single write.
 822                  */
 823                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
 824
 825                 if (!is_cardbus) {
 826                         child->bridge_ctl = bctl;
 827                         /*
 828                          * Adjust subordinate busnr in parent buses.
 829                          * We do this before scanning for children because
 830                          * some devices may not be detected if the bios
 831                          * was lazy.
 832                          */
 833                         pci_fixup_parent_subordinate_busnr(child, max);
 834                         /* Now we can scan all subordinate buses... */
 835                         max = pci_scan_child_bus(child);
 836                         /*
 837                          * now fix it up again since we have found
 838                          * the real value of max.
 839                          */
 840                         pci_fixup_parent_subordinate_busnr(child, max);
 841                 } else {
 842                         /*
 843                          * For CardBus bridges, we leave 4 bus numbers
 844                          * as cards with a PCI-to-PCI bridge can be
 845                          * inserted later.
 846                          */
 847                         for (i=0; i<CARDBUS_RESERVE_BUSNR; i++) {
 848                                 struct pci_bus *parent = bus;
 849                                 if (pci_find_bus(pci_domain_nr(bus),
 850                                                         max+i+1))
 851                                         break;
 852                                 while (parent->parent) {
 853                                         if ((!pcibios_assign_all_busses()) &&
 854                                             (parent->busn_res.end > max) &&
 855                                             (parent->busn_res.end <= max+i)) {
 856                                                 j = 1;
 857                                         }
 858                                         parent = parent->parent;
 859                                 }
 860                                 if (j) {
 861                                         /*
 862                                          * Often, there are two cardbus bridges
 863                                          * -- try to leave one valid bus number
 864                                          * for each one.
 865                                          */
 866                                         i /= 2;
 867                                         break;
 868                                 }
 869                         }
 870                         max += i;
 871                         pci_fixup_parent_subordinate_busnr(child, max);
 872                 }
 873                 /*
 874                  * Set the subordinate bus number to its real value.
 875                  */
 876                 pci_bus_update_busn_res_end(child, max);
 877                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
 878         }
 879
 880         sprintf(child->name,
 881                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
 882                 pci_domain_nr(bus), child->number);
 883
 884         /* Has only triggered on CardBus, fixup is in yenta_socket */
 885         while (bus->parent) {
 886                 if ((child->busn_res.end > bus->busn_res.end) ||
 887                     (child->number > bus->busn_res.end) ||
 888                     (child->number < bus->number) ||
 889                     (child->busn_res.end < bus->number)) {
 890                         dev_info(&child->dev, "%pR %s "
 891                                 "hidden behind%s bridge %s %pR\n",
 892                                 &child->busn_res,
 893                                 (bus->number > child->busn_res.end &&
 894                                  bus->busn_res.end < child->number) ?
 895                                         "wholly" : "partially",
 896                                 bus->self->transparent ? " transparent" : "",
 897                                 dev_name(&bus->dev),
 898                                 &bus->busn_res);
 899                 }
 900                 bus = bus->parent;
 901         }
 902
 903 out:
 904         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
 905
 906         return max;
 907 }
 908
 909 /*
 910  * Read interrupt line and base address registers.
 911  * The architecture-dependent code can tweak these, of course.
 912  */
 913 static void pci_read_irq(struct pci_dev *dev)
 914 {
 915         unsigned char irq;
 916
 917         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
 918         dev->pin = irq;
 919         if (irq)
 920                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 921         dev->irq = irq;
 922 }
 923
 924 void set_pcie_port_type(struct pci_dev *pdev)
 925 {
 926         int pos;
 927         u16 reg16;
 928
 929         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
 930         if (!pos)
 931                 return;
 932         pdev->is_pcie = 1;
 933         pdev->pcie_cap = pos;
 934         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
 935         pdev->pcie_flags_reg = reg16;
 936         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
 937         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
 938 }
 939
 940 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
 941 {
 942         u32 reg32;
 943
 944         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
 945         if (reg32 & PCI_EXP_SLTCAP_HPC)
 946                 pdev->is_hotplug_bridge = 1;
 947 }
 948
 949 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
 950
 951 /**
 952  * pci_setup_device - fill in class and map information of a device
 953  * @dev: the device structure to fill
 954  *
 955  * Initialize the device structure with information about the device's
 956  * vendor,class,memory and IO-space addresses,IRQ lines etc.
 957  * Called at initialisation of the PCI subsystem and by CardBus services.
 958  * Returns 0 on success and negative if unknown type of device (not normal,
 959  * bridge or CardBus).
 960  */
 961 int pci_setup_device(struct pci_dev *dev)
 962 {
 963         u32 class;
 964         u8 hdr_type;
 965         struct pci_slot *slot;
 966         int pos = 0;
 967         struct pci_bus_region region;
 968         struct resource *res;
 969
 970         if (pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type))
 971                 return -EIO;
 972
 973         dev->sysdata = dev->bus->sysdata;
 974         dev->dev.parent = dev->bus->bridge;
 975         dev->dev.bus = &pci_bus_type;
 976         dev->hdr_type = hdr_type & 0x7f;
 977         dev->multifunction = !!(hdr_type & 0x80);
 978         dev->error_state = pci_channel_io_normal;
 979         set_pcie_port_type(dev);
 980
 981         list_for_each_entry(slot, &dev->bus->slots, list)
 982                 if (PCI_SLOT(dev->devfn) == slot->number)
 983                         dev->slot = slot;
 984
 985         /* Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
 986            set this higher, assuming the system even supports it.  */
 987         dev->dma_mask = 0xffffffff;
 988
 989         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
 990                      dev->bus->number, PCI_SLOT(dev->devfn),
 991                      PCI_FUNC(dev->devfn));
 992
 993         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
 994         dev->revision = class & 0xff;
 995         dev->class = class >> 8;                    /* upper 3 bytes */
 996
 997         dev_printk(KERN_DEBUG, &dev->dev, "[%04x:%04x] type %02x class %#08x\n",
 998                    dev->vendor, dev->device, dev->hdr_type, dev->class);
 999
1000         /* need to have dev->class ready */
1001         dev->cfg_size = pci_cfg_space_size(dev);
1002
1003         /* "Unknown power state" */
1004         dev->current_state = PCI_UNKNOWN;
1005
1006         /* Early fixups, before probing the BARs */
1007         pci_fixup_device(pci_fixup_early, dev);
1008         /* device class may be changed after fixup */
1009         class = dev->class >> 8;
1010
1011         switch (dev->hdr_type) {                    /* header type */
1012         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1013                 if (class == PCI_CLASS_BRIDGE_PCI)
1014                         goto bad;
1015                 pci_read_irq(dev);
1016                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1017                 pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1018                 pci_read_config_word(dev, PCI_SUBSYSTEM_ID, &dev->subsystem_device);
1019
1020                 /*
1021                  *      Do the ugly legacy mode stuff here rather than broken chip
1022                  *      quirk code. Legacy mode ATA controllers have fixed
1023                  *      addresses. These are not always echoed in BAR0-3, and
1024                  *      BAR0-3 in a few cases contain junk!
1025                  */
1026                 if (class == PCI_CLASS_STORAGE_IDE) {
1027                         u8 progif;
1028                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1029                         if ((progif & 1) == 0) {
1030                                 region.start = 0x1F0;
1031                                 region.end = 0x1F7;
1032                                 res = &dev->resource[0];
1033                                 res->flags = LEGACY_IO_RESOURCE;
1034                                 pcibios_bus_to_resource(dev, res, &region);
1035                                 region.start = 0x3F6;
1036                                 region.end = 0x3F6;
1037                                 res = &dev->resource[1];
1038                                 res->flags = LEGACY_IO_RESOURCE;
1039                                 pcibios_bus_to_resource(dev, res, &region);
1040                         }
1041                         if ((progif & 4) == 0) {
1042                                 region.start = 0x170;
1043                                 region.end = 0x177;
1044                                 res = &dev->resource[2];
1045                                 res->flags = LEGACY_IO_RESOURCE;
1046                                 pcibios_bus_to_resource(dev, res, &region);
1047                                 region.start = 0x376;
1048                                 region.end = 0x376;
1049                                 res = &dev->resource[3];
1050                                 res->flags = LEGACY_IO_RESOURCE;
1051                                 pcibios_bus_to_resource(dev, res, &region);
1052                         }
1053                 }
1054                 break;
1055
1056         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1057                 if (class != PCI_CLASS_BRIDGE_PCI)
1058                         goto bad;
1059                 /* The PCI-to-PCI bridge spec requires that subtractive
1060                    decoding (i.e. transparent) bridge must have programming
1061                    interface code of 0x01. */
1062                 pci_read_irq(dev);
1063                 dev->transparent = ((dev->class & 0xff) == 1);
1064                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1065                 set_pcie_hotplug_bridge(dev);
1066                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1067                 if (pos) {
1068                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1069                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1070                 }
1071                 break;
1072
1073         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1074                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1075                         goto bad;
1076                 pci_read_irq(dev);
1077                 pci_read_bases(dev, 1, 0);
1078                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1079                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1080                 break;
1081
1082         default:                                    /* unknown header */
1083                 dev_err(&dev->dev, "unknown header type %02x, "
1084                         "ignoring device\n", dev->hdr_type);
1085                 return -EIO;
1086
1087         bad:
1088                 dev_err(&dev->dev, "ignoring class %#08x (doesn't match header "
1089                         "type %02x)\n", dev->class, dev->hdr_type);
1090                 dev->class = PCI_CLASS_NOT_DEFINED;
1091         }
1092
1093         /* We found a fine healthy device, go go go... */
1094         return 0;
1095 }
1096
1097 static void pci_release_capabilities(struct pci_dev *dev)
1098 {
1099         pci_vpd_release(dev);
1100         pci_iov_release(dev);
1101         pci_free_cap_save_buffers(dev);
1102 }
1103
1104 /**
1105  * pci_release_dev - free a pci device structure when all users of it are finished.
1106  * @dev: device that's been disconnected
1107  *
1108  * Will be called only by the device core when all users of this pci device are
1109  * done.
1110  */
1111 static void pci_release_dev(struct device *dev)
1112 {
1113         struct pci_dev *pci_dev;
1114
1115         pci_dev = to_pci_dev(dev);
1116         pci_release_capabilities(pci_dev);
1117         pci_release_of_node(pci_dev);
1118         kfree(pci_dev);
1119 }
1120
1121 /**
1122  * pci_cfg_space_size - get the configuration space size of the PCI device.
1123  * @dev: PCI device
1124  *
1125  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1126  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1127  * access it.  Maybe we don't have a way to generate extended config space
1128  * accesses, or the device is behind a reverse Express bridge.  So we try
1129  * reading the dword at 0x100 which must either be 0 or a valid extended
1130  * capability header.
1131  */
1132 int pci_cfg_space_size_ext(struct pci_dev *dev)
1133 {
1134         u32 status;
1135         int pos = PCI_CFG_SPACE_SIZE;
1136
1137         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1138                 goto fail;
1139         if (status == 0xffffffff)
1140                 goto fail;
1141
1142         return PCI_CFG_SPACE_EXP_SIZE;
1143
1144  fail:
1145         return PCI_CFG_SPACE_SIZE;
1146 }
1147
1148 int pci_cfg_space_size(struct pci_dev *dev)
1149 {
1150         int pos;
1151         u32 status;
1152         u16 class;
1153
1154         class = dev->class >> 8;
1155         if (class == PCI_CLASS_BRIDGE_HOST)
1156                 return pci_cfg_space_size_ext(dev);
1157
1158         if (!pci_is_pcie(dev)) {
1159                 pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1160                 if (!pos)
1161                         goto fail;
1162
1163                 pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1164                 if (!(status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ)))
1165                         goto fail;
1166         }
1167
1168         return pci_cfg_space_size_ext(dev);
1169
1170  fail:
1171         return PCI_CFG_SPACE_SIZE;
1172 }
1173
1174 static void pci_release_bus_bridge_dev(struct device *dev)
1175 {
1176         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
1177
1178         if (bridge->release_fn)
1179                 bridge->release_fn(bridge);
1180
1181         pci_free_resource_list(&bridge->windows);
1182
1183         kfree(bridge);
1184 }
1185
1186 struct pci_dev *alloc_pci_dev(void)
1187 {
1188         struct pci_dev *dev;
1189
1190         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
1191         if (!dev)
1192                 return NULL;
1193
1194         INIT_LIST_HEAD(&dev->bus_list);
1195
1196         return dev;
1197 }
1198 EXPORT_SYMBOL(alloc_pci_dev);
1199
1200 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
1201                                  int crs_timeout)
1202 {
1203         int delay = 1;
1204
1205         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
1206                 return false;
1207
1208         /* some broken boards return 0 or ~0 if a slot is empty: */
1209         if (*l == 0xffffffff || *l == 0x00000000 ||
1210             *l == 0x0000ffff || *l == 0xffff0000)
1211                 return false;
1212
1213         /* Configuration request Retry Status */
1214         while (*l == 0xffff0001) {
1215                 if (!crs_timeout)
1216                         return false;
1217
1218                 msleep(delay);
1219                 delay *= 2;
1220                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
1221                         return false;
1222                 /* Card hasn't responded in 60 seconds?  Must be stuck. */
1223                 if (delay > crs_timeout) {
1224                         printk(KERN_WARNING "pci %04x:%02x:%02x.%d: not "
1225                                         "responding\n", pci_domain_nr(bus),
1226                                         bus->number, PCI_SLOT(devfn),
1227                                         PCI_FUNC(devfn));
1228                         return false;
1229                 }
1230         }
1231
1232         return true;
1233 }
1234 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
1235
1236 /*
1237  * Read the config data for a PCI device, sanity-check it
1238  * and fill in the dev structure...
1239  */
1240 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
1241 {
1242         struct pci_dev *dev;
1243         u32 l;
1244
1245         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
1246                 return NULL;
1247
1248         dev = alloc_pci_dev();
1249         if (!dev)
1250                 return NULL;
1251
1252         dev->bus = bus;
1253         dev->devfn = devfn;
1254         dev->vendor = l & 0xffff;
1255         dev->device = (l >> 16) & 0xffff;
1256
1257         pci_set_of_node(dev);
1258
1259         if (pci_setup_device(dev)) {
1260                 kfree(dev);
1261                 return NULL;
1262         }
1263
1264         return dev;
1265 }
1266
1267 static void pci_init_capabilities(struct pci_dev *dev)
1268 {
1269         /* MSI/MSI-X list */
1270         pci_msi_init_pci_dev(dev);
1271
1272         /* Buffers for saving PCIe and PCI-X capabilities */
1273         pci_allocate_cap_save_buffers(dev);
1274
1275         /* Power Management */
1276         pci_pm_init(dev);
1277         platform_pci_wakeup_init(dev);
1278
1279         /* Vital Product Data */
1280         pci_vpd_pci22_init(dev);
1281
1282         /* Alternative Routing-ID Forwarding */
1283         pci_enable_ari(dev);
1284
1285         /* Single Root I/O Virtualization */
1286         pci_iov_init(dev);
1287
1288         /* Enable ACS P2P upstream forwarding */
1289         pci_enable_acs(dev);
1290 }
1291
1292 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
1293 {
1294         device_initialize(&dev->dev);
1295         dev->dev.release = pci_release_dev;
1296         pci_dev_get(dev);
1297
1298         dev->dev.dma_mask = &dev->dma_mask;
1299         dev->dev.dma_parms = &dev->dma_parms;
1300         dev->dev.coherent_dma_mask = 0xffffffffull;
1301
1302         pci_set_dma_max_seg_size(dev, 65536);
1303         pci_set_dma_seg_boundary(dev, 0xffffffff);
1304
1305         /* Fix up broken headers */
1306         pci_fixup_device(pci_fixup_header, dev);
1307
1308         /* moved out from quirk header fixup code */
1309         pci_reassigndev_resource_alignment(dev);
1310
1311         /* Clear the state_saved flag. */
1312         dev->state_saved = false;
1313
1314         /* Initialize various capabilities */
1315         pci_init_capabilities(dev);
1316
1317         /*
1318          * Add the device to our list of discovered devices
1319          * and the bus list for fixup functions, etc.
1320          */
1321         down_write(&pci_bus_sem);
1322         list_add_tail(&dev->bus_list, &bus->devices);
1323         up_write(&pci_bus_sem);
1324 }
1325
1326 struct pci_dev *__ref pci_scan_single_device(struct pci_bus *bus, int devfn)
1327 {
1328         struct pci_dev *dev;
1329
1330         dev = pci_get_slot(bus, devfn);
1331         if (dev) {
1332                 pci_dev_put(dev);
1333                 return dev;
1334         }
1335
1336         dev = pci_scan_device(bus, devfn);
1337         if (!dev)
1338                 return NULL;
1339
1340         pci_device_add(dev, bus);
1341
1342         return dev;
1343 }
1344 EXPORT_SYMBOL(pci_scan_single_device);
1345
1346 static unsigned next_ari_fn(struct pci_dev *dev, unsigned fn)
1347 {
1348         u16 cap;
1349         unsigned pos, next_fn;
1350
1351         if (!dev)
1352                 return 0;
1353
1354         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
1355         if (!pos)
1356                 return 0;
1357         pci_read_config_word(dev, pos + 4, &cap);
1358         next_fn = cap >> 8;
1359         if (next_fn <= fn)
1360                 return 0;
1361         return next_fn;
1362 }
1363
1364 static unsigned next_trad_fn(struct pci_dev *dev, unsigned fn)
1365 {
1366         return (fn + 1) % 8;
1367 }
1368
1369 static unsigned no_next_fn(struct pci_dev *dev, unsigned fn)
1370 {
1371         return 0;
1372 }
1373
1374 static int only_one_child(struct pci_bus *bus)
1375 {
1376         struct pci_dev *parent = bus->self;
1377
1378         if (!parent || !pci_is_pcie(parent))
1379                 return 0;
1380         if (pci_pcie_type(parent) == PCI_EXP_TYPE_ROOT_PORT)
1381                 return 1;
1382         if (pci_pcie_type(parent) == PCI_EXP_TYPE_DOWNSTREAM &&
1383             !pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
1384                 return 1;
1385         return 0;
1386 }
1387
1388 /**
1389  * pci_scan_slot - scan a PCI slot on a bus for devices.
1390  * @bus: PCI bus to scan
1391  * @devfn: slot number to scan (must have zero function.)
1392  *
1393  * Scan a PCI slot on the specified PCI bus for devices, adding
1394  * discovered devices to the @bus->devices list.  New devices
1395  * will not have is_added set.
1396  *
1397  * Returns the number of new devices found.
1398  */
1399 int pci_scan_slot(struct pci_bus *bus, int devfn)
1400 {
1401         unsigned fn, nr = 0;
1402         struct pci_dev *dev;
1403         unsigned (*next_fn)(struct pci_dev *, unsigned) = no_next_fn;
1404
1405         if (only_one_child(bus) && (devfn > 0))
1406                 return 0; /* Already scanned the entire slot */
1407
1408         dev = pci_scan_single_device(bus, devfn);
1409         if (!dev)
1410                 return 0;
1411         if (!dev->is_added)
1412                 nr++;
1413
1414         if (pci_ari_enabled(bus))
1415                 next_fn = next_ari_fn;
1416         else if (dev->multifunction)
1417                 next_fn = next_trad_fn;
1418
1419         for (fn = next_fn(dev, 0); fn > 0; fn = next_fn(dev, fn)) {
1420                 dev = pci_scan_single_device(bus, devfn + fn);
1421                 if (dev) {
1422                         if (!dev->is_added)
1423                                 nr++;
1424                         dev->multifunction = 1;
1425                 }
1426         }
1427
1428         /* only one slot has pcie device */
1429         if (bus->self && nr)
1430                 pcie_aspm_init_link_state(bus->self);
1431
1432         return nr;
1433 }
1434
1435 static int pcie_find_smpss(struct pci_dev *dev, void *data)
1436 {
1437         u8 *smpss = data;
1438
1439         if (!pci_is_pcie(dev))
1440                 return 0;
1441
1442         /* For PCIE hotplug enabled slots not connected directly to a
1443          * PCI-E root port, there can be problems when hotplugging
1444          * devices.  This is due to the possibility of hotplugging a
1445          * device into the fabric with a smaller MPS that the devices
1446          * currently running have configured.  Modifying the MPS on the
1447          * running devices could cause a fatal bus error due to an
1448          * incoming frame being larger than the newly configured MPS.
1449          * To work around this, the MPS for the entire fabric must be
1450          * set to the minimum size.  Any devices hotplugged into this
1451          * fabric will have the minimum MPS set.  If the PCI hotplug
1452          * slot is directly connected to the root port and there are not
1453          * other devices on the fabric (which seems to be the most
1454          * common case), then this is not an issue and MPS discovery
1455          * will occur as normal.
1456          */
1457         if (dev->is_hotplug_bridge && (!list_is_singular(&dev->bus->devices) ||
1458              (dev->bus->self &&
1459               pci_pcie_type(dev->bus->self) != PCI_EXP_TYPE_ROOT_PORT)))
1460                 *smpss = 0;
1461
1462         if (*smpss > dev->pcie_mpss)
1463                 *smpss = dev->pcie_mpss;
1464
1465         return 0;
1466 }
1467
1468 static void pcie_write_mps(struct pci_dev *dev, int mps)
1469 {
1470         int rc;
1471
1472         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
1473                 mps = 128 << dev->pcie_mpss;
1474
1475                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
1476                     dev->bus->self)
1477                         /* For "Performance", the assumption is made that
1478                          * downstream communication will never be larger than
1479                          * the MRRS.  So, the MPS only needs to be configured
1480                          * for the upstream communication.  This being the case,
1481                          * walk from the top down and set the MPS of the child
1482                          * to that of the parent bus.
1483                          *
1484                          * Configure the device MPS with the smaller of the
1485                          * device MPSS or the bridge MPS (which is assumed to be
1486                          * properly configured at this point to the largest
1487                          * allowable MPS based on its parent bus).
1488                          */
1489                         mps = min(mps, pcie_get_mps(dev->bus->self));
1490         }
1491
1492         rc = pcie_set_mps(dev, mps);
1493         if (rc)
1494                 dev_err(&dev->dev, "Failed attempting to set the MPS\n");
1495 }
1496
1497 static void pcie_write_mrrs(struct pci_dev *dev)
1498 {
1499         int rc, mrrs;
1500
1501         /* In the "safe" case, do not configure the MRRS.  There appear to be
1502          * issues with setting MRRS to 0 on a number of devices.
1503          */
1504         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
1505                 return;
1506
1507         /* For Max performance, the MRRS must be set to the largest supported
1508          * value.  However, it cannot be configured larger than the MPS the
1509          * device or the bus can support.  This should already be properly
1510          * configured by a prior call to pcie_write_mps.
1511          */
1512         mrrs = pcie_get_mps(dev);
1513
1514         /* MRRS is a R/W register.  Invalid values can be written, but a
1515          * subsequent read will verify if the value is acceptable or not.
1516          * If the MRRS value provided is not acceptable (e.g., too large),
1517          * shrink the value until it is acceptable to the HW.
1518          */
1519         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
1520                 rc = pcie_set_readrq(dev, mrrs);
1521                 if (!rc)
1522                         break;
1523
1524                 dev_warn(&dev->dev, "Failed attempting to set the MRRS\n");
1525                 mrrs /= 2;
1526         }
1527
1528         if (mrrs < 128)
1529                 dev_err(&dev->dev, "MRRS was unable to be configured with a "
1530                         "safe value.  If problems are experienced, try running "
1531                         "with pci=pcie_bus_safe.\n");
1532 }
1533
1534 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
1535 {
1536         int mps, orig_mps;
1537
1538         if (!pci_is_pcie(dev))
1539                 return 0;
1540
1541         mps = 128 << *(u8 *)data;
1542         orig_mps = pcie_get_mps(dev);
1543
1544         pcie_write_mps(dev, mps);
1545         pcie_write_mrrs(dev);
1546
1547         dev_info(&dev->dev, "PCI-E Max Payload Size set to %4d/%4d (was %4d), "
1548                  "Max Read Rq %4d\n", pcie_get_mps(dev), 128 << dev->pcie_mpss,
1549                  orig_mps, pcie_get_readrq(dev));
1550
1551         return 0;
1552 }
1553
1554 /* pcie_bus_configure_settings requires that pci_walk_bus work in a top-down,
1555  * parents then children fashion.  If this changes, then this code will not
1556  * work as designed.
1557  */
1558 void pcie_bus_configure_settings(struct pci_bus *bus, u8 mpss)
1559 {
1560         u8 smpss;
1561
1562         if (!pci_is_pcie(bus->self))
1563                 return;
1564
1565         if (pcie_bus_config == PCIE_BUS_TUNE_OFF)
1566                 return;
1567
1568         /* FIXME - Peer to peer DMA is possible, though the endpoint would need
1569          * to be aware to the MPS of the destination.  To work around this,
1570          * simply force the MPS of the entire system to the smallest possible.
1571          */
1572         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1573                 smpss = 0;
1574
1575         if (pcie_bus_config == PCIE_BUS_SAFE) {
1576                 smpss = mpss;
1577
1578                 pcie_find_smpss(bus->self, &smpss);
1579                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
1580         }
1581
1582         pcie_bus_configure_set(bus->self, &smpss);
1583         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
1584 }
1585 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
1586
1587 unsigned int __devinit pci_scan_child_bus(struct pci_bus *bus)
1588 {
1589         unsigned int devfn, pass, max = bus->busn_res.start;
1590         struct pci_dev *dev;
1591
1592         dev_dbg(&bus->dev, "scanning bus\n");
1593
1594         /* Go find them, Rover! */
1595         for (devfn = 0; devfn < 0x100; devfn += 8)
1596                 pci_scan_slot(bus, devfn);
1597
1598         /* Reserve buses for SR-IOV capability. */
1599         max += pci_iov_bus_range(bus);
1600
1601         /*
1602          * After performing arch-dependent fixup of the bus, look behind
1603          * all PCI-to-PCI bridges on this bus.
1604          */
1605         if (!bus->is_added) {
1606                 dev_dbg(&bus->dev, "fixups for bus\n");
1607                 pcibios_fixup_bus(bus);
1608                 if (pci_is_root_bus(bus))
1609                         bus->is_added = 1;
1610         }
1611
1612         for (pass=0; pass < 2; pass++)
1613                 list_for_each_entry(dev, &bus->devices, bus_list) {
1614                         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE ||
1615                             dev->hdr_type == PCI_HEADER_TYPE_CARDBUS)
1616                                 max = pci_scan_bridge(bus, dev, max, pass);
1617                 }
1618
1619         /*
1620          * We've scanned the bus and so we know all about what's on
1621          * the other side of any bridges that may be on this bus plus
1622          * any devices.
1623          *
1624          * Return how far we've got finding sub-buses.
1625          */
1626         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
1627         return max;
1628 }
1629
1630 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
1631                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
1632 {
1633         int error;
1634         struct pci_host_bridge *bridge;
1635         struct pci_bus *b, *b2;
1636         struct pci_host_bridge_window *window, *n;
1637         struct resource *res;
1638         resource_size_t offset;
1639         char bus_addr[64];
1640         char *fmt;
1641
1642
1643         b = pci_alloc_bus();
1644         if (!b)
1645                 return NULL;
1646
1647         b->sysdata = sysdata;
1648         b->ops = ops;
1649         b2 = pci_find_bus(pci_domain_nr(b), bus);
1650         if (b2) {
1651                 /* If we already got to this bus through a different bridge, ignore it */
1652                 dev_dbg(&b2->dev, "bus already known\n");
1653                 goto err_out;
1654         }
1655
1656         bridge = pci_alloc_host_bridge(b);
1657         if (!bridge)
1658                 goto err_out;
1659
1660         bridge->dev.parent = parent;
1661         bridge->dev.release = pci_release_bus_bridge_dev;
1662         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(b), bus);
1663         error = device_register(&bridge->dev);
1664         if (error)
1665                 goto bridge_dev_reg_err;
1666         b->bridge = get_device(&bridge->dev);
1667         device_enable_async_suspend(b->bridge);
1668         pci_set_bus_of_node(b);
1669
1670         if (!parent)
1671                 set_dev_node(b->bridge, pcibus_to_node(b));
1672
1673         b->dev.class = &pcibus_class;
1674         b->dev.parent = b->bridge;
1675         dev_set_name(&b->dev, "%04x:%02x", pci_domain_nr(b), bus);
1676         error = device_register(&b->dev);
1677         if (error)
1678                 goto class_dev_reg_err;
1679
1680         /* Create legacy_io and legacy_mem files for this bus */
1681         pci_create_legacy_files(b);
1682
1683         b->number = b->busn_res.start = bus;
1684
1685         if (parent)
1686                 dev_info(parent, "PCI host bridge to bus %s\n", dev_name(&b->dev));
1687         else
1688                 printk(KERN_INFO "PCI host bridge to bus %s\n", dev_name(&b->dev));
1689
1690         /* Add initial resources to the bus */
1691         list_for_each_entry_safe(window, n, resources, list) {
1692                 list_move_tail(&window->list, &bridge->windows);
1693                 res = window->res;
1694                 offset = window->offset;
1695                 if (res->flags & IORESOURCE_BUS)
1696                         pci_bus_insert_busn_res(b, bus, res->end);
1697                 else
1698                         pci_bus_add_resource(b, res, 0);
1699                 if (offset) {
1700                         if (resource_type(res) == IORESOURCE_IO)
1701                                 fmt = " (bus address [%#06llx-%#06llx])";
1702                         else
1703                                 fmt = " (bus address [%#010llx-%#010llx])";
1704                         snprintf(bus_addr, sizeof(bus_addr), fmt,
1705                                  (unsigned long long) (res->start - offset),
1706                                  (unsigned long long) (res->end - offset));
1707                 } else
1708                         bus_addr[0] = '\0';
1709                 dev_info(&b->dev, "root bus resource %pR%s\n", res, bus_addr);
1710         }
1711
1712         down_write(&pci_bus_sem);
1713         list_add_tail(&b->node, &pci_root_buses);
1714         up_write(&pci_bus_sem);
1715
1716         return b;
1717
1718 class_dev_reg_err:
1719         put_device(&bridge->dev);
1720         device_unregister(&bridge->dev);
1721 bridge_dev_reg_err:
1722         kfree(bridge);
1723 err_out:
1724         kfree(b);
1725         return NULL;
1726 }
1727
1728 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
1729 {
1730         struct resource *res = &b->busn_res;
1731         struct resource *parent_res, *conflict;
1732
1733         res->start = bus;
1734         res->end = bus_max;
1735         res->flags = IORESOURCE_BUS;
1736
1737         if (!pci_is_root_bus(b))
1738                 parent_res = &b->parent->busn_res;
1739         else {
1740                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
1741                 res->flags |= IORESOURCE_PCI_FIXED;
1742         }
1743
1744         conflict = insert_resource_conflict(parent_res, res);
1745
1746         if (conflict)
1747                 dev_printk(KERN_DEBUG, &b->dev,
1748                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
1749                             res, pci_is_root_bus(b) ? "domain " : "",
1750                             parent_res, conflict->name, conflict);
1751         else
1752                 dev_printk(KERN_DEBUG, &b->dev,
1753                            "busn_res: %pR is inserted under %s%pR\n",
1754                            res, pci_is_root_bus(b) ? "domain " : "",
1755                            parent_res);
1756
1757         return conflict == NULL;
1758 }
1759
1760 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
1761 {
1762         struct resource *res = &b->busn_res;
1763         struct resource old_res = *res;
1764         resource_size_t size;
1765         int ret;
1766
1767         if (res->start > bus_max)
1768                 return -EINVAL;
1769
1770         size = bus_max - res->start + 1;
1771         ret = adjust_resource(res, res->start, size);
1772         dev_printk(KERN_DEBUG, &b->dev,
1773                         "busn_res: %pR end %s updated to %02x\n",
1774                         &old_res, ret ? "can not be" : "is", bus_max);
1775
1776         if (!ret && !res->parent)
1777                 pci_bus_insert_busn_res(b, res->start, res->end);
1778
1779         return ret;
1780 }
1781
1782 void pci_bus_release_busn_res(struct pci_bus *b)
1783 {
1784         struct resource *res = &b->busn_res;
1785         int ret;
1786
1787         if (!res->flags || !res->parent)
1788                 return;
1789
1790         ret = release_resource(res);
1791         dev_printk(KERN_DEBUG, &b->dev,
1792                         "busn_res: %pR %s released\n",
1793                         res, ret ? "can not be" : "is");
1794 }
1795
1796 struct pci_bus * __devinit pci_scan_root_bus(struct device *parent, int bus,
1797                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
1798 {
1799         struct pci_host_bridge_window *window;
1800         bool found = false;
1801         struct pci_bus *b;
1802         int max;
1803
1804         list_for_each_entry(window, resources, list)
1805                 if (window->res->flags & IORESOURCE_BUS) {
1806                         found = true;
1807                         break;
1808                 }
1809
1810         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
1811         if (!b)
1812                 return NULL;
1813
1814         if (!found) {
1815                 dev_info(&b->dev,
1816                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
1817                         bus);
1818                 pci_bus_insert_busn_res(b, bus, 255);
1819         }
1820
1821         max = pci_scan_child_bus(b);
1822
1823         if (!found)
1824                 pci_bus_update_busn_res_end(b, max);
1825
1826         pci_bus_add_devices(b);
1827         return b;
1828 }
1829 EXPORT_SYMBOL(pci_scan_root_bus);
1830
1831 /* Deprecated; use pci_scan_root_bus() instead */
1832 struct pci_bus * __devinit pci_scan_bus_parented(struct device *parent,
1833                 int bus, struct pci_ops *ops, void *sysdata)
1834 {
1835         LIST_HEAD(resources);
1836         struct pci_bus *b;
1837
1838         pci_add_resource(&resources, &ioport_resource);
1839         pci_add_resource(&resources, &iomem_resource);
1840         pci_add_resource(&resources, &busn_resource);
1841         b = pci_create_root_bus(parent, bus, ops, sysdata, &resources);
1842         if (b)
1843                 pci_scan_child_bus(b);
1844         else
1845                 pci_free_resource_list(&resources);
1846         return b;
1847 }
1848 EXPORT_SYMBOL(pci_scan_bus_parented);
1849
1850 struct pci_bus * __devinit pci_scan_bus(int bus, struct pci_ops *ops,
1851                                         void *sysdata)
1852 {
1853         LIST_HEAD(resources);
1854         struct pci_bus *b;
1855
1856         pci_add_resource(&resources, &ioport_resource);
1857         pci_add_resource(&resources, &iomem_resource);
1858         pci_add_resource(&resources, &busn_resource);
1859         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
1860         if (b) {
1861                 pci_scan_child_bus(b);
1862                 pci_bus_add_devices(b);
1863         } else {
1864                 pci_free_resource_list(&resources);
1865         }
1866         return b;
1867 }
1868 EXPORT_SYMBOL(pci_scan_bus);
1869
1870 #ifdef CONFIG_HOTPLUG
1871 /**
1872  * pci_rescan_bus_bridge_resize - scan a PCI bus for devices.
1873  * @bridge: PCI bridge for the bus to scan
1874  *
1875  * Scan a PCI bus and child buses for new devices, add them,
1876  * and enable them, resizing bridge mmio/io resource if necessary
1877  * and possible.  The caller must ensure the child devices are already
1878  * removed for resizing to occur.
1879  *
1880  * Returns the max number of subordinate bus discovered.
1881  */
1882 unsigned int __ref pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
1883 {
1884         unsigned int max;
1885         struct pci_bus *bus = bridge->subordinate;
1886
1887         max = pci_scan_child_bus(bus);
1888
1889         pci_assign_unassigned_bridge_resources(bridge);
1890
1891         pci_bus_add_devices(bus);
1892
1893         return max;
1894 }
1895
1896 EXPORT_SYMBOL(pci_add_new_bus);
1897 EXPORT_SYMBOL(pci_scan_slot);
1898 EXPORT_SYMBOL(pci_scan_bridge);
1899 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
1900 #endif
1901
1902 static int __init pci_sort_bf_cmp(const struct device *d_a, const struct device *d_b)
1903 {
1904         const struct pci_dev *a = to_pci_dev(d_a);
1905         const struct pci_dev *b = to_pci_dev(d_b);
1906
1907         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
1908         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
1909
1910         if      (a->bus->number < b->bus->number) return -1;
1911         else if (a->bus->number > b->bus->number) return  1;
1912
1913         if      (a->devfn < b->devfn) return -1;
1914         else if (a->devfn > b->devfn) return  1;
1915
1916         return 0;
1917 }
1918
1919 void __init pci_sort_breadthfirst(void)
1920 {
1921         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
1922 }