Pileus Git - ~andy/linux/blob - drivers/pci/host/pci-mvebu.c

   1 /*
   2  * PCIe driver for Marvell Armada 370 and Armada XP SoCs
   3  *
   4  * This file is licensed under the terms of the GNU General Public
   5  * License version 2.  This program is licensed "as is" without any
   6  * warranty of any kind, whether express or implied.
   7  */
   8
   9 #include <linux/kernel.h>
  10 #include <linux/pci.h>
  11 #include <linux/clk.h>
  12 #include <linux/module.h>
  13 #include <linux/mbus.h>
  14 #include <linux/msi.h>
  15 #include <linux/slab.h>
  16 #include <linux/platform_device.h>
  17 #include <linux/of_address.h>
  18 #include <linux/of_pci.h>
  19 #include <linux/of_irq.h>
  20 #include <linux/of_platform.h>
  21
  22 /*
  23  * PCIe unit register offsets.
  24  */
  25 #define PCIE_DEV_ID_OFF         0x0000
  26 #define PCIE_CMD_OFF            0x0004
  27 #define PCIE_DEV_REV_OFF        0x0008
  28 #define PCIE_BAR_LO_OFF(n)      (0x0010 + ((n) << 3))
  29 #define PCIE_BAR_HI_OFF(n)      (0x0014 + ((n) << 3))
  30 #define PCIE_HEADER_LOG_4_OFF   0x0128
  31 #define PCIE_BAR_CTRL_OFF(n)    (0x1804 + (((n) - 1) * 4))
  32 #define PCIE_WIN04_CTRL_OFF(n)  (0x1820 + ((n) << 4))
  33 #define PCIE_WIN04_BASE_OFF(n)  (0x1824 + ((n) << 4))
  34 #define PCIE_WIN04_REMAP_OFF(n) (0x182c + ((n) << 4))
  35 #define PCIE_WIN5_CTRL_OFF      0x1880
  36 #define PCIE_WIN5_BASE_OFF      0x1884
  37 #define PCIE_WIN5_REMAP_OFF     0x188c
  38 #define PCIE_CONF_ADDR_OFF      0x18f8
  39 #define  PCIE_CONF_ADDR_EN              0x80000000
  40 #define  PCIE_CONF_REG(r)               ((((r) & 0xf00) << 16) | ((r) & 0xfc))
  41 #define  PCIE_CONF_BUS(b)               (((b) & 0xff) << 16)
  42 #define  PCIE_CONF_DEV(d)               (((d) & 0x1f) << 11)
  43 #define  PCIE_CONF_FUNC(f)              (((f) & 0x7) << 8)
  44 #define  PCIE_CONF_ADDR(bus, devfn, where) \
  45         (PCIE_CONF_BUS(bus) | PCIE_CONF_DEV(PCI_SLOT(devfn))    | \
  46          PCIE_CONF_FUNC(PCI_FUNC(devfn)) | PCIE_CONF_REG(where) | \
  47          PCIE_CONF_ADDR_EN)
  48 #define PCIE_CONF_DATA_OFF      0x18fc
  49 #define PCIE_MASK_OFF           0x1910
  50 #define  PCIE_MASK_ENABLE_INTS          0x0f000000
  51 #define PCIE_CTRL_OFF           0x1a00
  52 #define  PCIE_CTRL_X1_MODE              0x0001
  53 #define PCIE_STAT_OFF           0x1a04
  54 #define  PCIE_STAT_BUS                  0xff00
  55 #define  PCIE_STAT_DEV                  0x1f0000
  56 #define  PCIE_STAT_LINK_DOWN            BIT(0)
  57 #define PCIE_DEBUG_CTRL         0x1a60
  58 #define  PCIE_DEBUG_SOFT_RESET          BIT(20)
  59
  60 /*
  61  * This product ID is registered by Marvell, and used when the Marvell
  62  * SoC is not the root complex, but an endpoint on the PCIe bus. It is
  63  * therefore safe to re-use this PCI ID for our emulated PCI-to-PCI
  64  * bridge.
  65  */
  66 #define MARVELL_EMULATED_PCI_PCI_BRIDGE_ID 0x7846
  67
  68 /* PCI configuration space of a PCI-to-PCI bridge */
  69 struct mvebu_sw_pci_bridge {
  70         u16 vendor;
  71         u16 device;
  72         u16 command;
  73         u16 class;
  74         u8 interface;
  75         u8 revision;
  76         u8 bist;
  77         u8 header_type;
  78         u8 latency_timer;
  79         u8 cache_line_size;
  80         u32 bar[2];
  81         u8 primary_bus;
  82         u8 secondary_bus;
  83         u8 subordinate_bus;
  84         u8 secondary_latency_timer;
  85         u8 iobase;
  86         u8 iolimit;
  87         u16 secondary_status;
  88         u16 membase;
  89         u16 memlimit;
  90         u16 iobaseupper;
  91         u16 iolimitupper;
  92         u8 cappointer;
  93         u8 reserved1;
  94         u16 reserved2;
  95         u32 romaddr;
  96         u8 intline;
  97         u8 intpin;
  98         u16 bridgectrl;
  99 };
 100
 101 struct mvebu_pcie_port;
 102
 103 /* Structure representing all PCIe interfaces */
 104 struct mvebu_pcie {
 105         struct platform_device *pdev;
 106         struct mvebu_pcie_port *ports;
 107         struct msi_chip *msi;
 108         struct resource io;
 109         struct resource realio;
 110         struct resource mem;
 111         struct resource busn;
 112         int nports;
 113 };
 114
 115 /* Structure representing one PCIe interface */
 116 struct mvebu_pcie_port {
 117         char *name;
 118         void __iomem *base;
 119         spinlock_t conf_lock;
 120         int haslink;
 121         u32 port;
 122         u32 lane;
 123         int devfn;
 124         unsigned int mem_target;
 125         unsigned int mem_attr;
 126         unsigned int io_target;
 127         unsigned int io_attr;
 128         struct clk *clk;
 129         struct mvebu_sw_pci_bridge bridge;
 130         struct device_node *dn;
 131         struct mvebu_pcie *pcie;
 132         phys_addr_t memwin_base;
 133         size_t memwin_size;
 134         phys_addr_t iowin_base;
 135         size_t iowin_size;
 136 };
 137
 138 static bool mvebu_pcie_link_up(struct mvebu_pcie_port *port)
 139 {
 140         return !(readl(port->base + PCIE_STAT_OFF) & PCIE_STAT_LINK_DOWN);
 141 }
 142
 143 static void mvebu_pcie_set_local_bus_nr(struct mvebu_pcie_port *port, int nr)
 144 {
 145         u32 stat;
 146
 147         stat = readl(port->base + PCIE_STAT_OFF);
 148         stat &= ~PCIE_STAT_BUS;
 149         stat |= nr << 8;
 150         writel(stat, port->base + PCIE_STAT_OFF);
 151 }
 152
 153 static void mvebu_pcie_set_local_dev_nr(struct mvebu_pcie_port *port, int nr)
 154 {
 155         u32 stat;
 156
 157         stat = readl(port->base + PCIE_STAT_OFF);
 158         stat &= ~PCIE_STAT_DEV;
 159         stat |= nr << 16;
 160         writel(stat, port->base + PCIE_STAT_OFF);
 161 }
 162
 163 /*
 164  * Setup PCIE BARs and Address Decode Wins:
 165  * BAR[0,2] -> disabled, BAR[1] -> covers all DRAM banks
 166  * WIN[0-3] -> DRAM bank[0-3]
 167  */
 168 static void __init mvebu_pcie_setup_wins(struct mvebu_pcie_port *port)
 169 {
 170         const struct mbus_dram_target_info *dram;
 171         u32 size;
 172         int i;
 173
 174         dram = mv_mbus_dram_info();
 175
 176         /* First, disable and clear BARs and windows. */
 177         for (i = 1; i < 3; i++) {
 178                 writel(0, port->base + PCIE_BAR_CTRL_OFF(i));
 179                 writel(0, port->base + PCIE_BAR_LO_OFF(i));
 180                 writel(0, port->base + PCIE_BAR_HI_OFF(i));
 181         }
 182
 183         for (i = 0; i < 5; i++) {
 184                 writel(0, port->base + PCIE_WIN04_CTRL_OFF(i));
 185                 writel(0, port->base + PCIE_WIN04_BASE_OFF(i));
 186                 writel(0, port->base + PCIE_WIN04_REMAP_OFF(i));
 187         }
 188
 189         writel(0, port->base + PCIE_WIN5_CTRL_OFF);
 190         writel(0, port->base + PCIE_WIN5_BASE_OFF);
 191         writel(0, port->base + PCIE_WIN5_REMAP_OFF);
 192
 193         /* Setup windows for DDR banks.  Count total DDR size on the fly. */
 194         size = 0;
 195         for (i = 0; i < dram->num_cs; i++) {
 196                 const struct mbus_dram_window *cs = dram->cs + i;
 197
 198                 writel(cs->base & 0xffff0000,
 199                        port->base + PCIE_WIN04_BASE_OFF(i));
 200                 writel(0, port->base + PCIE_WIN04_REMAP_OFF(i));
 201                 writel(((cs->size - 1) & 0xffff0000) |
 202                         (cs->mbus_attr << 8) |
 203                         (dram->mbus_dram_target_id << 4) | 1,
 204                        port->base + PCIE_WIN04_CTRL_OFF(i));
 205
 206                 size += cs->size;
 207         }
 208
 209         /* Round up 'size' to the nearest power of two. */
 210         if ((size & (size - 1)) != 0)
 211                 size = 1 << fls(size);
 212
 213         /* Setup BAR[1] to all DRAM banks. */
 214         writel(dram->cs[0].base, port->base + PCIE_BAR_LO_OFF(1));
 215         writel(0, port->base + PCIE_BAR_HI_OFF(1));
 216         writel(((size - 1) & 0xffff0000) | 1,
 217                port->base + PCIE_BAR_CTRL_OFF(1));
 218 }
 219
 220 static void __init mvebu_pcie_setup_hw(struct mvebu_pcie_port *port)
 221 {
 222         u16 cmd;
 223         u32 mask;
 224
 225         /* Point PCIe unit MBUS decode windows to DRAM space. */
 226         mvebu_pcie_setup_wins(port);
 227
 228         /* Master + slave enable. */
 229         cmd = readw(port->base + PCIE_CMD_OFF);
 230         cmd |= PCI_COMMAND_IO;
 231         cmd |= PCI_COMMAND_MEMORY;
 232         cmd |= PCI_COMMAND_MASTER;
 233         writew(cmd, port->base + PCIE_CMD_OFF);
 234
 235         /* Enable interrupt lines A-D. */
 236         mask = readl(port->base + PCIE_MASK_OFF);
 237         mask |= PCIE_MASK_ENABLE_INTS;
 238         writel(mask, port->base + PCIE_MASK_OFF);
 239 }
 240
 241 static int mvebu_pcie_hw_rd_conf(struct mvebu_pcie_port *port,
 242                                  struct pci_bus *bus,
 243                                  u32 devfn, int where, int size, u32 *val)
 244 {
 245         writel(PCIE_CONF_ADDR(bus->number, devfn, where),
 246                port->base + PCIE_CONF_ADDR_OFF);
 247
 248         *val = readl(port->base + PCIE_CONF_DATA_OFF);
 249
 250         if (size == 1)
 251                 *val = (*val >> (8 * (where & 3))) & 0xff;
 252         else if (size == 2)
 253                 *val = (*val >> (8 * (where & 3))) & 0xffff;
 254
 255         return PCIBIOS_SUCCESSFUL;
 256 }
 257
 258 static int mvebu_pcie_hw_wr_conf(struct mvebu_pcie_port *port,
 259                                  struct pci_bus *bus,
 260                                  u32 devfn, int where, int size, u32 val)
 261 {
 262         int ret = PCIBIOS_SUCCESSFUL;
 263
 264         writel(PCIE_CONF_ADDR(bus->number, devfn, where),
 265                port->base + PCIE_CONF_ADDR_OFF);
 266
 267         if (size == 4)
 268                 writel(val, port->base + PCIE_CONF_DATA_OFF);
 269         else if (size == 2)
 270                 writew(val, port->base + PCIE_CONF_DATA_OFF + (where & 3));
 271         else if (size == 1)
 272                 writeb(val, port->base + PCIE_CONF_DATA_OFF + (where & 3));
 273         else
 274                 ret = PCIBIOS_BAD_REGISTER_NUMBER;
 275
 276         return ret;
 277 }
 278
 279 static void mvebu_pcie_handle_iobase_change(struct mvebu_pcie_port *port)
 280 {
 281         phys_addr_t iobase;
 282
 283         /* Are the new iobase/iolimit values invalid? */
 284         if (port->bridge.iolimit < port->bridge.iobase ||
 285             port->bridge.iolimitupper < port->bridge.iobaseupper) {
 286
 287                 /* If a window was configured, remove it */
 288                 if (port->iowin_base) {
 289                         mvebu_mbus_del_window(port->iowin_base,
 290                                               port->iowin_size);
 291                         port->iowin_base = 0;
 292                         port->iowin_size = 0;
 293                 }
 294
 295                 return;
 296         }
 297
 298         /*
 299          * We read the PCI-to-PCI bridge emulated registers, and
 300          * calculate the base address and size of the address decoding
 301          * window to setup, according to the PCI-to-PCI bridge
 302          * specifications. iobase is the bus address, port->iowin_base
 303          * is the CPU address.
 304          */
 305         iobase = ((port->bridge.iobase & 0xF0) << 8) |
 306                 (port->bridge.iobaseupper << 16);
 307         port->iowin_base = port->pcie->io.start + iobase;
 308         port->iowin_size = ((0xFFF | ((port->bridge.iolimit & 0xF0) << 8) |
 309                             (port->bridge.iolimitupper << 16)) -
 310                             iobase);
 311
 312         mvebu_mbus_add_window_remap_by_id(port->io_target, port->io_attr,
 313                                           port->iowin_base, port->iowin_size,
 314                                           iobase);
 315
 316         pci_ioremap_io(iobase, port->iowin_base);
 317 }
 318
 319 static void mvebu_pcie_handle_membase_change(struct mvebu_pcie_port *port)
 320 {
 321         /* Are the new membase/memlimit values invalid? */
 322         if (port->bridge.memlimit < port->bridge.membase) {
 323
 324                 /* If a window was configured, remove it */
 325                 if (port->memwin_base) {
 326                         mvebu_mbus_del_window(port->memwin_base,
 327                                               port->memwin_size);
 328                         port->memwin_base = 0;
 329                         port->memwin_size = 0;
 330                 }
 331
 332                 return;
 333         }
 334
 335         /*
 336          * We read the PCI-to-PCI bridge emulated registers, and
 337          * calculate the base address and size of the address decoding
 338          * window to setup, according to the PCI-to-PCI bridge
 339          * specifications.
 340          */
 341         port->memwin_base  = ((port->bridge.membase & 0xFFF0) << 16);
 342         port->memwin_size  =
 343                 (((port->bridge.memlimit & 0xFFF0) << 16) | 0xFFFFF) -
 344                 port->memwin_base;
 345
 346         mvebu_mbus_add_window_by_id(port->mem_target, port->mem_attr,
 347                                     port->memwin_base, port->memwin_size);
 348 }
 349
 350 /*
 351  * Initialize the configuration space of the PCI-to-PCI bridge
 352  * associated with the given PCIe interface.
 353  */
 354 static void mvebu_sw_pci_bridge_init(struct mvebu_pcie_port *port)
 355 {
 356         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 357
 358         memset(bridge, 0, sizeof(struct mvebu_sw_pci_bridge));
 359
 360         bridge->class = PCI_CLASS_BRIDGE_PCI;
 361         bridge->vendor = PCI_VENDOR_ID_MARVELL;
 362         bridge->device = MARVELL_EMULATED_PCI_PCI_BRIDGE_ID;
 363         bridge->header_type = PCI_HEADER_TYPE_BRIDGE;
 364         bridge->cache_line_size = 0x10;
 365
 366         /* We support 32 bits I/O addressing */
 367         bridge->iobase = PCI_IO_RANGE_TYPE_32;
 368         bridge->iolimit = PCI_IO_RANGE_TYPE_32;
 369 }
 370
 371 /*
 372  * Read the configuration space of the PCI-to-PCI bridge associated to
 373  * the given PCIe interface.
 374  */
 375 static int mvebu_sw_pci_bridge_read(struct mvebu_pcie_port *port,
 376                                   unsigned int where, int size, u32 *value)
 377 {
 378         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 379
 380         switch (where & ~3) {
 381         case PCI_VENDOR_ID:
 382                 *value = bridge->device << 16 | bridge->vendor;
 383                 break;
 384
 385         case PCI_COMMAND:
 386                 *value = bridge->command;
 387                 break;
 388
 389         case PCI_CLASS_REVISION:
 390                 *value = bridge->class << 16 | bridge->interface << 8 |
 391                          bridge->revision;
 392                 break;
 393
 394         case PCI_CACHE_LINE_SIZE:
 395                 *value = bridge->bist << 24 | bridge->header_type << 16 |
 396                          bridge->latency_timer << 8 | bridge->cache_line_size;
 397                 break;
 398
 399         case PCI_BASE_ADDRESS_0 ... PCI_BASE_ADDRESS_1:
 400                 *value = bridge->bar[((where & ~3) - PCI_BASE_ADDRESS_0) / 4];
 401                 break;
 402
 403         case PCI_PRIMARY_BUS:
 404                 *value = (bridge->secondary_latency_timer << 24 |
 405                           bridge->subordinate_bus         << 16 |
 406                           bridge->secondary_bus           <<  8 |
 407                           bridge->primary_bus);
 408                 break;
 409
 410         case PCI_IO_BASE:
 411                 *value = (bridge->secondary_status << 16 |
 412                           bridge->iolimit          <<  8 |
 413                           bridge->iobase);
 414                 break;
 415
 416         case PCI_MEMORY_BASE:
 417                 *value = (bridge->memlimit << 16 | bridge->membase);
 418                 break;
 419
 420         case PCI_PREF_MEMORY_BASE:
 421                 *value = 0;
 422                 break;
 423
 424         case PCI_IO_BASE_UPPER16:
 425                 *value = (bridge->iolimitupper << 16 | bridge->iobaseupper);
 426                 break;
 427
 428         case PCI_ROM_ADDRESS1:
 429                 *value = 0;
 430                 break;
 431
 432         default:
 433                 *value = 0xffffffff;
 434                 return PCIBIOS_BAD_REGISTER_NUMBER;
 435         }
 436
 437         if (size == 2)
 438                 *value = (*value >> (8 * (where & 3))) & 0xffff;
 439         else if (size == 1)
 440                 *value = (*value >> (8 * (where & 3))) & 0xff;
 441
 442         return PCIBIOS_SUCCESSFUL;
 443 }
 444
 445 /* Write to the PCI-to-PCI bridge configuration space */
 446 static int mvebu_sw_pci_bridge_write(struct mvebu_pcie_port *port,
 447                                      unsigned int where, int size, u32 value)
 448 {
 449         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 450         u32 mask, reg;
 451         int err;
 452
 453         if (size == 4)
 454                 mask = 0x0;
 455         else if (size == 2)
 456                 mask = ~(0xffff << ((where & 3) * 8));
 457         else if (size == 1)
 458                 mask = ~(0xff << ((where & 3) * 8));
 459         else
 460                 return PCIBIOS_BAD_REGISTER_NUMBER;
 461
 462         err = mvebu_sw_pci_bridge_read(port, where & ~3, 4, &reg);
 463         if (err)
 464                 return err;
 465
 466         value = (reg & mask) | value << ((where & 3) * 8);
 467
 468         switch (where & ~3) {
 469         case PCI_COMMAND:
 470                 bridge->command = value & 0xffff;
 471                 break;
 472
 473         case PCI_BASE_ADDRESS_0 ... PCI_BASE_ADDRESS_1:
 474                 bridge->bar[((where & ~3) - PCI_BASE_ADDRESS_0) / 4] = value;
 475                 break;
 476
 477         case PCI_IO_BASE:
 478                 /*
 479                  * We also keep bit 1 set, it is a read-only bit that
 480                  * indicates we support 32 bits addressing for the
 481                  * I/O
 482                  */
 483                 bridge->iobase = (value & 0xff) | PCI_IO_RANGE_TYPE_32;
 484                 bridge->iolimit = ((value >> 8) & 0xff) | PCI_IO_RANGE_TYPE_32;
 485                 bridge->secondary_status = value >> 16;
 486                 mvebu_pcie_handle_iobase_change(port);
 487                 break;
 488
 489         case PCI_MEMORY_BASE:
 490                 bridge->membase = value & 0xffff;
 491                 bridge->memlimit = value >> 16;
 492                 mvebu_pcie_handle_membase_change(port);
 493                 break;
 494
 495         case PCI_IO_BASE_UPPER16:
 496                 bridge->iobaseupper = value & 0xffff;
 497                 bridge->iolimitupper = value >> 16;
 498                 mvebu_pcie_handle_iobase_change(port);
 499                 break;
 500
 501         case PCI_PRIMARY_BUS:
 502                 bridge->primary_bus             = value & 0xff;
 503                 bridge->secondary_bus           = (value >> 8) & 0xff;
 504                 bridge->subordinate_bus         = (value >> 16) & 0xff;
 505                 bridge->secondary_latency_timer = (value >> 24) & 0xff;
 506                 mvebu_pcie_set_local_bus_nr(port, bridge->secondary_bus);
 507                 break;
 508
 509         default:
 510                 break;
 511         }
 512
 513         return PCIBIOS_SUCCESSFUL;
 514 }
 515
 516 static inline struct mvebu_pcie *sys_to_pcie(struct pci_sys_data *sys)
 517 {
 518         return sys->private_data;
 519 }
 520
 521 static struct mvebu_pcie_port *
 522 mvebu_pcie_find_port(struct mvebu_pcie *pcie, struct pci_bus *bus,
 523                      int devfn)
 524 {
 525         int i;
 526
 527         for (i = 0; i < pcie->nports; i++) {
 528                 struct mvebu_pcie_port *port = &pcie->ports[i];
 529                 if (bus->number == 0 && port->devfn == devfn)
 530                         return port;
 531                 if (bus->number != 0 &&
 532                     bus->number >= port->bridge.secondary_bus &&
 533                     bus->number <= port->bridge.subordinate_bus)
 534                         return port;
 535         }
 536
 537         return NULL;
 538 }
 539
 540 /* PCI configuration space write function */
 541 static int mvebu_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 542                               int where, int size, u32 val)
 543 {
 544         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 545         struct mvebu_pcie_port *port;
 546         unsigned long flags;
 547         int ret;
 548
 549         port = mvebu_pcie_find_port(pcie, bus, devfn);
 550         if (!port)
 551                 return PCIBIOS_DEVICE_NOT_FOUND;
 552
 553         /* Access the emulated PCI-to-PCI bridge */
 554         if (bus->number == 0)
 555                 return mvebu_sw_pci_bridge_write(port, where, size, val);
 556
 557         if (!port->haslink)
 558                 return PCIBIOS_DEVICE_NOT_FOUND;
 559
 560         /*
 561          * On the secondary bus, we don't want to expose any other
 562          * device than the device physically connected in the PCIe
 563          * slot, visible in slot 0. In slot 1, there's a special
 564          * Marvell device that only makes sense when the Armada is
 565          * used as a PCIe endpoint.
 566          */
 567         if (bus->number == port->bridge.secondary_bus &&
 568             PCI_SLOT(devfn) != 0)
 569                 return PCIBIOS_DEVICE_NOT_FOUND;
 570
 571         /* Access the real PCIe interface */
 572         spin_lock_irqsave(&port->conf_lock, flags);
 573         ret = mvebu_pcie_hw_wr_conf(port, bus, devfn,
 574                                     where, size, val);
 575         spin_unlock_irqrestore(&port->conf_lock, flags);
 576
 577         return ret;
 578 }
 579
 580 /* PCI configuration space read function */
 581 static int mvebu_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 582                               int size, u32 *val)
 583 {
 584         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 585         struct mvebu_pcie_port *port;
 586         unsigned long flags;
 587         int ret;
 588
 589         port = mvebu_pcie_find_port(pcie, bus, devfn);
 590         if (!port) {
 591                 *val = 0xffffffff;
 592                 return PCIBIOS_DEVICE_NOT_FOUND;
 593         }
 594
 595         /* Access the emulated PCI-to-PCI bridge */
 596         if (bus->number == 0)
 597                 return mvebu_sw_pci_bridge_read(port, where, size, val);
 598
 599         if (!port->haslink) {
 600                 *val = 0xffffffff;
 601                 return PCIBIOS_DEVICE_NOT_FOUND;
 602         }
 603
 604         /*
 605          * On the secondary bus, we don't want to expose any other
 606          * device than the device physically connected in the PCIe
 607          * slot, visible in slot 0. In slot 1, there's a special
 608          * Marvell device that only makes sense when the Armada is
 609          * used as a PCIe endpoint.
 610          */
 611         if (bus->number == port->bridge.secondary_bus &&
 612             PCI_SLOT(devfn) != 0) {
 613                 *val = 0xffffffff;
 614                 return PCIBIOS_DEVICE_NOT_FOUND;
 615         }
 616
 617         /* Access the real PCIe interface */
 618         spin_lock_irqsave(&port->conf_lock, flags);
 619         ret = mvebu_pcie_hw_rd_conf(port, bus, devfn,
 620                                     where, size, val);
 621         spin_unlock_irqrestore(&port->conf_lock, flags);
 622
 623         return ret;
 624 }
 625
 626 static struct pci_ops mvebu_pcie_ops = {
 627         .read = mvebu_pcie_rd_conf,
 628         .write = mvebu_pcie_wr_conf,
 629 };
 630
 631 static int __init mvebu_pcie_setup(int nr, struct pci_sys_data *sys)
 632 {
 633         struct mvebu_pcie *pcie = sys_to_pcie(sys);
 634         int i;
 635
 636         pci_add_resource_offset(&sys->resources, &pcie->realio, sys->io_offset);
 637         pci_add_resource_offset(&sys->resources, &pcie->mem, sys->mem_offset);
 638         pci_add_resource(&sys->resources, &pcie->busn);
 639
 640         for (i = 0; i < pcie->nports; i++) {
 641                 struct mvebu_pcie_port *port = &pcie->ports[i];
 642                 if (!port->base)
 643                         continue;
 644                 mvebu_pcie_setup_hw(port);
 645         }
 646
 647         return 1;
 648 }
 649
 650 static int __init mvebu_pcie_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
 651 {
 652         struct of_irq oirq;
 653         int ret;
 654
 655         ret = of_irq_map_pci(dev, &oirq);
 656         if (ret)
 657                 return ret;
 658
 659         return irq_create_of_mapping(oirq.controller, oirq.specifier,
 660                                      oirq.size);
 661 }
 662
 663 static struct pci_bus *mvebu_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 664 {
 665         struct mvebu_pcie *pcie = sys_to_pcie(sys);
 666         struct pci_bus *bus;
 667
 668         bus = pci_create_root_bus(&pcie->pdev->dev, sys->busnr,
 669                                   &mvebu_pcie_ops, sys, &sys->resources);
 670         if (!bus)
 671                 return NULL;
 672
 673         pci_scan_child_bus(bus);
 674
 675         return bus;
 676 }
 677
 678 void mvebu_pcie_add_bus(struct pci_bus *bus)
 679 {
 680         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 681         bus->msi = pcie->msi;
 682 }
 683
 684 resource_size_t mvebu_pcie_align_resource(struct pci_dev *dev,
 685                                           const struct resource *res,
 686                                           resource_size_t start,
 687                                           resource_size_t size,
 688                                           resource_size_t align)
 689 {
 690         if (dev->bus->number != 0)
 691                 return start;
 692
 693         /*
 694          * On the PCI-to-PCI bridge side, the I/O windows must have at
 695          * least a 64 KB size and be aligned on their size, and the
 696          * memory windows must have at least a 1 MB size and be
 697          * aligned on their size
 698          */
 699         if (res->flags & IORESOURCE_IO)
 700                 return round_up(start, max((resource_size_t)SZ_64K, size));
 701         else if (res->flags & IORESOURCE_MEM)
 702                 return round_up(start, max((resource_size_t)SZ_1M, size));
 703         else
 704                 return start;
 705 }
 706
 707 static void __init mvebu_pcie_enable(struct mvebu_pcie *pcie)
 708 {
 709         struct hw_pci hw;
 710
 711         memset(&hw, 0, sizeof(hw));
 712
 713         hw.nr_controllers = 1;
 714         hw.private_data   = (void **)&pcie;
 715         hw.setup          = mvebu_pcie_setup;
 716         hw.scan           = mvebu_pcie_scan_bus;
 717         hw.map_irq        = mvebu_pcie_map_irq;
 718         hw.ops            = &mvebu_pcie_ops;
 719         hw.align_resource = mvebu_pcie_align_resource;
 720         hw.add_bus        = mvebu_pcie_add_bus;
 721
 722         pci_common_init(&hw);
 723 }
 724
 725 /*
 726  * Looks up the list of register addresses encoded into the reg =
 727  * <...> property for one that matches the given port/lane. Once
 728  * found, maps it.
 729  */
 730 static void __iomem * __init
 731 mvebu_pcie_map_registers(struct platform_device *pdev,
 732                          struct device_node *np,
 733                          struct mvebu_pcie_port *port)
 734 {
 735         struct resource regs;
 736         int ret = 0;
 737
 738         ret = of_address_to_resource(np, 0, &regs);
 739         if (ret)
 740                 return ERR_PTR(ret);
 741
 742         return devm_ioremap_resource(&pdev->dev, &regs);
 743 }
 744
 745 #define DT_FLAGS_TO_TYPE(flags)       (((flags) >> 24) & 0x03)
 746 #define    DT_TYPE_IO                 0x1
 747 #define    DT_TYPE_MEM32              0x2
 748 #define DT_CPUADDR_TO_TARGET(cpuaddr) (((cpuaddr) >> 56) & 0xFF)
 749 #define DT_CPUADDR_TO_ATTR(cpuaddr)   (((cpuaddr) >> 48) & 0xFF)
 750
 751 static int mvebu_get_tgt_attr(struct device_node *np, int devfn,
 752                               unsigned long type, int *tgt, int *attr)
 753 {
 754         const int na = 3, ns = 2;
 755         const __be32 *range;
 756         int rlen, nranges, rangesz, pna, i;
 757
 758         range = of_get_property(np, "ranges", &rlen);
 759         if (!range)
 760                 return -EINVAL;
 761
 762         pna = of_n_addr_cells(np);
 763         rangesz = pna + na + ns;
 764         nranges = rlen / sizeof(__be32) / rangesz;
 765
 766         for (i = 0; i < nranges; i++) {
 767                 u32 flags = of_read_number(range, 1);
 768                 u32 slot = of_read_number(range, 2);
 769                 u64 cpuaddr = of_read_number(range + na, pna);
 770                 unsigned long rtype;
 771
 772                 if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_IO)
 773                         rtype = IORESOURCE_IO;
 774                 else if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_MEM32)
 775                         rtype = IORESOURCE_MEM;
 776
 777                 if (slot == PCI_SLOT(devfn) && type == rtype) {
 778                         *tgt = DT_CPUADDR_TO_TARGET(cpuaddr);
 779                         *attr = DT_CPUADDR_TO_ATTR(cpuaddr);
 780                         return 0;
 781                 }
 782
 783                 range += rangesz;
 784         }
 785
 786         return -ENOENT;
 787 }
 788
 789 static void __init mvebu_pcie_msi_enable(struct mvebu_pcie *pcie)
 790 {
 791         struct device_node *msi_node;
 792
 793         msi_node = of_parse_phandle(pcie->pdev->dev.of_node,
 794                                     "msi-parent", 0);
 795         if (!msi_node)
 796                 return;
 797
 798         pcie->msi = of_pci_find_msi_chip_by_node(msi_node);
 799
 800         if (pcie->msi)
 801                 pcie->msi->dev = &pcie->pdev->dev;
 802 }
 803
 804 static int __init mvebu_pcie_probe(struct platform_device *pdev)
 805 {
 806         struct mvebu_pcie *pcie;
 807         struct device_node *np = pdev->dev.of_node;
 808         struct device_node *child;
 809         int i, ret;
 810
 811         pcie = devm_kzalloc(&pdev->dev, sizeof(struct mvebu_pcie),
 812                             GFP_KERNEL);
 813         if (!pcie)
 814                 return -ENOMEM;
 815
 816         pcie->pdev = pdev;
 817
 818         /* Get the PCIe memory and I/O aperture */
 819         mvebu_mbus_get_pcie_mem_aperture(&pcie->mem);
 820         if (resource_size(&pcie->mem) == 0) {
 821                 dev_err(&pdev->dev, "invalid memory aperture size\n");
 822                 return -EINVAL;
 823         }
 824
 825         mvebu_mbus_get_pcie_io_aperture(&pcie->io);
 826         if (resource_size(&pcie->io) == 0) {
 827                 dev_err(&pdev->dev, "invalid I/O aperture size\n");
 828                 return -EINVAL;
 829         }
 830
 831         pcie->realio.flags = pcie->io.flags;
 832         pcie->realio.start = PCIBIOS_MIN_IO;
 833         pcie->realio.end = min_t(resource_size_t,
 834                                   IO_SPACE_LIMIT,
 835                                   resource_size(&pcie->io));
 836
 837         /* Get the bus range */
 838         ret = of_pci_parse_bus_range(np, &pcie->busn);
 839         if (ret) {
 840                 dev_err(&pdev->dev, "failed to parse bus-range property: %d\n",
 841                         ret);
 842                 return ret;
 843         }
 844
 845         for_each_child_of_node(pdev->dev.of_node, child) {
 846                 if (!of_device_is_available(child))
 847                         continue;
 848                 pcie->nports++;
 849         }
 850
 851         pcie->ports = devm_kzalloc(&pdev->dev, pcie->nports *
 852                                    sizeof(struct mvebu_pcie_port),
 853                                    GFP_KERNEL);
 854         if (!pcie->ports)
 855                 return -ENOMEM;
 856
 857         i = 0;
 858         for_each_child_of_node(pdev->dev.of_node, child) {
 859                 struct mvebu_pcie_port *port = &pcie->ports[i];
 860
 861                 if (!of_device_is_available(child))
 862                         continue;
 863
 864                 port->pcie = pcie;
 865
 866                 if (of_property_read_u32(child, "marvell,pcie-port",
 867                                          &port->port)) {
 868                         dev_warn(&pdev->dev,
 869                                  "ignoring PCIe DT node, missing pcie-port property\n");
 870                         continue;
 871                 }
 872
 873                 if (of_property_read_u32(child, "marvell,pcie-lane",
 874                                          &port->lane))
 875                         port->lane = 0;
 876
 877                 port->name = kasprintf(GFP_KERNEL, "pcie%d.%d",
 878                                        port->port, port->lane);
 879
 880                 port->devfn = of_pci_get_devfn(child);
 881                 if (port->devfn < 0)
 882                         continue;
 883
 884                 ret = mvebu_get_tgt_attr(np, port->devfn, IORESOURCE_MEM,
 885                                          &port->mem_target, &port->mem_attr);
 886                 if (ret < 0) {
 887                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get tgt/attr for mem window\n",
 888                                 port->port, port->lane);
 889                         continue;
 890                 }
 891
 892                 ret = mvebu_get_tgt_attr(np, port->devfn, IORESOURCE_IO,
 893                                          &port->io_target, &port->io_attr);
 894                 if (ret < 0) {
 895                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get tgt/attr for io window\n",
 896                                 port->port, port->lane);
 897                         continue;
 898                 }
 899
 900                 port->clk = of_clk_get_by_name(child, NULL);
 901                 if (IS_ERR(port->clk)) {
 902                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get clock\n",
 903                                port->port, port->lane);
 904                         continue;
 905                 }
 906
 907                 ret = clk_prepare_enable(port->clk);
 908                 if (ret)
 909                         continue;
 910
 911                 port->base = mvebu_pcie_map_registers(pdev, child, port);
 912                 if (IS_ERR(port->base)) {
 913                         dev_err(&pdev->dev, "PCIe%d.%d: cannot map registers\n",
 914                                 port->port, port->lane);
 915                         port->base = NULL;
 916                         clk_disable_unprepare(port->clk);
 917                         continue;
 918                 }
 919
 920                 mvebu_pcie_set_local_dev_nr(port, 1);
 921
 922                 if (mvebu_pcie_link_up(port)) {
 923                         port->haslink = 1;
 924                         dev_info(&pdev->dev, "PCIe%d.%d: link up\n",
 925                                  port->port, port->lane);
 926                 } else {
 927                         port->haslink = 0;
 928                         dev_info(&pdev->dev, "PCIe%d.%d: link down\n",
 929                                  port->port, port->lane);
 930                 }
 931
 932                 port->dn = child;
 933                 spin_lock_init(&port->conf_lock);
 934                 mvebu_sw_pci_bridge_init(port);
 935                 i++;
 936         }
 937
 938         mvebu_pcie_msi_enable(pcie);
 939
 940         mvebu_pcie_enable(pcie);
 941
 942         return 0;
 943 }
 944
 945 static const struct of_device_id mvebu_pcie_of_match_table[] = {
 946         { .compatible = "marvell,armada-xp-pcie", },
 947         { .compatible = "marvell,armada-370-pcie", },
 948         { .compatible = "marvell,kirkwood-pcie", },
 949         {},
 950 };
 951 MODULE_DEVICE_TABLE(of, mvebu_pcie_of_match_table);
 952
 953 static struct platform_driver mvebu_pcie_driver = {
 954         .driver = {
 955                 .owner = THIS_MODULE,
 956                 .name = "mvebu-pcie",
 957                 .of_match_table =
 958                    of_match_ptr(mvebu_pcie_of_match_table),
 959         },
 960 };
 961
 962 static int __init mvebu_pcie_init(void)
 963 {
 964         return platform_driver_probe(&mvebu_pcie_driver,
 965                                      mvebu_pcie_probe);
 966 }
 967
 968 subsys_initcall(mvebu_pcie_init);
 969
 970 MODULE_AUTHOR("Thomas Petazzoni <thomas.petazzoni@free-electrons.com>");
 971 MODULE_DESCRIPTION("Marvell EBU PCIe driver");
 972 MODULE_LICENSE("GPLv2");