Pileus Git - ~andy/linux/blob - drivers/net/wireless/brcm80211/brcmsmac/aiutils.c

   1 /*
   2  * Copyright (c) 2010 Broadcom Corporation
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY
  11  * SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN ACTION
  13  * OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF OR IN
  14  * CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  *
  16  * File contents: support functions for PCI/PCIe
  17  */
  18
  19 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  20
  21 #include <linux/delay.h>
  22 #include <linux/pci.h>
  23
  24 #include <defs.h>
  25 #include <chipcommon.h>
  26 #include <brcmu_utils.h>
  27 #include <brcm_hw_ids.h>
  28 #include <soc.h>
  29 #include "types.h"
  30 #include "pub.h"
  31 #include "pmu.h"
  32 #include "nicpci.h"
  33 #include "aiutils.h"
  34
  35 /* slow_clk_ctl */
  36  /* slow clock source mask */
  37 #define SCC_SS_MASK             0x00000007
  38  /* source of slow clock is LPO */
  39 #define SCC_SS_LPO              0x00000000
  40  /* source of slow clock is crystal */
  41 #define SCC_SS_XTAL             0x00000001
  42  /* source of slow clock is PCI */
  43 #define SCC_SS_PCI              0x00000002
  44  /* LPOFreqSel, 1: 160Khz, 0: 32KHz */
  45 #define SCC_LF                  0x00000200
  46  /* LPOPowerDown, 1: LPO is disabled, 0: LPO is enabled */
  47 #define SCC_LP                  0x00000400
  48  /* ForceSlowClk, 1: sb/cores running on slow clock, 0: power logic control */
  49 #define SCC_FS                  0x00000800
  50  /* IgnorePllOffReq, 1/0:
  51   *  power logic ignores/honors PLL clock disable requests from core
  52   */
  53 #define SCC_IP                  0x00001000
  54  /* XtalControlEn, 1/0:
  55   *  power logic does/doesn't disable crystal when appropriate
  56   */
  57 #define SCC_XC                  0x00002000
  58  /* XtalPU (RO), 1/0: crystal running/disabled */
  59 #define SCC_XP                  0x00004000
  60  /* ClockDivider (SlowClk = 1/(4+divisor)) */
  61 #define SCC_CD_MASK             0xffff0000
  62 #define SCC_CD_SHIFT            16
  63
  64 /* system_clk_ctl */
  65  /* ILPen: Enable Idle Low Power */
  66 #define SYCC_IE                 0x00000001
  67  /* ALPen: Enable Active Low Power */
  68 #define SYCC_AE                 0x00000002
  69  /* ForcePLLOn */
  70 #define SYCC_FP                 0x00000004
  71  /* Force ALP (or HT if ALPen is not set */
  72 #define SYCC_AR                 0x00000008
  73  /* Force HT */
  74 #define SYCC_HR                 0x00000010
  75  /* ClkDiv  (ILP = 1/(4 * (divisor + 1)) */
  76 #define SYCC_CD_MASK            0xffff0000
  77 #define SYCC_CD_SHIFT           16
  78
  79 #define CST4329_SPROM_OTP_SEL_MASK      0x00000003
  80  /* OTP is powered up, use def. CIS, no SPROM */
  81 #define CST4329_DEFCIS_SEL              0
  82  /* OTP is powered up, SPROM is present */
  83 #define CST4329_SPROM_SEL               1
  84  /* OTP is powered up, no SPROM */
  85 #define CST4329_OTP_SEL                 2
  86  /* OTP is powered down, SPROM is present */
  87 #define CST4329_OTP_PWRDN               3
  88
  89 #define CST4329_SPI_SDIO_MODE_MASK      0x00000004
  90 #define CST4329_SPI_SDIO_MODE_SHIFT     2
  91
  92 /* 43224 chip-specific ChipControl register bits */
  93 #define CCTRL43224_GPIO_TOGGLE          0x8000
  94  /* 12 mA drive strength */
  95 #define CCTRL_43224A0_12MA_LED_DRIVE    0x00F000F0
  96  /* 12 mA drive strength for later 43224s */
  97 #define CCTRL_43224B0_12MA_LED_DRIVE    0xF0
  98
  99 /* 43236 Chip specific ChipStatus register bits */
 100 #define CST43236_SFLASH_MASK            0x00000040
 101 #define CST43236_OTP_MASK               0x00000080
 102 #define CST43236_HSIC_MASK              0x00000100      /* USB/HSIC */
 103 #define CST43236_BP_CLK                 0x00000200      /* 120/96Mbps */
 104 #define CST43236_BOOT_MASK              0x00001800
 105 #define CST43236_BOOT_SHIFT             11
 106 #define CST43236_BOOT_FROM_SRAM         0 /* boot from SRAM, ARM in reset */
 107 #define CST43236_BOOT_FROM_ROM          1 /* boot from ROM */
 108 #define CST43236_BOOT_FROM_FLASH        2 /* boot from FLASH */
 109 #define CST43236_BOOT_FROM_INVALID      3
 110
 111 /* 4331 chip-specific ChipControl register bits */
 112  /* 0 disable */
 113 #define CCTRL4331_BT_COEXIST            (1<<0)
 114  /* 0 SECI is disabled (JTAG functional) */
 115 #define CCTRL4331_SECI                  (1<<1)
 116  /* 0 disable */
 117 #define CCTRL4331_EXT_LNA               (1<<2)
 118  /* sprom/gpio13-15 mux */
 119 #define CCTRL4331_SPROM_GPIO13_15       (1<<3)
 120  /* 0 ext pa disable, 1 ext pa enabled */
 121 #define CCTRL4331_EXTPA_EN              (1<<4)
 122  /* set drive out GPIO_CLK on sprom_cs pin */
 123 #define CCTRL4331_GPIOCLK_ON_SPROMCS    (1<<5)
 124  /* use sprom_cs pin as PCIE mdio interface */
 125 #define CCTRL4331_PCIE_MDIO_ON_SPROMCS  (1<<6)
 126  /* aband extpa will be at gpio2/5 and sprom_dout */
 127 #define CCTRL4331_EXTPA_ON_GPIO2_5      (1<<7)
 128  /* override core control on pipe_AuxClkEnable */
 129 #define CCTRL4331_OVR_PIPEAUXCLKEN      (1<<8)
 130  /* override core control on pipe_AuxPowerDown */
 131 #define CCTRL4331_OVR_PIPEAUXPWRDOWN    (1<<9)
 132  /* pcie_auxclkenable */
 133 #define CCTRL4331_PCIE_AUXCLKEN         (1<<10)
 134  /* pcie_pipe_pllpowerdown */
 135 #define CCTRL4331_PCIE_PIPE_PLLDOWN     (1<<11)
 136  /* enable bt_shd0 at gpio4 */
 137 #define CCTRL4331_BT_SHD0_ON_GPIO4      (1<<16)
 138  /* enable bt_shd1 at gpio5 */
 139 #define CCTRL4331_BT_SHD1_ON_GPIO5      (1<<17)
 140
 141 /* 4331 Chip specific ChipStatus register bits */
 142  /* crystal frequency 20/40Mhz */
 143 #define CST4331_XTAL_FREQ               0x00000001
 144 #define CST4331_SPROM_PRESENT           0x00000002
 145 #define CST4331_OTP_PRESENT             0x00000004
 146 #define CST4331_LDO_RF                  0x00000008
 147 #define CST4331_LDO_PAR                 0x00000010
 148
 149 /* 4319 chip-specific ChipStatus register bits */
 150 #define CST4319_SPI_CPULESSUSB          0x00000001
 151 #define CST4319_SPI_CLK_POL             0x00000002
 152 #define CST4319_SPI_CLK_PH              0x00000008
 153  /* gpio [7:6], SDIO CIS selection */
 154 #define CST4319_SPROM_OTP_SEL_MASK      0x000000c0
 155 #define CST4319_SPROM_OTP_SEL_SHIFT     6
 156  /* use default CIS, OTP is powered up */
 157 #define CST4319_DEFCIS_SEL              0x00000000
 158  /* use SPROM, OTP is powered up */
 159 #define CST4319_SPROM_SEL               0x00000040
 160  /* use OTP, OTP is powered up */
 161 #define CST4319_OTP_SEL                 0x00000080
 162  /* use SPROM, OTP is powered down */
 163 #define CST4319_OTP_PWRDN               0x000000c0
 164  /* gpio [8], sdio/usb mode */
 165 #define CST4319_SDIO_USB_MODE           0x00000100
 166 #define CST4319_REMAP_SEL_MASK          0x00000600
 167 #define CST4319_ILPDIV_EN               0x00000800
 168 #define CST4319_XTAL_PD_POL             0x00001000
 169 #define CST4319_LPO_SEL                 0x00002000
 170 #define CST4319_RES_INIT_MODE           0x0000c000
 171  /* PALDO is configured with external PNP */
 172 #define CST4319_PALDO_EXTPNP            0x00010000
 173 #define CST4319_CBUCK_MODE_MASK         0x00060000
 174 #define CST4319_CBUCK_MODE_BURST        0x00020000
 175 #define CST4319_CBUCK_MODE_LPBURST      0x00060000
 176 #define CST4319_RCAL_VALID              0x01000000
 177 #define CST4319_RCAL_VALUE_MASK         0x3e000000
 178 #define CST4319_RCAL_VALUE_SHIFT        25
 179
 180 /* 4336 chip-specific ChipStatus register bits */
 181 #define CST4336_SPI_MODE_MASK           0x00000001
 182 #define CST4336_SPROM_PRESENT           0x00000002
 183 #define CST4336_OTP_PRESENT             0x00000004
 184 #define CST4336_ARMREMAP_0              0x00000008
 185 #define CST4336_ILPDIV_EN_MASK          0x00000010
 186 #define CST4336_ILPDIV_EN_SHIFT         4
 187 #define CST4336_XTAL_PD_POL_MASK        0x00000020
 188 #define CST4336_XTAL_PD_POL_SHIFT       5
 189 #define CST4336_LPO_SEL_MASK            0x00000040
 190 #define CST4336_LPO_SEL_SHIFT           6
 191 #define CST4336_RES_INIT_MODE_MASK      0x00000180
 192 #define CST4336_RES_INIT_MODE_SHIFT     7
 193 #define CST4336_CBUCK_MODE_MASK         0x00000600
 194 #define CST4336_CBUCK_MODE_SHIFT        9
 195
 196 /* 4313 chip-specific ChipStatus register bits */
 197 #define CST4313_SPROM_PRESENT                   1
 198 #define CST4313_OTP_PRESENT                     2
 199 #define CST4313_SPROM_OTP_SEL_MASK              0x00000002
 200 #define CST4313_SPROM_OTP_SEL_SHIFT             0
 201
 202 /* 4313 Chip specific ChipControl register bits */
 203  /* 12 mA drive strengh for later 4313 */
 204 #define CCTRL_4313_12MA_LED_DRIVE    0x00000007
 205
 206 /* Manufacturer Ids */
 207 #define MFGID_ARM               0x43b
 208 #define MFGID_BRCM              0x4bf
 209 #define MFGID_MIPS              0x4a7
 210
 211 /* Enumeration ROM registers */
 212 #define ER_EROMENTRY            0x000
 213 #define ER_REMAPCONTROL         0xe00
 214 #define ER_REMAPSELECT          0xe04
 215 #define ER_MASTERSELECT         0xe10
 216 #define ER_ITCR                 0xf00
 217 #define ER_ITIP                 0xf04
 218
 219 /* Erom entries */
 220 #define ER_TAG                  0xe
 221 #define ER_TAG1                 0x6
 222 #define ER_VALID                1
 223 #define ER_CI                   0
 224 #define ER_MP                   2
 225 #define ER_ADD                  4
 226 #define ER_END                  0xe
 227 #define ER_BAD                  0xffffffff
 228
 229 /* EROM CompIdentA */
 230 #define CIA_MFG_MASK            0xfff00000
 231 #define CIA_MFG_SHIFT           20
 232 #define CIA_CID_MASK            0x000fff00
 233 #define CIA_CID_SHIFT           8
 234 #define CIA_CCL_MASK            0x000000f0
 235 #define CIA_CCL_SHIFT           4
 236
 237 /* EROM CompIdentB */
 238 #define CIB_REV_MASK            0xff000000
 239 #define CIB_REV_SHIFT           24
 240 #define CIB_NSW_MASK            0x00f80000
 241 #define CIB_NSW_SHIFT           19
 242 #define CIB_NMW_MASK            0x0007c000
 243 #define CIB_NMW_SHIFT           14
 244 #define CIB_NSP_MASK            0x00003e00
 245 #define CIB_NSP_SHIFT           9
 246 #define CIB_NMP_MASK            0x000001f0
 247 #define CIB_NMP_SHIFT           4
 248
 249 /* EROM AddrDesc */
 250 #define AD_ADDR_MASK            0xfffff000
 251 #define AD_SP_MASK              0x00000f00
 252 #define AD_SP_SHIFT             8
 253 #define AD_ST_MASK              0x000000c0
 254 #define AD_ST_SHIFT             6
 255 #define AD_ST_SLAVE             0x00000000
 256 #define AD_ST_BRIDGE            0x00000040
 257 #define AD_ST_SWRAP             0x00000080
 258 #define AD_ST_MWRAP             0x000000c0
 259 #define AD_SZ_MASK              0x00000030
 260 #define AD_SZ_SHIFT             4
 261 #define AD_SZ_4K                0x00000000
 262 #define AD_SZ_8K                0x00000010
 263 #define AD_SZ_16K               0x00000020
 264 #define AD_SZ_SZD               0x00000030
 265 #define AD_AG32                 0x00000008
 266 #define AD_ADDR_ALIGN           0x00000fff
 267 #define AD_SZ_BASE              0x00001000      /* 4KB */
 268
 269 /* EROM SizeDesc */
 270 #define SD_SZ_MASK              0xfffff000
 271 #define SD_SG32                 0x00000008
 272 #define SD_SZ_ALIGN             0x00000fff
 273
 274 /* PCI config space bit 4 for 4306c0 slow clock source */
 275 #define PCI_CFG_GPIO_SCS        0x10
 276 /* PCI config space GPIO 14 for Xtal power-up */
 277 #define PCI_CFG_GPIO_XTAL       0x40
 278 /* PCI config space GPIO 15 for PLL power-down */
 279 #define PCI_CFG_GPIO_PLL        0x80
 280
 281 /* power control defines */
 282 #define PLL_DELAY               150     /* us pll on delay */
 283 #define FREF_DELAY              200     /* us fref change delay */
 284 #define XTAL_ON_DELAY           1000    /* us crystal power-on delay */
 285
 286 /* resetctrl */
 287 #define AIRC_RESET              1
 288
 289 #define NOREV           -1      /* Invalid rev */
 290
 291 /* GPIO Based LED powersave defines */
 292 #define DEFAULT_GPIO_ONTIME     10      /* Default: 10% on */
 293 #define DEFAULT_GPIO_OFFTIME    90      /* Default: 10% on */
 294
 295 /* When Srom support present, fields in sromcontrol */
 296 #define SRC_START               0x80000000
 297 #define SRC_BUSY                0x80000000
 298 #define SRC_OPCODE              0x60000000
 299 #define SRC_OP_READ             0x00000000
 300 #define SRC_OP_WRITE            0x20000000
 301 #define SRC_OP_WRDIS            0x40000000
 302 #define SRC_OP_WREN             0x60000000
 303 #define SRC_OTPSEL              0x00000010
 304 #define SRC_LOCK                0x00000008
 305 #define SRC_SIZE_MASK           0x00000006
 306 #define SRC_SIZE_1K             0x00000000
 307 #define SRC_SIZE_4K             0x00000002
 308 #define SRC_SIZE_16K            0x00000004
 309 #define SRC_SIZE_SHIFT          1
 310 #define SRC_PRESENT             0x00000001
 311
 312 /* External PA enable mask */
 313 #define GPIO_CTRL_EPA_EN_MASK 0x40
 314
 315 #define DEFAULT_GPIOTIMERVAL \
 316         ((DEFAULT_GPIO_ONTIME << GPIO_ONTIME_SHIFT) | DEFAULT_GPIO_OFFTIME)
 317
 318 #define BADIDX          (SI_MAXCORES + 1)
 319
 320 #define IS_SIM(chippkg) \
 321         ((chippkg == HDLSIM_PKG_ID) || (chippkg == HWSIM_PKG_ID))
 322
 323 #define PCIE(sih)       (ai_get_buscoretype(sih) == PCIE_CORE_ID)
 324
 325 #define PCI_FORCEHT(sih) (PCIE(sih) && (ai_get_chip_id(sih) == BCM4716_CHIP_ID))
 326
 327 #ifdef DEBUG
 328 #define SI_MSG(fmt, ...)        pr_debug(fmt, ##__VA_ARGS__)
 329 #else
 330 #define SI_MSG(fmt, ...)        no_printk(fmt, ##__VA_ARGS__)
 331 #endif                          /* DEBUG */
 332
 333 #define GOODCOREADDR(x, b) \
 334         (((x) >= (b)) && ((x) < ((b) + SI_MAXCORES * SI_CORE_SIZE)) && \
 335                 IS_ALIGNED((x), SI_CORE_SIZE))
 336
 337 struct aidmp {
 338         u32 oobselina30;        /* 0x000 */
 339         u32 oobselina74;        /* 0x004 */
 340         u32 PAD[6];
 341         u32 oobselinb30;        /* 0x020 */
 342         u32 oobselinb74;        /* 0x024 */
 343         u32 PAD[6];
 344         u32 oobselinc30;        /* 0x040 */
 345         u32 oobselinc74;        /* 0x044 */
 346         u32 PAD[6];
 347         u32 oobselind30;        /* 0x060 */
 348         u32 oobselind74;        /* 0x064 */
 349         u32 PAD[38];
 350         u32 oobselouta30;       /* 0x100 */
 351         u32 oobselouta74;       /* 0x104 */
 352         u32 PAD[6];
 353         u32 oobseloutb30;       /* 0x120 */
 354         u32 oobseloutb74;       /* 0x124 */
 355         u32 PAD[6];
 356         u32 oobseloutc30;       /* 0x140 */
 357         u32 oobseloutc74;       /* 0x144 */
 358         u32 PAD[6];
 359         u32 oobseloutd30;       /* 0x160 */
 360         u32 oobseloutd74;       /* 0x164 */
 361         u32 PAD[38];
 362         u32 oobsynca;   /* 0x200 */
 363         u32 oobseloutaen;       /* 0x204 */
 364         u32 PAD[6];
 365         u32 oobsyncb;   /* 0x220 */
 366         u32 oobseloutben;       /* 0x224 */
 367         u32 PAD[6];
 368         u32 oobsyncc;   /* 0x240 */
 369         u32 oobseloutcen;       /* 0x244 */
 370         u32 PAD[6];
 371         u32 oobsyncd;   /* 0x260 */
 372         u32 oobseloutden;       /* 0x264 */
 373         u32 PAD[38];
 374         u32 oobaextwidth;       /* 0x300 */
 375         u32 oobainwidth;        /* 0x304 */
 376         u32 oobaoutwidth;       /* 0x308 */
 377         u32 PAD[5];
 378         u32 oobbextwidth;       /* 0x320 */
 379         u32 oobbinwidth;        /* 0x324 */
 380         u32 oobboutwidth;       /* 0x328 */
 381         u32 PAD[5];
 382         u32 oobcextwidth;       /* 0x340 */
 383         u32 oobcinwidth;        /* 0x344 */
 384         u32 oobcoutwidth;       /* 0x348 */
 385         u32 PAD[5];
 386         u32 oobdextwidth;       /* 0x360 */
 387         u32 oobdinwidth;        /* 0x364 */
 388         u32 oobdoutwidth;       /* 0x368 */
 389         u32 PAD[37];
 390         u32 ioctrlset;  /* 0x400 */
 391         u32 ioctrlclear;        /* 0x404 */
 392         u32 ioctrl;             /* 0x408 */
 393         u32 PAD[61];
 394         u32 iostatus;   /* 0x500 */
 395         u32 PAD[127];
 396         u32 ioctrlwidth;        /* 0x700 */
 397         u32 iostatuswidth;      /* 0x704 */
 398         u32 PAD[62];
 399         u32 resetctrl;  /* 0x800 */
 400         u32 resetstatus;        /* 0x804 */
 401         u32 resetreadid;        /* 0x808 */
 402         u32 resetwriteid;       /* 0x80c */
 403         u32 PAD[60];
 404         u32 errlogctrl; /* 0x900 */
 405         u32 errlogdone; /* 0x904 */
 406         u32 errlogstatus;       /* 0x908 */
 407         u32 errlogaddrlo;       /* 0x90c */
 408         u32 errlogaddrhi;       /* 0x910 */
 409         u32 errlogid;   /* 0x914 */
 410         u32 errloguser; /* 0x918 */
 411         u32 errlogflags;        /* 0x91c */
 412         u32 PAD[56];
 413         u32 intstatus;  /* 0xa00 */
 414         u32 PAD[127];
 415         u32 config;             /* 0xe00 */
 416         u32 PAD[63];
 417         u32 itcr;               /* 0xf00 */
 418         u32 PAD[3];
 419         u32 itipooba;   /* 0xf10 */
 420         u32 itipoobb;   /* 0xf14 */
 421         u32 itipoobc;   /* 0xf18 */
 422         u32 itipoobd;   /* 0xf1c */
 423         u32 PAD[4];
 424         u32 itipoobaout;        /* 0xf30 */
 425         u32 itipoobbout;        /* 0xf34 */
 426         u32 itipoobcout;        /* 0xf38 */
 427         u32 itipoobdout;        /* 0xf3c */
 428         u32 PAD[4];
 429         u32 itopooba;   /* 0xf50 */
 430         u32 itopoobb;   /* 0xf54 */
 431         u32 itopoobc;   /* 0xf58 */
 432         u32 itopoobd;   /* 0xf5c */
 433         u32 PAD[4];
 434         u32 itopoobain; /* 0xf70 */
 435         u32 itopoobbin; /* 0xf74 */
 436         u32 itopoobcin; /* 0xf78 */
 437         u32 itopoobdin; /* 0xf7c */
 438         u32 PAD[4];
 439         u32 itopreset;  /* 0xf90 */
 440         u32 PAD[15];
 441         u32 peripherialid4;     /* 0xfd0 */
 442         u32 peripherialid5;     /* 0xfd4 */
 443         u32 peripherialid6;     /* 0xfd8 */
 444         u32 peripherialid7;     /* 0xfdc */
 445         u32 peripherialid0;     /* 0xfe0 */
 446         u32 peripherialid1;     /* 0xfe4 */
 447         u32 peripherialid2;     /* 0xfe8 */
 448         u32 peripherialid3;     /* 0xfec */
 449         u32 componentid0;       /* 0xff0 */
 450         u32 componentid1;       /* 0xff4 */
 451         u32 componentid2;       /* 0xff8 */
 452         u32 componentid3;       /* 0xffc */
 453 };
 454
 455 static bool
 456 ai_buscore_setup(struct si_info *sii, struct bcma_device *cc)
 457 {
 458         /* no cores found, bail out */
 459         if (cc->bus->nr_cores == 0)
 460                 return false;
 461
 462         /* get chipcommon rev */
 463         sii->pub.ccrev = cc->id.rev;
 464
 465         /* get chipcommon chipstatus */
 466         sii->chipst = bcma_read32(cc, CHIPCREGOFFS(chipstatus));
 467
 468         /* get chipcommon capabilites */
 469         sii->pub.cccaps = bcma_read32(cc, CHIPCREGOFFS(capabilities));
 470
 471         /* get pmu rev and caps */
 472         if (ai_get_cccaps(&sii->pub) & CC_CAP_PMU) {
 473                 sii->pub.pmucaps = bcma_read32(cc,
 474                                                CHIPCREGOFFS(pmucapabilities));
 475                 sii->pub.pmurev = sii->pub.pmucaps & PCAP_REV_MASK;
 476         }
 477
 478         /* figure out buscore */
 479         sii->buscore = ai_findcore(&sii->pub, PCIE_CORE_ID, 0);
 480
 481         /* fixup necessary chip/core configurations */
 482         if (!sii->pch) {
 483                 sii->pch = pcicore_init(&sii->pub, sii->icbus->drv_pci.core);
 484                 if (sii->pch == NULL)
 485                         return false;
 486         }
 487
 488         return true;
 489 }
 490
 491 static struct si_info *ai_doattach(struct si_info *sii,
 492                                    struct bcma_bus *pbus)
 493 {
 494         struct si_pub *sih = &sii->pub;
 495         u32 w, savewin;
 496         struct bcma_device *cc;
 497         struct ssb_sprom *sprom = &pbus->sprom;
 498
 499         savewin = 0;
 500
 501         sii->icbus = pbus;
 502         sii->pcibus = pbus->host_pci;
 503
 504         /* switch to Chipcommon core */
 505         cc = pbus->drv_cc.core;
 506
 507         sih->chip = pbus->chipinfo.id;
 508         sih->chiprev = pbus->chipinfo.rev;
 509         sih->chippkg = pbus->chipinfo.pkg;
 510         sih->boardvendor = pbus->boardinfo.vendor;
 511         sih->boardtype = pbus->boardinfo.type;
 512
 513         if (!ai_buscore_setup(sii, cc))
 514                 goto exit;
 515
 516         /* === NVRAM, clock is ready === */
 517         bcma_write32(cc, CHIPCREGOFFS(gpiopullup), 0);
 518         bcma_write32(cc, CHIPCREGOFFS(gpiopulldown), 0);
 519
 520         /* PMU specific initializations */
 521         if (ai_get_cccaps(sih) & CC_CAP_PMU) {
 522                 si_pmu_init(sih);
 523                 (void)si_pmu_measure_alpclk(sih);
 524                 si_pmu_res_init(sih);
 525         }
 526
 527         /* setup the GPIO based LED powersave register */
 528         w = (sprom->leddc_on_time << BCMA_CC_GPIOTIMER_ONTIME_SHIFT) |
 529                  (sprom->leddc_off_time << BCMA_CC_GPIOTIMER_OFFTIME_SHIFT);
 530         if (w == 0)
 531                 w = DEFAULT_GPIOTIMERVAL;
 532         ai_cc_reg(sih, offsetof(struct chipcregs, gpiotimerval),
 533                   ~0, w);
 534
 535         if (ai_get_chip_id(sih) == BCM43224_CHIP_ID) {
 536                 /*
 537                  * enable 12 mA drive strenth for 43224 and
 538                  * set chipControl register bit 15
 539                  */
 540                 if (ai_get_chiprev(sih) == 0) {
 541                         SI_MSG("Applying 43224A0 WARs\n");
 542                         ai_cc_reg(sih, offsetof(struct chipcregs, chipcontrol),
 543                                   CCTRL43224_GPIO_TOGGLE,
 544                                   CCTRL43224_GPIO_TOGGLE);
 545                         si_pmu_chipcontrol(sih, 0, CCTRL_43224A0_12MA_LED_DRIVE,
 546                                            CCTRL_43224A0_12MA_LED_DRIVE);
 547                 }
 548                 if (ai_get_chiprev(sih) >= 1) {
 549                         SI_MSG("Applying 43224B0+ WARs\n");
 550                         si_pmu_chipcontrol(sih, 0, CCTRL_43224B0_12MA_LED_DRIVE,
 551                                            CCTRL_43224B0_12MA_LED_DRIVE);
 552                 }
 553         }
 554
 555         if (ai_get_chip_id(sih) == BCM4313_CHIP_ID) {
 556                 /*
 557                  * enable 12 mA drive strenth for 4313 and
 558                  * set chipControl register bit 1
 559                  */
 560                 SI_MSG("Applying 4313 WARs\n");
 561                 si_pmu_chipcontrol(sih, 0, CCTRL_4313_12MA_LED_DRIVE,
 562                                    CCTRL_4313_12MA_LED_DRIVE);
 563         }
 564
 565         return sii;
 566
 567  exit:
 568         if (sii->pch)
 569                 pcicore_deinit(sii->pch);
 570         sii->pch = NULL;
 571
 572         return NULL;
 573 }
 574
 575 /*
 576  * Allocate a si handle and do the attach.
 577  */
 578 struct si_pub *
 579 ai_attach(struct bcma_bus *pbus)
 580 {
 581         struct si_info *sii;
 582
 583         /* alloc struct si_info */
 584         sii = kzalloc(sizeof(struct si_info), GFP_ATOMIC);
 585         if (sii == NULL)
 586                 return NULL;
 587
 588         if (ai_doattach(sii, pbus) == NULL) {
 589                 kfree(sii);
 590                 return NULL;
 591         }
 592
 593         return (struct si_pub *) sii;
 594 }
 595
 596 /* may be called with core in reset */
 597 void ai_detach(struct si_pub *sih)
 598 {
 599         struct si_info *sii;
 600
 601         struct si_pub *si_local = NULL;
 602         memcpy(&si_local, &sih, sizeof(struct si_pub **));
 603
 604         sii = (struct si_info *)sih;
 605
 606         if (sii == NULL)
 607                 return;
 608
 609         if (sii->pch)
 610                 pcicore_deinit(sii->pch);
 611         sii->pch = NULL;
 612
 613         kfree(sii);
 614 }
 615
 616 /* return index of coreid or BADIDX if not found */
 617 struct bcma_device *ai_findcore(struct si_pub *sih, u16 coreid, u16 coreunit)
 618 {
 619         struct bcma_device *core;
 620         struct si_info *sii;
 621         uint found;
 622
 623         sii = (struct si_info *)sih;
 624
 625         found = 0;
 626
 627         list_for_each_entry(core, &sii->icbus->cores, list)
 628                 if (core->id.id == coreid) {
 629                         if (found == coreunit)
 630                                 return core;
 631                         found++;
 632                 }
 633
 634         return NULL;
 635 }
 636
 637 /*
 638  * read/modify chipcommon core register.
 639  */
 640 uint ai_cc_reg(struct si_pub *sih, uint regoff, u32 mask, u32 val)
 641 {
 642         struct bcma_device *cc;
 643         u32 w;
 644         struct si_info *sii;
 645
 646         sii = (struct si_info *)sih;
 647         cc = sii->icbus->drv_cc.core;
 648
 649         /* mask and set */
 650         if (mask || val) {
 651                 bcma_maskset32(cc, regoff, ~mask, val);
 652         }
 653
 654         /* readback */
 655         w = bcma_read32(cc, regoff);
 656
 657         return w;
 658 }
 659
 660 /* return the slow clock source - LPO, XTAL, or PCI */
 661 static uint ai_slowclk_src(struct si_pub *sih, struct bcma_device *cc)
 662 {
 663         return SCC_SS_XTAL;
 664 }
 665
 666 /*
 667 * return the ILP (slowclock) min or max frequency
 668 * precondition: we've established the chip has dynamic clk control
 669 */
 670 static uint ai_slowclk_freq(struct si_pub *sih, bool max_freq,
 671                             struct bcma_device *cc)
 672 {
 673         uint div;
 674
 675         /* Chipc rev 10 is InstaClock */
 676         div = bcma_read32(cc, CHIPCREGOFFS(system_clk_ctl));
 677         div = 4 * ((div >> SYCC_CD_SHIFT) + 1);
 678         return max_freq ? XTALMAXFREQ : (XTALMINFREQ / div);
 679 }
 680
 681 static void
 682 ai_clkctl_setdelay(struct si_pub *sih, struct bcma_device *cc)
 683 {
 684         uint slowmaxfreq, pll_delay, slowclk;
 685         uint pll_on_delay, fref_sel_delay;
 686
 687         pll_delay = PLL_DELAY;
 688
 689         /*
 690          * If the slow clock is not sourced by the xtal then
 691          * add the xtal_on_delay since the xtal will also be
 692          * powered down by dynamic clk control logic.
 693          */
 694
 695         slowclk = ai_slowclk_src(sih, cc);
 696         if (slowclk != SCC_SS_XTAL)
 697                 pll_delay += XTAL_ON_DELAY;
 698
 699         /* Starting with 4318 it is ILP that is used for the delays */
 700         slowmaxfreq =
 701             ai_slowclk_freq(sih, false, cc);
 702
 703         pll_on_delay = ((slowmaxfreq * pll_delay) + 999999) / 1000000;
 704         fref_sel_delay = ((slowmaxfreq * FREF_DELAY) + 999999) / 1000000;
 705
 706         bcma_write32(cc, CHIPCREGOFFS(pll_on_delay), pll_on_delay);
 707         bcma_write32(cc, CHIPCREGOFFS(fref_sel_delay), fref_sel_delay);
 708 }
 709
 710 /* initialize power control delay registers */
 711 void ai_clkctl_init(struct si_pub *sih)
 712 {
 713         struct bcma_device *cc;
 714
 715         if (!(ai_get_cccaps(sih) & CC_CAP_PWR_CTL))
 716                 return;
 717
 718         cc = ai_findcore(sih, BCMA_CORE_CHIPCOMMON, 0);
 719         if (cc == NULL)
 720                 return;
 721
 722         /* set all Instaclk chip ILP to 1 MHz */
 723         bcma_maskset32(cc, CHIPCREGOFFS(system_clk_ctl), SYCC_CD_MASK,
 724                        (ILP_DIV_1MHZ << SYCC_CD_SHIFT));
 725
 726         ai_clkctl_setdelay(sih, cc);
 727 }
 728
 729 /*
 730  * return the value suitable for writing to the
 731  * dot11 core FAST_PWRUP_DELAY register
 732  */
 733 u16 ai_clkctl_fast_pwrup_delay(struct si_pub *sih)
 734 {
 735         struct si_info *sii;
 736         struct bcma_device *cc;
 737         uint slowminfreq;
 738         u16 fpdelay;
 739
 740         sii = (struct si_info *)sih;
 741         if (ai_get_cccaps(sih) & CC_CAP_PMU) {
 742                 fpdelay = si_pmu_fast_pwrup_delay(sih);
 743                 return fpdelay;
 744         }
 745
 746         if (!(ai_get_cccaps(sih) & CC_CAP_PWR_CTL))
 747                 return 0;
 748
 749         fpdelay = 0;
 750         cc = ai_findcore(sih, CC_CORE_ID, 0);
 751         if (cc) {
 752                 slowminfreq = ai_slowclk_freq(sih, false, cc);
 753                 fpdelay = (((bcma_read32(cc, CHIPCREGOFFS(pll_on_delay)) + 2)
 754                             * 1000000) + (slowminfreq - 1)) / slowminfreq;
 755         }
 756         return fpdelay;
 757 }
 758
 759 /*
 760  *  clock control policy function throught chipcommon
 761  *
 762  *    set dynamic clk control mode (forceslow, forcefast, dynamic)
 763  *    returns true if we are forcing fast clock
 764  *    this is a wrapper over the next internal function
 765  *      to allow flexible policy settings for outside caller
 766  */
 767 bool ai_clkctl_cc(struct si_pub *sih, enum bcma_clkmode mode)
 768 {
 769         struct si_info *sii;
 770         struct bcma_device *cc;
 771
 772         sii = (struct si_info *)sih;
 773
 774         if (PCI_FORCEHT(sih))
 775                 return mode == BCMA_CLKMODE_FAST;
 776
 777         cc = ai_findcore(&sii->pub, BCMA_CORE_CHIPCOMMON, 0);
 778         bcma_core_set_clockmode(cc, mode);
 779         return mode == BCMA_CLKMODE_FAST;
 780 }
 781
 782 void ai_pci_up(struct si_pub *sih)
 783 {
 784         struct si_info *sii;
 785         struct bcma_device *cc;
 786
 787         sii = (struct si_info *)sih;
 788
 789         if (PCI_FORCEHT(sih)) {
 790                 cc = ai_findcore(&sii->pub, BCMA_CORE_CHIPCOMMON, 0);
 791                 bcma_core_set_clockmode(cc, BCMA_CLKMODE_FAST);
 792         }
 793
 794         if (PCIE(sih))
 795                 bcma_core_pci_extend_L1timer(&sii->icbus->drv_pci, true);
 796 }
 797
 798 /* Unconfigure and/or apply various WARs when going down */
 799 void ai_pci_down(struct si_pub *sih)
 800 {
 801         struct si_info *sii;
 802         struct bcma_device *cc;
 803
 804         sii = (struct si_info *)sih;
 805
 806         /* release FORCEHT since chip is going to "down" state */
 807         if (PCI_FORCEHT(sih)) {
 808                 cc = ai_findcore(&sii->pub, BCMA_CORE_CHIPCOMMON, 0);
 809                 bcma_core_set_clockmode(cc, BCMA_CLKMODE_DYNAMIC);
 810         }
 811
 812         if (PCIE(sih))
 813                 bcma_core_pci_extend_L1timer(&sii->icbus->drv_pci, false);
 814 }
 815
 816 /* Enable BT-COEX & Ex-PA for 4313 */
 817 void ai_epa_4313war(struct si_pub *sih)
 818 {
 819         struct bcma_device *cc;
 820
 821         cc = ai_findcore(sih, CC_CORE_ID, 0);
 822
 823         /* EPA Fix */
 824         bcma_set32(cc, CHIPCREGOFFS(gpiocontrol), GPIO_CTRL_EPA_EN_MASK);
 825 }
 826
 827 /* check if the device is removed */
 828 bool ai_deviceremoved(struct si_pub *sih)
 829 {
 830         u32 w;
 831         struct si_info *sii;
 832
 833         sii = (struct si_info *)sih;
 834
 835         pci_read_config_dword(sii->pcibus, PCI_VENDOR_ID, &w);
 836         if ((w & 0xFFFF) != PCI_VENDOR_ID_BROADCOM)
 837                 return true;
 838
 839         return false;
 840 }
 841
 842 uint ai_get_buscoretype(struct si_pub *sih)
 843 {
 844         struct si_info *sii = (struct si_info *)sih;
 845         return sii->buscore->id.id;
 846 }
 847
 848 uint ai_get_buscorerev(struct si_pub *sih)
 849 {
 850         struct si_info *sii = (struct si_info *)sih;
 851         return sii->buscore->id.rev;
 852 }