Pileus Git - ~andy/linux/blob - drivers/net/wireless/ath9k/core.c

   1 /*
   2  * Copyright (c) 2008, Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17  /* Implementation of the main "ATH" layer. */
  18
  19 #include "core.h"
  20 #include "regd.h"
  21
  22 static int ath_outdoor;         /* enable outdoor use */
  23
  24 static u32 ath_chainmask_sel_up_rssi_thres =
  25         ATH_CHAINMASK_SEL_UP_RSSI_THRES;
  26 static u32 ath_chainmask_sel_down_rssi_thres =
  27         ATH_CHAINMASK_SEL_DOWN_RSSI_THRES;
  28 static u32 ath_chainmask_sel_period =
  29         ATH_CHAINMASK_SEL_TIMEOUT;
  30
  31 /* return bus cachesize in 4B word units */
  32
  33 static void bus_read_cachesize(struct ath_softc *sc, int *csz)
  34 {
  35         u8 u8tmp;
  36
  37         pci_read_config_byte(sc->pdev, PCI_CACHE_LINE_SIZE, (u8 *)&u8tmp);
  38         *csz = (int)u8tmp;
  39
  40         /*
  41          * This check was put in to avoid "unplesant" consequences if
  42          * the bootrom has not fully initialized all PCI devices.
  43          * Sometimes the cache line size register is not set
  44          */
  45
  46         if (*csz == 0)
  47                 *csz = DEFAULT_CACHELINE >> 2;   /* Use the default size */
  48 }
  49
  50 /*
  51  *  Set current operating mode
  52  *
  53  *  This function initializes and fills the rate table in the ATH object based
  54  *  on the operating mode.
  55 */
  56 static void ath_setcurmode(struct ath_softc *sc, enum wireless_mode mode)
  57 {
  58         const struct ath9k_rate_table *rt;
  59         int i;
  60
  61         memset(sc->sc_rixmap, 0xff, sizeof(sc->sc_rixmap));
  62         rt = ath9k_hw_getratetable(sc->sc_ah, mode);
  63         BUG_ON(!rt);
  64
  65         for (i = 0; i < rt->rateCount; i++)
  66                 sc->sc_rixmap[rt->info[i].rateCode] = (u8) i;
  67
  68         memzero(sc->sc_hwmap, sizeof(sc->sc_hwmap));
  69         for (i = 0; i < 256; i++) {
  70                 u8 ix = rt->rateCodeToIndex[i];
  71
  72                 if (ix == 0xff)
  73                         continue;
  74
  75                 sc->sc_hwmap[i].ieeerate =
  76                     rt->info[ix].dot11Rate & IEEE80211_RATE_VAL;
  77                 sc->sc_hwmap[i].rateKbps = rt->info[ix].rateKbps;
  78
  79                 if (rt->info[ix].shortPreamble ||
  80                     rt->info[ix].phy == PHY_OFDM) {
  81                         /* XXX: Handle this */
  82                 }
  83
  84                 /* NB: this uses the last entry if the rate isn't found */
  85                 /* XXX beware of overlow */
  86         }
  87         sc->sc_currates = rt;
  88         sc->sc_curmode = mode;
  89         /*
  90          * All protection frames are transmited at 2Mb/s for
  91          * 11g, otherwise at 1Mb/s.
  92          * XXX select protection rate index from rate table.
  93          */
  94         sc->sc_protrix = (mode == ATH9K_MODE_11G ? 1 : 0);
  95 }
  96
  97 /*
  98  * Set up rate table (legacy rates)
  99  */
 100 static void ath_setup_rates(struct ath_softc *sc, enum ieee80211_band band)
 101 {
 102         struct ath_hal *ah = sc->sc_ah;
 103         const struct ath9k_rate_table *rt = NULL;
 104         struct ieee80211_supported_band *sband;
 105         struct ieee80211_rate *rate;
 106         int i, maxrates;
 107
 108         switch (band) {
 109         case IEEE80211_BAND_2GHZ:
 110                 rt = ath9k_hw_getratetable(ah, ATH9K_MODE_11G);
 111                 break;
 112         case IEEE80211_BAND_5GHZ:
 113                 rt = ath9k_hw_getratetable(ah, ATH9K_MODE_11A);
 114                 break;
 115         default:
 116                 break;
 117         }
 118
 119         if (rt == NULL)
 120                 return;
 121
 122         sband = &sc->sbands[band];
 123         rate = sc->rates[band];
 124
 125         if (rt->rateCount > ATH_RATE_MAX)
 126                 maxrates = ATH_RATE_MAX;
 127         else
 128                 maxrates = rt->rateCount;
 129
 130         for (i = 0; i < maxrates; i++) {
 131                 rate[i].bitrate = rt->info[i].rateKbps / 100;
 132                 rate[i].hw_value = rt->info[i].rateCode;
 133                 sband->n_bitrates++;
 134                 DPRINTF(sc, ATH_DBG_CONFIG,
 135                         "%s: Rate: %2dMbps, ratecode: %2d\n",
 136                         __func__,
 137                         rate[i].bitrate / 10,
 138                         rate[i].hw_value);
 139         }
 140 }
 141
 142 /*
 143  *  Set up channel list
 144  */
 145 static int ath_setup_channels(struct ath_softc *sc)
 146 {
 147         struct ath_hal *ah = sc->sc_ah;
 148         int nchan, i, a = 0, b = 0;
 149         u8 regclassids[ATH_REGCLASSIDS_MAX];
 150         u32 nregclass = 0;
 151         struct ieee80211_supported_band *band_2ghz;
 152         struct ieee80211_supported_band *band_5ghz;
 153         struct ieee80211_channel *chan_2ghz;
 154         struct ieee80211_channel *chan_5ghz;
 155         struct ath9k_channel *c;
 156
 157         /* Fill in ah->ah_channels */
 158         if (!ath9k_regd_init_channels(ah,
 159                                       ATH_CHAN_MAX,
 160                                       (u32 *)&nchan,
 161                                       regclassids,
 162                                       ATH_REGCLASSIDS_MAX,
 163                                       &nregclass,
 164                                       CTRY_DEFAULT,
 165                                       false,
 166                                       1)) {
 167                 u32 rd = ah->ah_currentRD;
 168
 169                 DPRINTF(sc, ATH_DBG_FATAL,
 170                         "%s: unable to collect channel list; "
 171                         "regdomain likely %u country code %u\n",
 172                         __func__, rd, CTRY_DEFAULT);
 173                 return -EINVAL;
 174         }
 175
 176         band_2ghz = &sc->sbands[IEEE80211_BAND_2GHZ];
 177         band_5ghz = &sc->sbands[IEEE80211_BAND_5GHZ];
 178         chan_2ghz = sc->channels[IEEE80211_BAND_2GHZ];
 179         chan_5ghz = sc->channels[IEEE80211_BAND_5GHZ];
 180
 181         for (i = 0; i < nchan; i++) {
 182                 c = &ah->ah_channels[i];
 183                 if (IS_CHAN_2GHZ(c)) {
 184                         chan_2ghz[a].band = IEEE80211_BAND_2GHZ;
 185                         chan_2ghz[a].center_freq = c->channel;
 186                         chan_2ghz[a].max_power = c->maxTxPower;
 187
 188                         if (c->privFlags & CHANNEL_DISALLOW_ADHOC)
 189                                 chan_2ghz[a].flags |=
 190                                         IEEE80211_CHAN_NO_IBSS;
 191                         if (c->channelFlags & CHANNEL_PASSIVE)
 192                                 chan_2ghz[a].flags |=
 193                                         IEEE80211_CHAN_PASSIVE_SCAN;
 194
 195                         band_2ghz->n_channels = ++a;
 196
 197                         DPRINTF(sc, ATH_DBG_CONFIG,
 198                                 "%s: 2MHz channel: %d, "
 199                                 "channelFlags: 0x%x\n",
 200                                 __func__,
 201                                 c->channel,
 202                                 c->channelFlags);
 203                 } else if (IS_CHAN_5GHZ(c)) {
 204                         chan_5ghz[b].band = IEEE80211_BAND_5GHZ;
 205                         chan_5ghz[b].center_freq = c->channel;
 206                         chan_5ghz[b].max_power = c->maxTxPower;
 207
 208                         if (c->privFlags & CHANNEL_DISALLOW_ADHOC)
 209                                 chan_5ghz[b].flags |=
 210                                         IEEE80211_CHAN_NO_IBSS;
 211                         if (c->channelFlags & CHANNEL_PASSIVE)
 212                                 chan_5ghz[b].flags |=
 213                                         IEEE80211_CHAN_PASSIVE_SCAN;
 214
 215                         band_5ghz->n_channels = ++b;
 216
 217                         DPRINTF(sc, ATH_DBG_CONFIG,
 218                                 "%s: 5MHz channel: %d, "
 219                                 "channelFlags: 0x%x\n",
 220                                 __func__,
 221                                 c->channel,
 222                                 c->channelFlags);
 223                 }
 224         }
 225
 226         return 0;
 227 }
 228
 229 /*
 230  *  Determine mode from channel flags
 231  *
 232  *  This routine will provide the enumerated WIRELESSS_MODE value based
 233  *  on the settings of the channel flags.  If no valid set of flags
 234  *  exist, the lowest mode (11b) is selected.
 235 */
 236
 237 static enum wireless_mode ath_chan2mode(struct ath9k_channel *chan)
 238 {
 239         if (chan->chanmode == CHANNEL_A)
 240                 return ATH9K_MODE_11A;
 241         else if (chan->chanmode == CHANNEL_G)
 242                 return ATH9K_MODE_11G;
 243         else if (chan->chanmode == CHANNEL_B)
 244                 return ATH9K_MODE_11B;
 245         else if (chan->chanmode == CHANNEL_A_HT20)
 246                 return ATH9K_MODE_11NA_HT20;
 247         else if (chan->chanmode == CHANNEL_G_HT20)
 248                 return ATH9K_MODE_11NG_HT20;
 249         else if (chan->chanmode == CHANNEL_A_HT40PLUS)
 250                 return ATH9K_MODE_11NA_HT40PLUS;
 251         else if (chan->chanmode == CHANNEL_A_HT40MINUS)
 252                 return ATH9K_MODE_11NA_HT40MINUS;
 253         else if (chan->chanmode == CHANNEL_G_HT40PLUS)
 254                 return ATH9K_MODE_11NG_HT40PLUS;
 255         else if (chan->chanmode == CHANNEL_G_HT40MINUS)
 256                 return ATH9K_MODE_11NG_HT40MINUS;
 257
 258         WARN_ON(1); /* should not get here */
 259
 260         return ATH9K_MODE_11B;
 261 }
 262
 263 /*
 264  * Stop the device, grabbing the top-level lock to protect
 265  * against concurrent entry through ath_init (which can happen
 266  * if another thread does a system call and the thread doing the
 267  * stop is preempted).
 268  */
 269
 270 static int ath_stop(struct ath_softc *sc)
 271 {
 272         struct ath_hal *ah = sc->sc_ah;
 273
 274         DPRINTF(sc, ATH_DBG_CONFIG, "%s: invalid %ld\n",
 275                 __func__, sc->sc_flags & SC_OP_INVALID);
 276
 277         /*
 278          * Shutdown the hardware and driver:
 279          *    stop output from above
 280          *    turn off timers
 281          *    disable interrupts
 282          *    clear transmit machinery
 283          *    clear receive machinery
 284          *    turn off the radio
 285          *    reclaim beacon resources
 286          *
 287          * Note that some of this work is not possible if the
 288          * hardware is gone (invalid).
 289          */
 290
 291         if (!(sc->sc_flags & SC_OP_INVALID))
 292                 ath9k_hw_set_interrupts(ah, 0);
 293         ath_draintxq(sc, false);
 294         if (!(sc->sc_flags & SC_OP_INVALID)) {
 295                 ath_stoprecv(sc);
 296                 ath9k_hw_phy_disable(ah);
 297         } else
 298                 sc->sc_rxlink = NULL;
 299
 300         return 0;
 301 }
 302
 303 /*
 304  * Set the current channel
 305  *
 306  * Set/change channels.  If the channel is really being changed, it's done
 307  * by reseting the chip.  To accomplish this we must first cleanup any pending
 308  * DMA, then restart stuff after a la ath_init.
 309 */
 310 int ath_set_channel(struct ath_softc *sc, struct ath9k_channel *hchan)
 311 {
 312         struct ath_hal *ah = sc->sc_ah;
 313         bool fastcc = true, stopped;
 314
 315         if (sc->sc_flags & SC_OP_INVALID) /* the device is invalid or removed */
 316                 return -EIO;
 317
 318         DPRINTF(sc, ATH_DBG_CONFIG,
 319                 "%s: %u (%u MHz) -> %u (%u MHz), cflags:%x\n",
 320                 __func__,
 321                 ath9k_hw_mhz2ieee(ah, sc->sc_ah->ah_curchan->channel,
 322                                   sc->sc_ah->ah_curchan->channelFlags),
 323                 sc->sc_ah->ah_curchan->channel,
 324                 ath9k_hw_mhz2ieee(ah, hchan->channel, hchan->channelFlags),
 325                 hchan->channel, hchan->channelFlags);
 326
 327         if (hchan->channel != sc->sc_ah->ah_curchan->channel ||
 328             hchan->channelFlags != sc->sc_ah->ah_curchan->channelFlags ||
 329             (sc->sc_flags & SC_OP_CHAINMASK_UPDATE) ||
 330             (sc->sc_flags & SC_OP_FULL_RESET)) {
 331                 int status;
 332                 /*
 333                  * This is only performed if the channel settings have
 334                  * actually changed.
 335                  *
 336                  * To switch channels clear any pending DMA operations;
 337                  * wait long enough for the RX fifo to drain, reset the
 338                  * hardware at the new frequency, and then re-enable
 339                  * the relevant bits of the h/w.
 340                  */
 341                 ath9k_hw_set_interrupts(ah, 0); /* disable interrupts */
 342                 ath_draintxq(sc, false);        /* clear pending tx frames */
 343                 stopped = ath_stoprecv(sc);     /* turn off frame recv */
 344
 345                 /* XXX: do not flush receive queue here. We don't want
 346                  * to flush data frames already in queue because of
 347                  * changing channel. */
 348
 349                 if (!stopped || (sc->sc_flags & SC_OP_FULL_RESET))
 350                         fastcc = false;
 351
 352                 spin_lock_bh(&sc->sc_resetlock);
 353                 if (!ath9k_hw_reset(ah, hchan,
 354                                     sc->sc_ht_info.tx_chan_width,
 355                                     sc->sc_tx_chainmask,
 356                                     sc->sc_rx_chainmask,
 357                                     sc->sc_ht_extprotspacing,
 358                                     fastcc, &status)) {
 359                         DPRINTF(sc, ATH_DBG_FATAL,
 360                                 "%s: unable to reset channel %u (%uMhz) "
 361                                 "flags 0x%x hal status %u\n", __func__,
 362                                 ath9k_hw_mhz2ieee(ah, hchan->channel,
 363                                                   hchan->channelFlags),
 364                                 hchan->channel, hchan->channelFlags, status);
 365                         spin_unlock_bh(&sc->sc_resetlock);
 366                         return -EIO;
 367                 }
 368                 spin_unlock_bh(&sc->sc_resetlock);
 369
 370                 sc->sc_flags &= ~SC_OP_CHAINMASK_UPDATE;
 371                 sc->sc_flags &= ~SC_OP_FULL_RESET;
 372
 373                 /* Re-enable rx framework */
 374                 if (ath_startrecv(sc) != 0) {
 375                         DPRINTF(sc, ATH_DBG_FATAL,
 376                                 "%s: unable to restart recv logic\n", __func__);
 377                         return -EIO;
 378                 }
 379                 /*
 380                  * Change channels and update the h/w rate map
 381                  * if we're switching; e.g. 11a to 11b/g.
 382                  */
 383                 ath_setcurmode(sc, ath_chan2mode(hchan));
 384
 385                 ath_update_txpow(sc);   /* update tx power state */
 386                 /*
 387                  * Re-enable interrupts.
 388                  */
 389                 ath9k_hw_set_interrupts(ah, sc->sc_imask);
 390         }
 391         return 0;
 392 }
 393
 394 /**********************/
 395 /* Chainmask Handling */
 396 /**********************/
 397
 398 static void ath_chainmask_sel_timertimeout(unsigned long data)
 399 {
 400         struct ath_chainmask_sel *cm = (struct ath_chainmask_sel *)data;
 401         cm->switch_allowed = 1;
 402 }
 403
 404 /* Start chainmask select timer */
 405 static void ath_chainmask_sel_timerstart(struct ath_chainmask_sel *cm)
 406 {
 407         cm->switch_allowed = 0;
 408         mod_timer(&cm->timer, ath_chainmask_sel_period);
 409 }
 410
 411 /* Stop chainmask select timer */
 412 static void ath_chainmask_sel_timerstop(struct ath_chainmask_sel *cm)
 413 {
 414         cm->switch_allowed = 0;
 415         del_timer_sync(&cm->timer);
 416 }
 417
 418 static void ath_chainmask_sel_init(struct ath_softc *sc, struct ath_node *an)
 419 {
 420         struct ath_chainmask_sel *cm = &an->an_chainmask_sel;
 421
 422         memzero(cm, sizeof(struct ath_chainmask_sel));
 423
 424         cm->cur_tx_mask = sc->sc_tx_chainmask;
 425         cm->cur_rx_mask = sc->sc_rx_chainmask;
 426         cm->tx_avgrssi = ATH_RSSI_DUMMY_MARKER;
 427         setup_timer(&cm->timer,
 428                 ath_chainmask_sel_timertimeout, (unsigned long) cm);
 429 }
 430
 431 int ath_chainmask_sel_logic(struct ath_softc *sc, struct ath_node *an)
 432 {
 433         struct ath_chainmask_sel *cm = &an->an_chainmask_sel;
 434
 435         /*
 436          * Disable auto-swtiching in one of the following if conditions.
 437          * sc_chainmask_auto_sel is used for internal global auto-switching
 438          * enabled/disabled setting
 439          */
 440         if (sc->sc_ah->ah_caps.tx_chainmask != ATH_CHAINMASK_SEL_3X3) {
 441                 cm->cur_tx_mask = sc->sc_tx_chainmask;
 442                 return cm->cur_tx_mask;
 443         }
 444
 445         if (cm->tx_avgrssi == ATH_RSSI_DUMMY_MARKER)
 446                 return cm->cur_tx_mask;
 447
 448         if (cm->switch_allowed) {
 449                 /* Switch down from tx 3 to tx 2. */
 450                 if (cm->cur_tx_mask == ATH_CHAINMASK_SEL_3X3 &&
 451                     ATH_RSSI_OUT(cm->tx_avgrssi) >=
 452                     ath_chainmask_sel_down_rssi_thres) {
 453                         cm->cur_tx_mask = sc->sc_tx_chainmask;
 454
 455                         /* Don't let another switch happen until
 456                          * this timer expires */
 457                         ath_chainmask_sel_timerstart(cm);
 458                 }
 459                 /* Switch up from tx 2 to 3. */
 460                 else if (cm->cur_tx_mask == sc->sc_tx_chainmask &&
 461                          ATH_RSSI_OUT(cm->tx_avgrssi) <=
 462                          ath_chainmask_sel_up_rssi_thres) {
 463                         cm->cur_tx_mask = ATH_CHAINMASK_SEL_3X3;
 464
 465                         /* Don't let another switch happen
 466                          * until this timer expires */
 467                         ath_chainmask_sel_timerstart(cm);
 468                 }
 469         }
 470
 471         return cm->cur_tx_mask;
 472 }
 473
 474 /*
 475  * Update tx/rx chainmask. For legacy association,
 476  * hard code chainmask to 1x1, for 11n association, use
 477  * the chainmask configuration.
 478  */
 479
 480 void ath_update_chainmask(struct ath_softc *sc, int is_ht)
 481 {
 482         sc->sc_flags |= SC_OP_CHAINMASK_UPDATE;
 483         if (is_ht) {
 484                 sc->sc_tx_chainmask = sc->sc_ah->ah_caps.tx_chainmask;
 485                 sc->sc_rx_chainmask = sc->sc_ah->ah_caps.rx_chainmask;
 486         } else {
 487                 sc->sc_tx_chainmask = 1;
 488                 sc->sc_rx_chainmask = 1;
 489         }
 490
 491         DPRINTF(sc, ATH_DBG_CONFIG, "%s: tx chmask: %d, rx chmask: %d\n",
 492                 __func__, sc->sc_tx_chainmask, sc->sc_rx_chainmask);
 493 }
 494
 495 /******************/
 496 /* VAP management */
 497 /******************/
 498
 499 int ath_vap_attach(struct ath_softc *sc,
 500                    int if_id,
 501                    struct ieee80211_vif *if_data,
 502                    enum ath9k_opmode opmode)
 503 {
 504         struct ath_vap *avp;
 505
 506         if (if_id >= ATH_BCBUF || sc->sc_vaps[if_id] != NULL) {
 507                 DPRINTF(sc, ATH_DBG_FATAL,
 508                         "%s: Invalid interface id = %u\n", __func__, if_id);
 509                 return -EINVAL;
 510         }
 511
 512         switch (opmode) {
 513         case ATH9K_M_STA:
 514         case ATH9K_M_IBSS:
 515         case ATH9K_M_MONITOR:
 516                 break;
 517         case ATH9K_M_HOSTAP:
 518                 /* XXX not right, beacon buffer is allocated on RUN trans */
 519                 if (list_empty(&sc->sc_bbuf))
 520                         return -ENOMEM;
 521                 break;
 522         default:
 523                 return -EINVAL;
 524         }
 525
 526         /* create ath_vap */
 527         avp = kmalloc(sizeof(struct ath_vap), GFP_KERNEL);
 528         if (avp == NULL)
 529                 return -ENOMEM;
 530
 531         memzero(avp, sizeof(struct ath_vap));
 532         avp->av_if_data = if_data;
 533         /* Set the VAP opmode */
 534         avp->av_opmode = opmode;
 535         avp->av_bslot = -1;
 536
 537         if (opmode == ATH9K_M_HOSTAP)
 538                 ath9k_hw_set_tsfadjust(sc->sc_ah, 1);
 539
 540         sc->sc_vaps[if_id] = avp;
 541         sc->sc_nvaps++;
 542         /* Set the device opmode */
 543         sc->sc_ah->ah_opmode = opmode;
 544
 545         /* default VAP configuration */
 546         avp->av_config.av_fixed_rateset = IEEE80211_FIXED_RATE_NONE;
 547         avp->av_config.av_fixed_retryset = 0x03030303;
 548
 549         return 0;
 550 }
 551
 552 int ath_vap_detach(struct ath_softc *sc, int if_id)
 553 {
 554         struct ath_hal *ah = sc->sc_ah;
 555         struct ath_vap *avp;
 556
 557         avp = sc->sc_vaps[if_id];
 558         if (avp == NULL) {
 559                 DPRINTF(sc, ATH_DBG_FATAL, "%s: invalid interface id %u\n",
 560                         __func__, if_id);
 561                 return -EINVAL;
 562         }
 563
 564         /*
 565          * Quiesce the hardware while we remove the vap.  In
 566          * particular we need to reclaim all references to the
 567          * vap state by any frames pending on the tx queues.
 568          *
 569          * XXX can we do this w/o affecting other vap's?
 570          */
 571         ath9k_hw_set_interrupts(ah, 0); /* disable interrupts */
 572         ath_draintxq(sc, false);        /* stop xmit side */
 573         ath_stoprecv(sc);       /* stop recv side */
 574         ath_flushrecv(sc);      /* flush recv queue */
 575
 576         kfree(avp);
 577         sc->sc_vaps[if_id] = NULL;
 578         sc->sc_nvaps--;
 579
 580         return 0;
 581 }
 582
 583 int ath_vap_config(struct ath_softc *sc,
 584         int if_id, struct ath_vap_config *if_config)
 585 {
 586         struct ath_vap *avp;
 587
 588         if (if_id >= ATH_BCBUF) {
 589                 DPRINTF(sc, ATH_DBG_FATAL,
 590                         "%s: Invalid interface id = %u\n", __func__, if_id);
 591                 return -EINVAL;
 592         }
 593
 594         avp = sc->sc_vaps[if_id];
 595         ASSERT(avp != NULL);
 596
 597         if (avp)
 598                 memcpy(&avp->av_config, if_config, sizeof(avp->av_config));
 599
 600         return 0;
 601 }
 602
 603 /********/
 604 /* Core */
 605 /********/
 606
 607 int ath_open(struct ath_softc *sc, struct ath9k_channel *initial_chan)
 608 {
 609         struct ath_hal *ah = sc->sc_ah;
 610         int status;
 611         int error = 0;
 612
 613         DPRINTF(sc, ATH_DBG_CONFIG, "%s: mode %d\n",
 614                 __func__, sc->sc_ah->ah_opmode);
 615
 616         /*
 617          * Stop anything previously setup.  This is safe
 618          * whether this is the first time through or not.
 619          */
 620         ath_stop(sc);
 621
 622         /* Initialize chanmask selection */
 623         sc->sc_tx_chainmask = ah->ah_caps.tx_chainmask;
 624         sc->sc_rx_chainmask = ah->ah_caps.rx_chainmask;
 625
 626         /* Reset SERDES registers */
 627         ath9k_hw_configpcipowersave(ah, 0);
 628
 629         /*
 630          * The basic interface to setting the hardware in a good
 631          * state is ``reset''.  On return the hardware is known to
 632          * be powered up and with interrupts disabled.  This must
 633          * be followed by initialization of the appropriate bits
 634          * and then setup of the interrupt mask.
 635          */
 636
 637         spin_lock_bh(&sc->sc_resetlock);
 638         if (!ath9k_hw_reset(ah, initial_chan,
 639                             sc->sc_ht_info.tx_chan_width,
 640                             sc->sc_tx_chainmask, sc->sc_rx_chainmask,
 641                             sc->sc_ht_extprotspacing, false, &status)) {
 642                 DPRINTF(sc, ATH_DBG_FATAL,
 643                         "%s: unable to reset hardware; hal status %u "
 644                         "(freq %u flags 0x%x)\n", __func__, status,
 645                         initial_chan->channel, initial_chan->channelFlags);
 646                 error = -EIO;
 647                 spin_unlock_bh(&sc->sc_resetlock);
 648                 goto done;
 649         }
 650         spin_unlock_bh(&sc->sc_resetlock);
 651         /*
 652          * This is needed only to setup initial state
 653          * but it's best done after a reset.
 654          */
 655         ath_update_txpow(sc);
 656
 657         /*
 658          * Setup the hardware after reset:
 659          * The receive engine is set going.
 660          * Frame transmit is handled entirely
 661          * in the frame output path; there's nothing to do
 662          * here except setup the interrupt mask.
 663          */
 664         if (ath_startrecv(sc) != 0) {
 665                 DPRINTF(sc, ATH_DBG_FATAL,
 666                         "%s: unable to start recv logic\n", __func__);
 667                 error = -EIO;
 668                 goto done;
 669         }
 670         /* Setup our intr mask. */
 671         sc->sc_imask = ATH9K_INT_RX | ATH9K_INT_TX
 672                 | ATH9K_INT_RXEOL | ATH9K_INT_RXORN
 673                 | ATH9K_INT_FATAL | ATH9K_INT_GLOBAL;
 674
 675         if (ah->ah_caps.hw_caps & ATH9K_HW_CAP_GTT)
 676                 sc->sc_imask |= ATH9K_INT_GTT;
 677
 678         if (ah->ah_caps.hw_caps & ATH9K_HW_CAP_HT)
 679                 sc->sc_imask |= ATH9K_INT_CST;
 680
 681         /*
 682          * Enable MIB interrupts when there are hardware phy counters.
 683          * Note we only do this (at the moment) for station mode.
 684          */
 685         if (ath9k_hw_phycounters(ah) &&
 686             ((sc->sc_ah->ah_opmode == ATH9K_M_STA) ||
 687              (sc->sc_ah->ah_opmode == ATH9K_M_IBSS)))
 688                 sc->sc_imask |= ATH9K_INT_MIB;
 689         /*
 690          * Some hardware processes the TIM IE and fires an
 691          * interrupt when the TIM bit is set.  For hardware
 692          * that does, if not overridden by configuration,
 693          * enable the TIM interrupt when operating as station.
 694          */
 695         if ((ah->ah_caps.hw_caps & ATH9K_HW_CAP_ENHANCEDPM) &&
 696             (sc->sc_ah->ah_opmode == ATH9K_M_STA) &&
 697             !sc->sc_config.swBeaconProcess)
 698                 sc->sc_imask |= ATH9K_INT_TIM;
 699         /*
 700          *  Don't enable interrupts here as we've not yet built our
 701          *  vap and node data structures, which will be needed as soon
 702          *  as we start receiving.
 703          */
 704         ath_setcurmode(sc, ath_chan2mode(initial_chan));
 705
 706         /* XXX: we must make sure h/w is ready and clear invalid flag
 707          * before turning on interrupt. */
 708         sc->sc_flags &= ~SC_OP_INVALID;
 709 done:
 710         return error;
 711 }
 712
 713 int ath_reset(struct ath_softc *sc, bool retry_tx)
 714 {
 715         struct ath_hal *ah = sc->sc_ah;
 716         int status;
 717         int error = 0;
 718
 719         ath9k_hw_set_interrupts(ah, 0); /* disable interrupts */
 720         ath_draintxq(sc, retry_tx);     /* stop xmit */
 721         ath_stoprecv(sc);               /* stop recv */
 722         ath_flushrecv(sc);              /* flush recv queue */
 723
 724         /* Reset chip */
 725         spin_lock_bh(&sc->sc_resetlock);
 726         if (!ath9k_hw_reset(ah, sc->sc_ah->ah_curchan,
 727                             sc->sc_ht_info.tx_chan_width,
 728                             sc->sc_tx_chainmask, sc->sc_rx_chainmask,
 729                             sc->sc_ht_extprotspacing, false, &status)) {
 730                 DPRINTF(sc, ATH_DBG_FATAL,
 731                         "%s: unable to reset hardware; hal status %u\n",
 732                         __func__, status);
 733                 error = -EIO;
 734         }
 735         spin_unlock_bh(&sc->sc_resetlock);
 736
 737         if (ath_startrecv(sc) != 0)     /* restart recv */
 738                 DPRINTF(sc, ATH_DBG_FATAL,
 739                         "%s: unable to start recv logic\n", __func__);
 740
 741         /*
 742          * We may be doing a reset in response to a request
 743          * that changes the channel so update any state that
 744          * might change as a result.
 745          */
 746         ath_setcurmode(sc, ath_chan2mode(sc->sc_ah->ah_curchan));
 747
 748         ath_update_txpow(sc);
 749
 750         if (sc->sc_flags & SC_OP_BEACONS)
 751                 ath_beacon_config(sc, ATH_IF_ID_ANY);   /* restart beacons */
 752
 753         ath9k_hw_set_interrupts(ah, sc->sc_imask);
 754
 755         /* Restart the txq */
 756         if (retry_tx) {
 757                 int i;
 758                 for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
 759                         if (ATH_TXQ_SETUP(sc, i)) {
 760                                 spin_lock_bh(&sc->sc_txq[i].axq_lock);
 761                                 ath_txq_schedule(sc, &sc->sc_txq[i]);
 762                                 spin_unlock_bh(&sc->sc_txq[i].axq_lock);
 763                         }
 764                 }
 765         }
 766
 767         return error;
 768 }
 769
 770 int ath_suspend(struct ath_softc *sc)
 771 {
 772         struct ath_hal *ah = sc->sc_ah;
 773
 774         /* No I/O if device has been surprise removed */
 775         if (sc->sc_flags & SC_OP_INVALID)
 776                 return -EIO;
 777
 778         /* Shut off the interrupt before setting sc->sc_invalid to '1' */
 779         ath9k_hw_set_interrupts(ah, 0);
 780
 781         /* XXX: we must make sure h/w will not generate any interrupt
 782          * before setting the invalid flag. */
 783         sc->sc_flags |= SC_OP_INVALID;
 784
 785         /* disable HAL and put h/w to sleep */
 786         ath9k_hw_disable(sc->sc_ah);
 787
 788         ath9k_hw_configpcipowersave(sc->sc_ah, 1);
 789
 790         return 0;
 791 }
 792
 793 /* Interrupt handler.  Most of the actual processing is deferred.
 794  * It's the caller's responsibility to ensure the chip is awake. */
 795
 796 irqreturn_t ath_isr(int irq, void *dev)
 797 {
 798         struct ath_softc *sc = dev;
 799         struct ath_hal *ah = sc->sc_ah;
 800         enum ath9k_int status;
 801         bool sched = false;
 802
 803         do {
 804                 if (sc->sc_flags & SC_OP_INVALID) {
 805                         /*
 806                          * The hardware is not ready/present, don't
 807                          * touch anything. Note this can happen early
 808                          * on if the IRQ is shared.
 809                          */
 810                         return IRQ_NONE;
 811                 }
 812                 if (!ath9k_hw_intrpend(ah)) {   /* shared irq, not for us */
 813                         return IRQ_NONE;
 814                 }
 815
 816                 /*
 817                  * Figure out the reason(s) for the interrupt.  Note
 818                  * that the hal returns a pseudo-ISR that may include
 819                  * bits we haven't explicitly enabled so we mask the
 820                  * value to insure we only process bits we requested.
 821                  */
 822                 ath9k_hw_getisr(ah, &status);   /* NB: clears ISR too */
 823
 824                 status &= sc->sc_imask; /* discard unasked-for bits */
 825
 826                 /*
 827                  * If there are no status bits set, then this interrupt was not
 828                  * for me (should have been caught above).
 829                  */
 830
 831                 if (!status)
 832                         return IRQ_NONE;
 833
 834                 sc->sc_intrstatus = status;
 835
 836                 if (status & ATH9K_INT_FATAL) {
 837                         /* need a chip reset */
 838                         sched = true;
 839                 } else if (status & ATH9K_INT_RXORN) {
 840                         /* need a chip reset */
 841                         sched = true;
 842                 } else {
 843                         if (status & ATH9K_INT_SWBA) {
 844                                 /* schedule a tasklet for beacon handling */
 845                                 tasklet_schedule(&sc->bcon_tasklet);
 846                         }
 847                         if (status & ATH9K_INT_RXEOL) {
 848                                 /*
 849                                  * NB: the hardware should re-read the link when
 850                                  *     RXE bit is written, but it doesn't work
 851                                  *     at least on older hardware revs.
 852                                  */
 853                                 sched = true;
 854                         }
 855
 856                         if (status & ATH9K_INT_TXURN)
 857                                 /* bump tx trigger level */
 858                                 ath9k_hw_updatetxtriglevel(ah, true);
 859                         /* XXX: optimize this */
 860                         if (status & ATH9K_INT_RX)
 861                                 sched = true;
 862                         if (status & ATH9K_INT_TX)
 863                                 sched = true;
 864                         if (status & ATH9K_INT_BMISS)
 865                                 sched = true;
 866                         /* carrier sense timeout */
 867                         if (status & ATH9K_INT_CST)
 868                                 sched = true;
 869                         if (status & ATH9K_INT_MIB) {
 870                                 /*
 871                                  * Disable interrupts until we service the MIB
 872                                  * interrupt; otherwise it will continue to
 873                                  * fire.
 874                                  */
 875                                 ath9k_hw_set_interrupts(ah, 0);
 876                                 /*
 877                                  * Let the hal handle the event. We assume
 878                                  * it will clear whatever condition caused
 879                                  * the interrupt.
 880                                  */
 881                                 ath9k_hw_procmibevent(ah, &sc->sc_halstats);
 882                                 ath9k_hw_set_interrupts(ah, sc->sc_imask);
 883                         }
 884                         if (status & ATH9K_INT_TIM_TIMER) {
 885                                 if (!(ah->ah_caps.hw_caps &
 886                                       ATH9K_HW_CAP_AUTOSLEEP)) {
 887                                         /* Clear RxAbort bit so that we can
 888                                          * receive frames */
 889                                         ath9k_hw_setrxabort(ah, 0);
 890                                         sched = true;
 891                                 }
 892                         }
 893                 }
 894         } while (0);
 895
 896         if (sched) {
 897                 /* turn off every interrupt except SWBA */
 898                 ath9k_hw_set_interrupts(ah, (sc->sc_imask & ATH9K_INT_SWBA));
 899                 tasklet_schedule(&sc->intr_tq);
 900         }
 901
 902         return IRQ_HANDLED;
 903 }
 904
 905 /* Deferred interrupt processing  */
 906
 907 static void ath9k_tasklet(unsigned long data)
 908 {
 909         struct ath_softc *sc = (struct ath_softc *)data;
 910         u32 status = sc->sc_intrstatus;
 911
 912         if (status & ATH9K_INT_FATAL) {
 913                 /* need a chip reset */
 914                 ath_reset(sc, false);
 915                 return;
 916         } else {
 917
 918                 if (status &
 919                     (ATH9K_INT_RX | ATH9K_INT_RXEOL | ATH9K_INT_RXORN)) {
 920                         /* XXX: fill me in */
 921                         /*
 922                         if (status & ATH9K_INT_RXORN) {
 923                         }
 924                         if (status & ATH9K_INT_RXEOL) {
 925                         }
 926                         */
 927                         spin_lock_bh(&sc->sc_rxflushlock);
 928                         ath_rx_tasklet(sc, 0);
 929                         spin_unlock_bh(&sc->sc_rxflushlock);
 930                 }
 931                 /* XXX: optimize this */
 932                 if (status & ATH9K_INT_TX)
 933                         ath_tx_tasklet(sc);
 934                 /* XXX: fill me in */
 935                 /*
 936                 if (status & ATH9K_INT_BMISS) {
 937                 }
 938                 if (status & (ATH9K_INT_TIM | ATH9K_INT_DTIMSYNC)) {
 939                         if (status & ATH9K_INT_TIM) {
 940                         }
 941                         if (status & ATH9K_INT_DTIMSYNC) {
 942                         }
 943                 }
 944                 */
 945         }
 946
 947         /* re-enable hardware interrupt */
 948         ath9k_hw_set_interrupts(sc->sc_ah, sc->sc_imask);
 949 }
 950
 951 int ath_init(u16 devid, struct ath_softc *sc)
 952 {
 953         struct ath_hal *ah = NULL;
 954         int status;
 955         int error = 0, i;
 956         int csz = 0;
 957
 958         /* XXX: hardware will not be ready until ath_open() being called */
 959         sc->sc_flags |= SC_OP_INVALID;
 960
 961         sc->sc_debug = DBG_DEFAULT;
 962         DPRINTF(sc, ATH_DBG_CONFIG, "%s: devid 0x%x\n", __func__, devid);
 963
 964         /* Initialize tasklet */
 965         tasklet_init(&sc->intr_tq, ath9k_tasklet, (unsigned long)sc);
 966         tasklet_init(&sc->bcon_tasklet, ath9k_beacon_tasklet,
 967                      (unsigned long)sc);
 968
 969         /*
 970          * Cache line size is used to size and align various
 971          * structures used to communicate with the hardware.
 972          */
 973         bus_read_cachesize(sc, &csz);
 974         /* XXX assert csz is non-zero */
 975         sc->sc_cachelsz = csz << 2;     /* convert to bytes */
 976
 977         spin_lock_init(&sc->sc_resetlock);
 978
 979         ah = ath9k_hw_attach(devid, sc, sc->mem, &status);
 980         if (ah == NULL) {
 981                 DPRINTF(sc, ATH_DBG_FATAL,
 982                         "%s: unable to attach hardware; HAL status %u\n",
 983                         __func__, status);
 984                 error = -ENXIO;
 985                 goto bad;
 986         }
 987         sc->sc_ah = ah;
 988
 989         /* Get the hardware key cache size. */
 990         sc->sc_keymax = ah->ah_caps.keycache_size;
 991         if (sc->sc_keymax > ATH_KEYMAX) {
 992                 DPRINTF(sc, ATH_DBG_KEYCACHE,
 993                         "%s: Warning, using only %u entries in %u key cache\n",
 994                         __func__, ATH_KEYMAX, sc->sc_keymax);
 995                 sc->sc_keymax = ATH_KEYMAX;
 996         }
 997
 998         /*
 999          * Reset the key cache since some parts do not
1000          * reset the contents on initial power up.
1001          */
1002         for (i = 0; i < sc->sc_keymax; i++)
1003                 ath9k_hw_keyreset(ah, (u16) i);
1004         /*
1005          * Mark key cache slots associated with global keys
1006          * as in use.  If we knew TKIP was not to be used we
1007          * could leave the +32, +64, and +32+64 slots free.
1008          * XXX only for splitmic.
1009          */
1010         for (i = 0; i < IEEE80211_WEP_NKID; i++) {
1011                 set_bit(i, sc->sc_keymap);
1012                 set_bit(i + 32, sc->sc_keymap);
1013                 set_bit(i + 64, sc->sc_keymap);
1014                 set_bit(i + 32 + 64, sc->sc_keymap);
1015         }
1016         /*
1017          * Collect the channel list using the default country
1018          * code and including outdoor channels.  The 802.11 layer
1019          * is resposible for filtering this list based on settings
1020          * like the phy mode.
1021          */
1022         error = ath_setup_channels(sc);
1023         if (error)
1024                 goto bad;
1025
1026         /* default to STA mode */
1027         sc->sc_ah->ah_opmode = ATH9K_M_MONITOR;
1028
1029         /* Setup rate tables */
1030
1031         ath_setup_rates(sc, IEEE80211_BAND_2GHZ);
1032         ath_setup_rates(sc, IEEE80211_BAND_5GHZ);
1033
1034         /* NB: setup here so ath_rate_update is happy */
1035         ath_setcurmode(sc, ATH9K_MODE_11A);
1036
1037         /*
1038          * Allocate hardware transmit queues: one queue for
1039          * beacon frames and one data queue for each QoS
1040          * priority.  Note that the hal handles reseting
1041          * these queues at the needed time.
1042          */
1043         sc->sc_bhalq = ath_beaconq_setup(ah);
1044         if (sc->sc_bhalq == -1) {
1045                 DPRINTF(sc, ATH_DBG_FATAL,
1046                         "%s: unable to setup a beacon xmit queue\n", __func__);
1047                 error = -EIO;
1048                 goto bad2;
1049         }
1050         sc->sc_cabq = ath_txq_setup(sc, ATH9K_TX_QUEUE_CAB, 0);
1051         if (sc->sc_cabq == NULL) {
1052                 DPRINTF(sc, ATH_DBG_FATAL,
1053                         "%s: unable to setup CAB xmit queue\n", __func__);
1054                 error = -EIO;
1055                 goto bad2;
1056         }
1057
1058         sc->sc_config.cabqReadytime = ATH_CABQ_READY_TIME;
1059         ath_cabq_update(sc);
1060
1061         for (i = 0; i < ARRAY_SIZE(sc->sc_haltype2q); i++)
1062                 sc->sc_haltype2q[i] = -1;
1063
1064         /* Setup data queues */
1065         /* NB: ensure BK queue is the lowest priority h/w queue */
1066         if (!ath_tx_setup(sc, ATH9K_WME_AC_BK)) {
1067                 DPRINTF(sc, ATH_DBG_FATAL,
1068                         "%s: unable to setup xmit queue for BK traffic\n",
1069                         __func__);
1070                 error = -EIO;
1071                 goto bad2;
1072         }
1073
1074         if (!ath_tx_setup(sc, ATH9K_WME_AC_BE)) {
1075                 DPRINTF(sc, ATH_DBG_FATAL,
1076                         "%s: unable to setup xmit queue for BE traffic\n",
1077                         __func__);
1078                 error = -EIO;
1079                 goto bad2;
1080         }
1081         if (!ath_tx_setup(sc, ATH9K_WME_AC_VI)) {
1082                 DPRINTF(sc, ATH_DBG_FATAL,
1083                         "%s: unable to setup xmit queue for VI traffic\n",
1084                         __func__);
1085                 error = -EIO;
1086                 goto bad2;
1087         }
1088         if (!ath_tx_setup(sc, ATH9K_WME_AC_VO)) {
1089                 DPRINTF(sc, ATH_DBG_FATAL,
1090                         "%s: unable to setup xmit queue for VO traffic\n",
1091                         __func__);
1092                 error = -EIO;
1093                 goto bad2;
1094         }
1095
1096         sc->sc_rc = ath_rate_attach(ah);
1097         if (sc->sc_rc == NULL) {
1098                 error = -EIO;
1099                 goto bad2;
1100         }
1101
1102         if (ath9k_hw_getcapability(ah, ATH9K_CAP_CIPHER,
1103                                    ATH9K_CIPHER_TKIP, NULL)) {
1104                 /*
1105                  * Whether we should enable h/w TKIP MIC.
1106                  * XXX: if we don't support WME TKIP MIC, then we wouldn't
1107                  * report WMM capable, so it's always safe to turn on
1108                  * TKIP MIC in this case.
1109                  */
1110                 ath9k_hw_setcapability(sc->sc_ah, ATH9K_CAP_TKIP_MIC,
1111                                        0, 1, NULL);
1112         }
1113
1114         /*
1115          * Check whether the separate key cache entries
1116          * are required to handle both tx+rx MIC keys.
1117          * With split mic keys the number of stations is limited
1118          * to 27 otherwise 59.
1119          */
1120         if (ath9k_hw_getcapability(ah, ATH9K_CAP_CIPHER,
1121                                    ATH9K_CIPHER_TKIP, NULL)
1122             && ath9k_hw_getcapability(ah, ATH9K_CAP_CIPHER,
1123                                       ATH9K_CIPHER_MIC, NULL)
1124             && ath9k_hw_getcapability(ah, ATH9K_CAP_TKIP_SPLIT,
1125                                       0, NULL))
1126                 sc->sc_splitmic = 1;
1127
1128         /* turn on mcast key search if possible */
1129         if (!ath9k_hw_getcapability(ah, ATH9K_CAP_MCAST_KEYSRCH, 0, NULL))
1130                 (void)ath9k_hw_setcapability(ah, ATH9K_CAP_MCAST_KEYSRCH, 1,
1131                                              1, NULL);
1132
1133         sc->sc_config.txpowlimit = ATH_TXPOWER_MAX;
1134         sc->sc_config.txpowlimit_override = 0;
1135
1136         /* 11n Capabilities */
1137         if (ah->ah_caps.hw_caps & ATH9K_HW_CAP_HT) {
1138                 sc->sc_flags |= SC_OP_TXAGGR;
1139                 sc->sc_flags |= SC_OP_RXAGGR;
1140         }
1141
1142         sc->sc_tx_chainmask = ah->ah_caps.tx_chainmask;
1143         sc->sc_rx_chainmask = ah->ah_caps.rx_chainmask;
1144
1145         ath9k_hw_setcapability(ah, ATH9K_CAP_DIVERSITY, 1, true, NULL);
1146         sc->sc_defant = ath9k_hw_getdefantenna(ah);
1147
1148         ath9k_hw_getmac(ah, sc->sc_myaddr);
1149         if (ah->ah_caps.hw_caps & ATH9K_HW_CAP_BSSIDMASK) {
1150                 ath9k_hw_getbssidmask(ah, sc->sc_bssidmask);
1151                 ATH_SET_VAP_BSSID_MASK(sc->sc_bssidmask);
1152                 ath9k_hw_setbssidmask(ah, sc->sc_bssidmask);
1153         }
1154         sc->sc_slottime = ATH9K_SLOT_TIME_9;    /* default to short slot time */
1155
1156         /* initialize beacon slots */
1157         for (i = 0; i < ARRAY_SIZE(sc->sc_bslot); i++)
1158                 sc->sc_bslot[i] = ATH_IF_ID_ANY;
1159
1160         /* save MISC configurations */
1161         sc->sc_config.swBeaconProcess = 1;
1162
1163 #ifdef CONFIG_SLOW_ANT_DIV
1164         /* range is 40 - 255, we use something in the middle */
1165         ath_slow_ant_div_init(&sc->sc_antdiv, sc, 0x127);
1166 #endif
1167
1168         return 0;
1169 bad2:
1170         /* cleanup tx queues */
1171         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1172                 if (ATH_TXQ_SETUP(sc, i))
1173                         ath_tx_cleanupq(sc, &sc->sc_txq[i]);
1174 bad:
1175         if (ah)
1176                 ath9k_hw_detach(ah);
1177         return error;
1178 }
1179
1180 void ath_deinit(struct ath_softc *sc)
1181 {
1182         struct ath_hal *ah = sc->sc_ah;
1183         int i;
1184
1185         DPRINTF(sc, ATH_DBG_CONFIG, "%s\n", __func__);
1186
1187         ath_stop(sc);
1188         if (!(sc->sc_flags & SC_OP_INVALID))
1189                 ath9k_hw_setpower(sc->sc_ah, ATH9K_PM_AWAKE);
1190         ath_rate_detach(sc->sc_rc);
1191         /* cleanup tx queues */
1192         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1193                 if (ATH_TXQ_SETUP(sc, i))
1194                         ath_tx_cleanupq(sc, &sc->sc_txq[i]);
1195         ath9k_hw_detach(ah);
1196 }
1197
1198 /*******************/
1199 /* Node Management */
1200 /*******************/
1201
1202 struct ath_node *ath_node_attach(struct ath_softc *sc, u8 *addr, int if_id)
1203 {
1204         struct ath_vap *avp;
1205         struct ath_node *an;
1206         DECLARE_MAC_BUF(mac);
1207
1208         avp = sc->sc_vaps[if_id];
1209         ASSERT(avp != NULL);
1210
1211         /* mac80211 sta_notify callback is from an IRQ context, so no sleep */
1212         an = kmalloc(sizeof(struct ath_node), GFP_ATOMIC);
1213         if (an == NULL)
1214                 return NULL;
1215         memzero(an, sizeof(*an));
1216
1217         an->an_sc = sc;
1218         memcpy(an->an_addr, addr, ETH_ALEN);
1219         atomic_set(&an->an_refcnt, 1);
1220
1221         /* set up per-node tx/rx state */
1222         ath_tx_node_init(sc, an);
1223         ath_rx_node_init(sc, an);
1224
1225         ath_chainmask_sel_init(sc, an);
1226         ath_chainmask_sel_timerstart(&an->an_chainmask_sel);
1227         list_add(&an->list, &sc->node_list);
1228
1229         return an;
1230 }
1231
1232 void ath_node_detach(struct ath_softc *sc, struct ath_node *an, bool bh_flag)
1233 {
1234         unsigned long flags;
1235
1236         DECLARE_MAC_BUF(mac);
1237
1238         ath_chainmask_sel_timerstop(&an->an_chainmask_sel);
1239         an->an_flags |= ATH_NODE_CLEAN;
1240         ath_tx_node_cleanup(sc, an, bh_flag);
1241         ath_rx_node_cleanup(sc, an);
1242
1243         ath_tx_node_free(sc, an);
1244         ath_rx_node_free(sc, an);
1245
1246         spin_lock_irqsave(&sc->node_lock, flags);
1247
1248         list_del(&an->list);
1249
1250         spin_unlock_irqrestore(&sc->node_lock, flags);
1251
1252         kfree(an);
1253 }
1254
1255 /* Finds a node and increases the refcnt if found */
1256
1257 struct ath_node *ath_node_get(struct ath_softc *sc, u8 *addr)
1258 {
1259         struct ath_node *an = NULL, *an_found = NULL;
1260
1261         if (list_empty(&sc->node_list)) /* FIXME */
1262                 goto out;
1263         list_for_each_entry(an, &sc->node_list, list) {
1264                 if (!compare_ether_addr(an->an_addr, addr)) {
1265                         atomic_inc(&an->an_refcnt);
1266                         an_found = an;
1267                         break;
1268                 }
1269         }
1270 out:
1271         return an_found;
1272 }
1273
1274 /* Decrements the refcnt and if it drops to zero, detach the node */
1275
1276 void ath_node_put(struct ath_softc *sc, struct ath_node *an, bool bh_flag)
1277 {
1278         if (atomic_dec_and_test(&an->an_refcnt))
1279                 ath_node_detach(sc, an, bh_flag);
1280 }
1281
1282 /* Finds a node, doesn't increment refcnt. Caller must hold sc->node_lock */
1283 struct ath_node *ath_node_find(struct ath_softc *sc, u8 *addr)
1284 {
1285         struct ath_node *an = NULL, *an_found = NULL;
1286
1287         if (list_empty(&sc->node_list))
1288                 return NULL;
1289
1290         list_for_each_entry(an, &sc->node_list, list)
1291                 if (!compare_ether_addr(an->an_addr, addr)) {
1292                         an_found = an;
1293                         break;
1294                 }
1295
1296         return an_found;
1297 }
1298
1299 /*
1300  * Set up New Node
1301  *
1302  * Setup driver-specific state for a newly associated node.  This routine
1303  * really only applies if compression or XR are enabled, there is no code
1304  * covering any other cases.
1305 */
1306
1307 void ath_newassoc(struct ath_softc *sc,
1308         struct ath_node *an, int isnew, int isuapsd)
1309 {
1310         int tidno;
1311
1312         /* if station reassociates, tear down the aggregation state. */
1313         if (!isnew) {
1314                 for (tidno = 0; tidno < WME_NUM_TID; tidno++) {
1315                         if (sc->sc_flags & SC_OP_TXAGGR)
1316                                 ath_tx_aggr_teardown(sc, an, tidno);
1317                         if (sc->sc_flags & SC_OP_RXAGGR)
1318                                 ath_rx_aggr_teardown(sc, an, tidno);
1319                 }
1320         }
1321         an->an_flags = 0;
1322 }
1323
1324 /**************/
1325 /* Encryption */
1326 /**************/
1327
1328 void ath_key_reset(struct ath_softc *sc, u16 keyix, int freeslot)
1329 {
1330         ath9k_hw_keyreset(sc->sc_ah, keyix);
1331         if (freeslot)
1332                 clear_bit(keyix, sc->sc_keymap);
1333 }
1334
1335 int ath_keyset(struct ath_softc *sc,
1336                u16 keyix,
1337                struct ath9k_keyval *hk,
1338                const u8 mac[ETH_ALEN])
1339 {
1340         bool status;
1341
1342         status = ath9k_hw_set_keycache_entry(sc->sc_ah,
1343                 keyix, hk, mac, false);
1344
1345         return status != false;
1346 }
1347
1348 /***********************/
1349 /* TX Power/Regulatory */
1350 /***********************/
1351
1352 /*
1353  *  Set Transmit power in HAL
1354  *
1355  *  This routine makes the actual HAL calls to set the new transmit power
1356  *  limit.
1357 */
1358
1359 void ath_update_txpow(struct ath_softc *sc)
1360 {
1361         struct ath_hal *ah = sc->sc_ah;
1362         u32 txpow;
1363
1364         if (sc->sc_curtxpow != sc->sc_config.txpowlimit) {
1365                 ath9k_hw_set_txpowerlimit(ah, sc->sc_config.txpowlimit);
1366                 /* read back in case value is clamped */
1367                 ath9k_hw_getcapability(ah, ATH9K_CAP_TXPOW, 1, &txpow);
1368                 sc->sc_curtxpow = txpow;
1369         }
1370 }
1371
1372 /* Return the current country and domain information */
1373 void ath_get_currentCountry(struct ath_softc *sc,
1374         struct ath9k_country_entry *ctry)
1375 {
1376         ath9k_regd_get_current_country(sc->sc_ah, ctry);
1377
1378         /* If HAL not specific yet, since it is band dependent,
1379          * use the one we passed in. */
1380         if (ctry->countryCode == CTRY_DEFAULT) {
1381                 ctry->iso[0] = 0;
1382                 ctry->iso[1] = 0;
1383         } else if (ctry->iso[0] && ctry->iso[1]) {
1384                 if (!ctry->iso[2]) {
1385                         if (ath_outdoor)
1386                                 ctry->iso[2] = 'O';
1387                         else
1388                                 ctry->iso[2] = 'I';
1389                 }
1390         }
1391 }
1392
1393 /**************************/
1394 /* Slow Antenna Diversity */
1395 /**************************/
1396
1397 void ath_slow_ant_div_init(struct ath_antdiv *antdiv,
1398                            struct ath_softc *sc,
1399                            int32_t rssitrig)
1400 {
1401         int trig;
1402
1403         /* antdivf_rssitrig can range from 40 - 0xff */
1404         trig = (rssitrig > 0xff) ? 0xff : rssitrig;
1405         trig = (rssitrig < 40) ? 40 : rssitrig;
1406
1407         antdiv->antdiv_sc = sc;
1408         antdiv->antdivf_rssitrig = trig;
1409 }
1410
1411 void ath_slow_ant_div_start(struct ath_antdiv *antdiv,
1412                             u8 num_antcfg,
1413                             const u8 *bssid)
1414 {
1415         antdiv->antdiv_num_antcfg =
1416                 num_antcfg < ATH_ANT_DIV_MAX_CFG ?
1417                 num_antcfg : ATH_ANT_DIV_MAX_CFG;
1418         antdiv->antdiv_state = ATH_ANT_DIV_IDLE;
1419         antdiv->antdiv_curcfg = 0;
1420         antdiv->antdiv_bestcfg = 0;
1421         antdiv->antdiv_laststatetsf = 0;
1422
1423         memcpy(antdiv->antdiv_bssid, bssid, sizeof(antdiv->antdiv_bssid));
1424
1425         antdiv->antdiv_start = 1;
1426 }
1427
1428 void ath_slow_ant_div_stop(struct ath_antdiv *antdiv)
1429 {
1430         antdiv->antdiv_start = 0;
1431 }
1432
1433 static int32_t ath_find_max_val(int32_t *val,
1434         u8 num_val, u8 *max_index)
1435 {
1436         u32 MaxVal = *val++;
1437         u32 cur_index = 0;
1438
1439         *max_index = 0;
1440         while (++cur_index < num_val) {
1441                 if (*val > MaxVal) {
1442                         MaxVal = *val;
1443                         *max_index = cur_index;
1444                 }
1445
1446                 val++;
1447         }
1448
1449         return MaxVal;
1450 }
1451
1452 void ath_slow_ant_div(struct ath_antdiv *antdiv,
1453                       struct ieee80211_hdr *hdr,
1454                       struct ath_rx_status *rx_stats)
1455 {
1456         struct ath_softc *sc = antdiv->antdiv_sc;
1457         struct ath_hal *ah = sc->sc_ah;
1458         u64 curtsf = 0;
1459         u8 bestcfg, curcfg = antdiv->antdiv_curcfg;
1460         __le16 fc = hdr->frame_control;
1461
1462         if (antdiv->antdiv_start && ieee80211_is_beacon(fc)
1463             && !compare_ether_addr(hdr->addr3, antdiv->antdiv_bssid)) {
1464                 antdiv->antdiv_lastbrssi[curcfg] = rx_stats->rs_rssi;
1465                 antdiv->antdiv_lastbtsf[curcfg] = ath9k_hw_gettsf64(sc->sc_ah);
1466                 curtsf = antdiv->antdiv_lastbtsf[curcfg];
1467         } else {
1468                 return;
1469         }
1470
1471         switch (antdiv->antdiv_state) {
1472         case ATH_ANT_DIV_IDLE:
1473                 if ((antdiv->antdiv_lastbrssi[curcfg] <
1474                      antdiv->antdivf_rssitrig)
1475                     && ((curtsf - antdiv->antdiv_laststatetsf) >
1476                         ATH_ANT_DIV_MIN_IDLE_US)) {
1477
1478                         curcfg++;
1479                         if (curcfg == antdiv->antdiv_num_antcfg)
1480                                 curcfg = 0;
1481
1482                         if (!ath9k_hw_select_antconfig(ah, curcfg)) {
1483                                 antdiv->antdiv_bestcfg = antdiv->antdiv_curcfg;
1484                                 antdiv->antdiv_curcfg = curcfg;
1485                                 antdiv->antdiv_laststatetsf = curtsf;
1486                                 antdiv->antdiv_state = ATH_ANT_DIV_SCAN;
1487                         }
1488                 }
1489                 break;
1490
1491         case ATH_ANT_DIV_SCAN:
1492                 if ((curtsf - antdiv->antdiv_laststatetsf) <
1493                     ATH_ANT_DIV_MIN_SCAN_US)
1494                         break;
1495
1496                 curcfg++;
1497                 if (curcfg == antdiv->antdiv_num_antcfg)
1498                         curcfg = 0;
1499
1500                 if (curcfg == antdiv->antdiv_bestcfg) {
1501                         ath_find_max_val(antdiv->antdiv_lastbrssi,
1502                                    antdiv->antdiv_num_antcfg, &bestcfg);
1503                         if (!ath9k_hw_select_antconfig(ah, bestcfg)) {
1504                                 antdiv->antdiv_bestcfg = bestcfg;
1505                                 antdiv->antdiv_curcfg = bestcfg;
1506                                 antdiv->antdiv_laststatetsf = curtsf;
1507                                 antdiv->antdiv_state = ATH_ANT_DIV_IDLE;
1508                         }
1509                 } else {
1510                         if (!ath9k_hw_select_antconfig(ah, curcfg)) {
1511                                 antdiv->antdiv_curcfg = curcfg;
1512                                 antdiv->antdiv_laststatetsf = curtsf;
1513                                 antdiv->antdiv_state = ATH_ANT_DIV_SCAN;
1514                         }
1515                 }
1516
1517                 break;
1518         }
1519 }
1520
1521 /***********************/
1522 /* Descriptor Handling */
1523 /***********************/
1524
1525 /*
1526  *  Set up DMA descriptors
1527  *
1528  *  This function will allocate both the DMA descriptor structure, and the
1529  *  buffers it contains.  These are used to contain the descriptors used
1530  *  by the system.
1531 */
1532
1533 int ath_descdma_setup(struct ath_softc *sc,
1534                       struct ath_descdma *dd,
1535                       struct list_head *head,
1536                       const char *name,
1537                       int nbuf,
1538                       int ndesc)
1539 {
1540 #define DS2PHYS(_dd, _ds)                                               \
1541         ((_dd)->dd_desc_paddr + ((caddr_t)(_ds) - (caddr_t)(_dd)->dd_desc))
1542 #define ATH_DESC_4KB_BOUND_CHECK(_daddr) ((((_daddr) & 0xFFF) > 0xF7F) ? 1 : 0)
1543 #define ATH_DESC_4KB_BOUND_NUM_SKIPPED(_len) ((_len) / 4096)
1544
1545         struct ath_desc *ds;
1546         struct ath_buf *bf;
1547         int i, bsize, error;
1548
1549         DPRINTF(sc, ATH_DBG_CONFIG, "%s: %s DMA: %u buffers %u desc/buf\n",
1550                 __func__, name, nbuf, ndesc);
1551
1552         /* ath_desc must be a multiple of DWORDs */
1553         if ((sizeof(struct ath_desc) % 4) != 0) {
1554                 DPRINTF(sc, ATH_DBG_FATAL, "%s: ath_desc not DWORD aligned\n",
1555                         __func__);
1556                 ASSERT((sizeof(struct ath_desc) % 4) == 0);
1557                 error = -ENOMEM;
1558                 goto fail;
1559         }
1560
1561         dd->dd_name = name;
1562         dd->dd_desc_len = sizeof(struct ath_desc) * nbuf * ndesc;
1563
1564         /*
1565          * Need additional DMA memory because we can't use
1566          * descriptors that cross the 4K page boundary. Assume
1567          * one skipped descriptor per 4K page.
1568          */
1569         if (!(sc->sc_ah->ah_caps.hw_caps & ATH9K_HW_CAP_4KB_SPLITTRANS)) {
1570                 u32 ndesc_skipped =
1571                         ATH_DESC_4KB_BOUND_NUM_SKIPPED(dd->dd_desc_len);
1572                 u32 dma_len;
1573
1574                 while (ndesc_skipped) {
1575                         dma_len = ndesc_skipped * sizeof(struct ath_desc);
1576                         dd->dd_desc_len += dma_len;
1577
1578                         ndesc_skipped = ATH_DESC_4KB_BOUND_NUM_SKIPPED(dma_len);
1579                 };
1580         }
1581
1582         /* allocate descriptors */
1583         dd->dd_desc = pci_alloc_consistent(sc->pdev,
1584                               dd->dd_desc_len,
1585                               &dd->dd_desc_paddr);
1586         if (dd->dd_desc == NULL) {
1587                 error = -ENOMEM;
1588                 goto fail;
1589         }
1590         ds = dd->dd_desc;
1591         DPRINTF(sc, ATH_DBG_CONFIG, "%s: %s DMA map: %p (%u) -> %llx (%u)\n",
1592                 __func__, dd->dd_name, ds, (u32) dd->dd_desc_len,
1593                 ito64(dd->dd_desc_paddr), /*XXX*/(u32) dd->dd_desc_len);
1594
1595         /* allocate buffers */
1596         bsize = sizeof(struct ath_buf) * nbuf;
1597         bf = kmalloc(bsize, GFP_KERNEL);
1598         if (bf == NULL) {
1599                 error = -ENOMEM;
1600                 goto fail2;
1601         }
1602         memzero(bf, bsize);
1603         dd->dd_bufptr = bf;
1604
1605         INIT_LIST_HEAD(head);
1606         for (i = 0; i < nbuf; i++, bf++, ds += ndesc) {
1607                 bf->bf_desc = ds;
1608                 bf->bf_daddr = DS2PHYS(dd, ds);
1609
1610                 if (!(sc->sc_ah->ah_caps.hw_caps &
1611                       ATH9K_HW_CAP_4KB_SPLITTRANS)) {
1612                         /*
1613                          * Skip descriptor addresses which can cause 4KB
1614                          * boundary crossing (addr + length) with a 32 dword
1615                          * descriptor fetch.
1616                          */
1617                         while (ATH_DESC_4KB_BOUND_CHECK(bf->bf_daddr)) {
1618                                 ASSERT((caddr_t) bf->bf_desc <
1619                                        ((caddr_t) dd->dd_desc +
1620                                         dd->dd_desc_len));
1621
1622                                 ds += ndesc;
1623                                 bf->bf_desc = ds;
1624                                 bf->bf_daddr = DS2PHYS(dd, ds);
1625                         }
1626                 }
1627                 list_add_tail(&bf->list, head);
1628         }
1629         return 0;
1630 fail2:
1631         pci_free_consistent(sc->pdev,
1632                 dd->dd_desc_len, dd->dd_desc, dd->dd_desc_paddr);
1633 fail:
1634         memzero(dd, sizeof(*dd));
1635         return error;
1636 #undef ATH_DESC_4KB_BOUND_CHECK
1637 #undef ATH_DESC_4KB_BOUND_NUM_SKIPPED
1638 #undef DS2PHYS
1639 }
1640
1641 /*
1642  *  Cleanup DMA descriptors
1643  *
1644  *  This function will free the DMA block that was allocated for the descriptor
1645  *  pool.  Since this was allocated as one "chunk", it is freed in the same
1646  *  manner.
1647 */
1648
1649 void ath_descdma_cleanup(struct ath_softc *sc,
1650                          struct ath_descdma *dd,
1651                          struct list_head *head)
1652 {
1653         /* Free memory associated with descriptors */
1654         pci_free_consistent(sc->pdev,
1655                 dd->dd_desc_len, dd->dd_desc, dd->dd_desc_paddr);
1656
1657         INIT_LIST_HEAD(head);
1658         kfree(dd->dd_bufptr);
1659         memzero(dd, sizeof(*dd));
1660 }
1661
1662 /*************/
1663 /* Utilities */
1664 /*************/
1665
1666 int ath_get_hal_qnum(u16 queue, struct ath_softc *sc)
1667 {
1668         int qnum;
1669
1670         switch (queue) {
1671         case 0:
1672                 qnum = sc->sc_haltype2q[ATH9K_WME_AC_VO];
1673                 break;
1674         case 1:
1675                 qnum = sc->sc_haltype2q[ATH9K_WME_AC_VI];
1676                 break;
1677         case 2:
1678                 qnum = sc->sc_haltype2q[ATH9K_WME_AC_BE];
1679                 break;
1680         case 3:
1681                 qnum = sc->sc_haltype2q[ATH9K_WME_AC_BK];
1682                 break;
1683         default:
1684                 qnum = sc->sc_haltype2q[ATH9K_WME_AC_BE];
1685                 break;
1686         }
1687
1688         return qnum;
1689 }
1690
1691 int ath_get_mac80211_qnum(u32 queue, struct ath_softc *sc)
1692 {
1693         int qnum;
1694
1695         switch (queue) {
1696         case ATH9K_WME_AC_VO:
1697                 qnum = 0;
1698                 break;
1699         case ATH9K_WME_AC_VI:
1700                 qnum = 1;
1701                 break;
1702         case ATH9K_WME_AC_BE:
1703                 qnum = 2;
1704                 break;
1705         case ATH9K_WME_AC_BK:
1706                 qnum = 3;
1707                 break;
1708         default:
1709                 qnum = -1;
1710                 break;
1711         }
1712
1713         return qnum;
1714 }
1715
1716
1717 /*
1718  *  Expand time stamp to TSF
1719  *
1720  *  Extend 15-bit time stamp from rx descriptor to
1721  *  a full 64-bit TSF using the current h/w TSF.
1722 */
1723
1724 u64 ath_extend_tsf(struct ath_softc *sc, u32 rstamp)
1725 {
1726         u64 tsf;
1727
1728         tsf = ath9k_hw_gettsf64(sc->sc_ah);
1729         if ((tsf & 0x7fff) < rstamp)
1730                 tsf -= 0x8000;
1731         return (tsf & ~0x7fff) | rstamp;
1732 }
1733
1734 /*
1735  *  Set Default Antenna
1736  *
1737  *  Call into the HAL to set the default antenna to use.  Not really valid for
1738  *  MIMO technology.
1739 */
1740
1741 void ath_setdefantenna(void *context, u32 antenna)
1742 {
1743         struct ath_softc *sc = (struct ath_softc *)context;
1744         struct ath_hal *ah = sc->sc_ah;
1745
1746         /* XXX block beacon interrupts */
1747         ath9k_hw_setantenna(ah, antenna);
1748         sc->sc_defant = antenna;
1749         sc->sc_rxotherant = 0;
1750 }
1751
1752 /*
1753  * Set Slot Time
1754  *
1755  * This will wake up the chip if required, and set the slot time for the
1756  * frame (maximum transmit time).  Slot time is assumed to be already set
1757  * in the ATH object member sc_slottime
1758 */
1759
1760 void ath_setslottime(struct ath_softc *sc)
1761 {
1762         ath9k_hw_setslottime(sc->sc_ah, sc->sc_slottime);
1763         sc->sc_updateslot = OK;
1764 }