Pileus Git - ~andy/linux/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/module.h>
  28 #include <linux/netdevice.h>
  29 #include <linux/dma-mapping.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/ethtool.h>
  32 #include <linux/pci.h>
  33 #include <linux/ip.h>
  34 #include <net/ip.h>
  35 #include <linux/tcp.h>
  36 #include <linux/in.h>
  37 #include <linux/delay.h>
  38 #include <linux/workqueue.h>
  39 #include <linux/if_vlan.h>
  40 #include <linux/prefetch.h>
  41 #include <linux/debugfs.h>
  42 #include <linux/mii.h>
  43
  44 #include <asm/irq.h>
  45
  46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  47 #define SKY2_VLAN_TAG_USED 1
  48 #endif
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.26"
  54 #define PFX                     DRV_NAME " "
  55
  56 /*
  57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  58  * that are organized into three (receive, transmit, status) different rings
  59  * similar to Tigon3.
  60  */
  61
  62 #define RX_LE_SIZE              1024
  63 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  64 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  65 #define RX_DEF_PENDING          RX_MAX_PENDING
  66
  67 /* This is the worst case number of transmit list elements for a single skb:
  68    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  69 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  70 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  71 #define TX_MAX_PENDING          4096
  72 #define TX_DEF_PENDING          127
  73
  74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  76 #define TX_WATCHDOG             (5 * HZ)
  77 #define NAPI_WEIGHT             64
  78 #define PHY_RETRIES             1000
  79
  80 #define SKY2_EEPROM_MAGIC       0x9955aabb
  81
  82
  83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  84
  85 static const u32 default_msg =
  86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  89
  90 static int debug = -1;          /* defaults above */
  91 module_param(debug, int, 0);
  92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  93
  94 static int copybreak __read_mostly = 128;
  95 module_param(copybreak, int, 0);
  96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  97
  98 static int disable_msi = 0;
  99 module_param(disable_msi, int, 0);
 100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 101
 102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 144         { 0 }
 145 };
 146
 147 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 148
 149 /* Avoid conditionals by using array */
 150 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 151 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 152 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 153
 154 static void sky2_set_multicast(struct net_device *dev);
 155
 156 /* Access to PHY via serial interconnect */
 157 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 158 {
 159         int i;
 160
 161         gma_write16(hw, port, GM_SMI_DATA, val);
 162         gma_write16(hw, port, GM_SMI_CTRL,
 163                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 164
 165         for (i = 0; i < PHY_RETRIES; i++) {
 166                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 167                 if (ctrl == 0xffff)
 168                         goto io_error;
 169
 170                 if (!(ctrl & GM_SMI_CT_BUSY))
 171                         return 0;
 172
 173                 udelay(10);
 174         }
 175
 176         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 177         return -ETIMEDOUT;
 178
 179 io_error:
 180         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 181         return -EIO;
 182 }
 183
 184 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 185 {
 186         int i;
 187
 188         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 189                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 190
 191         for (i = 0; i < PHY_RETRIES; i++) {
 192                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 193                 if (ctrl == 0xffff)
 194                         goto io_error;
 195
 196                 if (ctrl & GM_SMI_CT_RD_VAL) {
 197                         *val = gma_read16(hw, port, GM_SMI_DATA);
 198                         return 0;
 199                 }
 200
 201                 udelay(10);
 202         }
 203
 204         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 205         return -ETIMEDOUT;
 206 io_error:
 207         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 208         return -EIO;
 209 }
 210
 211 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 212 {
 213         u16 v;
 214         __gm_phy_read(hw, port, reg, &v);
 215         return v;
 216 }
 217
 218
 219 static void sky2_power_on(struct sky2_hw *hw)
 220 {
 221         /* switch power to VCC (WA for VAUX problem) */
 222         sky2_write8(hw, B0_POWER_CTRL,
 223                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 224
 225         /* disable Core Clock Division, */
 226         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 227
 228         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 229                 /* enable bits are inverted */
 230                 sky2_write8(hw, B2_Y2_CLK_GATE,
 231                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 232                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 233                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 234         else
 235                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 236
 237         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 238                 u32 reg;
 239
 240                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 241
 242                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 243                 /* set all bits to 0 except bits 15..12 and 8 */
 244                 reg &= P_ASPM_CONTROL_MSK;
 245                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 246
 247                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 248                 /* set all bits to 0 except bits 28 & 27 */
 249                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 250                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 251
 252                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 253
 254                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 255
 256                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 257                 reg = sky2_read32(hw, B2_GP_IO);
 258                 reg |= GLB_GPIO_STAT_RACE_DIS;
 259                 sky2_write32(hw, B2_GP_IO, reg);
 260
 261                 sky2_read32(hw, B2_GP_IO);
 262         }
 263
 264         /* Turn on "driver loaded" LED */
 265         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 266 }
 267
 268 static void sky2_power_aux(struct sky2_hw *hw)
 269 {
 270         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 271                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 272         else
 273                 /* enable bits are inverted */
 274                 sky2_write8(hw, B2_Y2_CLK_GATE,
 275                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 276                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 277                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 278
 279         /* switch power to VAUX if supported and PME from D3cold */
 280         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 281              pci_pme_capable(hw->pdev, PCI_D3cold))
 282                 sky2_write8(hw, B0_POWER_CTRL,
 283                             (PC_VAUX_ENA | PC_VCC_ENA |
 284                              PC_VAUX_ON | PC_VCC_OFF));
 285
 286         /* turn off "driver loaded LED" */
 287         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 288 }
 289
 290 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 291 {
 292         u16 reg;
 293
 294         /* disable all GMAC IRQ's */
 295         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 296
 297         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 298         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 301
 302         reg = gma_read16(hw, port, GM_RX_CTRL);
 303         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 304         gma_write16(hw, port, GM_RX_CTRL, reg);
 305 }
 306
 307 /* flow control to advertise bits */
 308 static const u16 copper_fc_adv[] = {
 309         [FC_NONE]       = 0,
 310         [FC_TX]         = PHY_M_AN_ASP,
 311         [FC_RX]         = PHY_M_AN_PC,
 312         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 313 };
 314
 315 /* flow control to advertise bits when using 1000BaseX */
 316 static const u16 fiber_fc_adv[] = {
 317         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 318         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 319         [FC_RX]   = PHY_M_P_SYM_MD_X,
 320         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 321 };
 322
 323 /* flow control to GMA disable bits */
 324 static const u16 gm_fc_disable[] = {
 325         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 326         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 327         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 328         [FC_BOTH] = 0,
 329 };
 330
 331
 332 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 333 {
 334         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 335         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 336
 337         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 338             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 339                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 340
 341                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 342                            PHY_M_EC_MAC_S_MSK);
 343                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 344
 345                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 346                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 347                         /* set downshift counter to 3x and enable downshift */
 348                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 349                 else
 350                         /* set master & slave downshift counter to 1x */
 351                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 352
 353                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 354         }
 355
 356         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 357         if (sky2_is_copper(hw)) {
 358                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 359                         /* enable automatic crossover */
 360                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 361
 362                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 363                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 364                                 u16 spec;
 365
 366                                 /* Enable Class A driver for FE+ A0 */
 367                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 368                                 spec |= PHY_M_FESC_SEL_CL_A;
 369                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 370                         }
 371                 } else {
 372                         /* disable energy detect */
 373                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 374
 375                         /* enable automatic crossover */
 376                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 377
 378                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 379                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 380                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 381                                 /* set downshift counter to 3x and enable downshift */
 382                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 383                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 384                         }
 385                 }
 386         } else {
 387                 /* workaround for deviation #4.88 (CRC errors) */
 388                 /* disable Automatic Crossover */
 389
 390                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 391         }
 392
 393         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 394
 395         /* special setup for PHY 88E1112 Fiber */
 396         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 397                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 398
 399                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 400                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 401                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 402                 ctrl &= ~PHY_M_MAC_MD_MSK;
 403                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 404                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 405
 406                 if (hw->pmd_type  == 'P') {
 407                         /* select page 1 to access Fiber registers */
 408                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 409
 410                         /* for SFP-module set SIGDET polarity to low */
 411                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 412                         ctrl |= PHY_M_FIB_SIGD_POL;
 413                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 414                 }
 415
 416                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 417         }
 418
 419         ctrl = PHY_CT_RESET;
 420         ct1000 = 0;
 421         adv = PHY_AN_CSMA;
 422         reg = 0;
 423
 424         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 425                 if (sky2_is_copper(hw)) {
 426                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 427                                 ct1000 |= PHY_M_1000C_AFD;
 428                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 429                                 ct1000 |= PHY_M_1000C_AHD;
 430                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 431                                 adv |= PHY_M_AN_100_FD;
 432                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 433                                 adv |= PHY_M_AN_100_HD;
 434                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 435                                 adv |= PHY_M_AN_10_FD;
 436                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 437                                 adv |= PHY_M_AN_10_HD;
 438
 439                 } else {        /* special defines for FIBER (88E1040S only) */
 440                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 441                                 adv |= PHY_M_AN_1000X_AFD;
 442                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 443                                 adv |= PHY_M_AN_1000X_AHD;
 444                 }
 445
 446                 /* Restart Auto-negotiation */
 447                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 448         } else {
 449                 /* forced speed/duplex settings */
 450                 ct1000 = PHY_M_1000C_MSE;
 451
 452                 /* Disable auto update for duplex flow control and duplex */
 453                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 454
 455                 switch (sky2->speed) {
 456                 case SPEED_1000:
 457                         ctrl |= PHY_CT_SP1000;
 458                         reg |= GM_GPCR_SPEED_1000;
 459                         break;
 460                 case SPEED_100:
 461                         ctrl |= PHY_CT_SP100;
 462                         reg |= GM_GPCR_SPEED_100;
 463                         break;
 464                 }
 465
 466                 if (sky2->duplex == DUPLEX_FULL) {
 467                         reg |= GM_GPCR_DUP_FULL;
 468                         ctrl |= PHY_CT_DUP_MD;
 469                 } else if (sky2->speed < SPEED_1000)
 470                         sky2->flow_mode = FC_NONE;
 471         }
 472
 473         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 474                 if (sky2_is_copper(hw))
 475                         adv |= copper_fc_adv[sky2->flow_mode];
 476                 else
 477                         adv |= fiber_fc_adv[sky2->flow_mode];
 478         } else {
 479                 reg |= GM_GPCR_AU_FCT_DIS;
 480                 reg |= gm_fc_disable[sky2->flow_mode];
 481
 482                 /* Forward pause packets to GMAC? */
 483                 if (sky2->flow_mode & FC_RX)
 484                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 485                 else
 486                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 487         }
 488
 489         gma_write16(hw, port, GM_GP_CTRL, reg);
 490
 491         if (hw->flags & SKY2_HW_GIGABIT)
 492                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 493
 494         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 495         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 496
 497         /* Setup Phy LED's */
 498         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 499         ledover = 0;
 500
 501         switch (hw->chip_id) {
 502         case CHIP_ID_YUKON_FE:
 503                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 504                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 505
 506                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 507
 508                 /* delete ACT LED control bits */
 509                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 510                 /* change ACT LED control to blink mode */
 511                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 512                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 513                 break;
 514
 515         case CHIP_ID_YUKON_FE_P:
 516                 /* Enable Link Partner Next Page */
 517                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 518                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 519
 520                 /* disable Energy Detect and enable scrambler */
 521                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 522                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 523
 524                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 525                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 526                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 527                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 528
 529                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 530                 break;
 531
 532         case CHIP_ID_YUKON_XL:
 533                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 534
 535                 /* select page 3 to access LED control register */
 536                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 537
 538                 /* set LED Function Control register */
 539                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 540                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 541                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 542                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 543                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 544
 545                 /* set Polarity Control register */
 546                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 547                              (PHY_M_POLC_LS1_P_MIX(4) |
 548                               PHY_M_POLC_IS0_P_MIX(4) |
 549                               PHY_M_POLC_LOS_CTRL(2) |
 550                               PHY_M_POLC_INIT_CTRL(2) |
 551                               PHY_M_POLC_STA1_CTRL(2) |
 552                               PHY_M_POLC_STA0_CTRL(2)));
 553
 554                 /* restore page register */
 555                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 556                 break;
 557
 558         case CHIP_ID_YUKON_EC_U:
 559         case CHIP_ID_YUKON_EX:
 560         case CHIP_ID_YUKON_SUPR:
 561                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 562
 563                 /* select page 3 to access LED control register */
 564                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 565
 566                 /* set LED Function Control register */
 567                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 568                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 569                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 570                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 571                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 572
 573                 /* set Blink Rate in LED Timer Control Register */
 574                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 575                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 576                 /* restore page register */
 577                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 578                 break;
 579
 580         default:
 581                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 582                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 583
 584                 /* turn off the Rx LED (LED_RX) */
 585                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 586         }
 587
 588         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 589                 /* apply fixes in PHY AFE */
 590                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 591
 592                 /* increase differential signal amplitude in 10BASE-T */
 593                 gm_phy_write(hw, port, 0x18, 0xaa99);
 594                 gm_phy_write(hw, port, 0x17, 0x2011);
 595
 596                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 597                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 598                         gm_phy_write(hw, port, 0x18, 0xa204);
 599                         gm_phy_write(hw, port, 0x17, 0x2002);
 600                 }
 601
 602                 /* set page register to 0 */
 603                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 604         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 605                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 606                 /* apply workaround for integrated resistors calibration */
 607                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 608                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 609         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 610                 /* apply fixes in PHY AFE */
 611                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 612
 613                 /* apply RDAC termination workaround */
 614                 gm_phy_write(hw, port, 24, 0x2800);
 615                 gm_phy_write(hw, port, 23, 0x2001);
 616
 617                 /* set page register back to 0 */
 618                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 619         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 620                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 621                 /* no effect on Yukon-XL */
 622                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 623
 624                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 625                     sky2->speed == SPEED_100) {
 626                         /* turn on 100 Mbps LED (LED_LINK100) */
 627                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 628                 }
 629
 630                 if (ledover)
 631                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 632
 633         }
 634
 635         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 636         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 637                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 638         else
 639                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 640 }
 641
 642 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 643 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 644
 645 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 646 {
 647         u32 reg1;
 648
 649         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 650         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 651         reg1 &= ~phy_power[port];
 652
 653         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 654                 reg1 |= coma_mode[port];
 655
 656         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 657         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 658         sky2_pci_read32(hw, PCI_DEV_REG1);
 659
 660         if (hw->chip_id == CHIP_ID_YUKON_FE)
 661                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 662         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 663                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 664 }
 665
 666 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 667 {
 668         u32 reg1;
 669         u16 ctrl;
 670
 671         /* release GPHY Control reset */
 672         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 673
 674         /* release GMAC reset */
 675         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 676
 677         if (hw->flags & SKY2_HW_NEWER_PHY) {
 678                 /* select page 2 to access MAC control register */
 679                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 680
 681                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 682                 /* allow GMII Power Down */
 683                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 684                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 685
 686                 /* set page register back to 0 */
 687                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 688         }
 689
 690         /* setup General Purpose Control Register */
 691         gma_write16(hw, port, GM_GP_CTRL,
 692                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 693                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 694                     GM_GPCR_AU_SPD_DIS);
 695
 696         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 697                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 698                         /* select page 2 to access MAC control register */
 699                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 700
 701                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 702                         /* enable Power Down */
 703                         ctrl |= PHY_M_PC_POW_D_ENA;
 704                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 705
 706                         /* set page register back to 0 */
 707                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 708                 }
 709
 710                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 711                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 712         }
 713
 714         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 715         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 716         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 717         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 718         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 719 }
 720
 721 /* Force a renegotiation */
 722 static void sky2_phy_reinit(struct sky2_port *sky2)
 723 {
 724         spin_lock_bh(&sky2->phy_lock);
 725         sky2_phy_init(sky2->hw, sky2->port);
 726         spin_unlock_bh(&sky2->phy_lock);
 727 }
 728
 729 /* Put device in state to listen for Wake On Lan */
 730 static void sky2_wol_init(struct sky2_port *sky2)
 731 {
 732         struct sky2_hw *hw = sky2->hw;
 733         unsigned port = sky2->port;
 734         enum flow_control save_mode;
 735         u16 ctrl;
 736
 737         /* Bring hardware out of reset */
 738         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 739         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 740
 741         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 742         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 743
 744         /* Force to 10/100
 745          * sky2_reset will re-enable on resume
 746          */
 747         save_mode = sky2->flow_mode;
 748         ctrl = sky2->advertising;
 749
 750         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 751         sky2->flow_mode = FC_NONE;
 752
 753         spin_lock_bh(&sky2->phy_lock);
 754         sky2_phy_power_up(hw, port);
 755         sky2_phy_init(hw, port);
 756         spin_unlock_bh(&sky2->phy_lock);
 757
 758         sky2->flow_mode = save_mode;
 759         sky2->advertising = ctrl;
 760
 761         /* Set GMAC to no flow control and auto update for speed/duplex */
 762         gma_write16(hw, port, GM_GP_CTRL,
 763                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 764                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 765
 766         /* Set WOL address */
 767         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 768                     sky2->netdev->dev_addr, ETH_ALEN);
 769
 770         /* Turn on appropriate WOL control bits */
 771         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 772         ctrl = 0;
 773         if (sky2->wol & WAKE_PHY)
 774                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 775         else
 776                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 777
 778         if (sky2->wol & WAKE_MAGIC)
 779                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 780         else
 781                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 782
 783         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 784         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 785
 786         /* Disable PiG firmware */
 787         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 788
 789         /* block receiver */
 790         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 791 }
 792
 793 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 794 {
 795         struct net_device *dev = hw->dev[port];
 796
 797         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 798               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 799              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 800                 /* Yukon-Extreme B0 and further Extreme devices */
 801                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 802         } else if (dev->mtu > ETH_DATA_LEN) {
 803                 /* set Tx GMAC FIFO Almost Empty Threshold */
 804                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 805                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 806
 807                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 808         } else
 809                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 810 }
 811
 812 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 813 {
 814         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 815         u16 reg;
 816         u32 rx_reg;
 817         int i;
 818         const u8 *addr = hw->dev[port]->dev_addr;
 819
 820         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 821         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 822
 823         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 824
 825         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 826                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 827                 /* clear GMAC 1 Control reset */
 828                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 829                 do {
 830                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 831                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 832                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 833                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 834                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 835         }
 836
 837         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 838
 839         /* Enable Transmit FIFO Underrun */
 840         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 841
 842         spin_lock_bh(&sky2->phy_lock);
 843         sky2_phy_power_up(hw, port);
 844         sky2_phy_init(hw, port);
 845         spin_unlock_bh(&sky2->phy_lock);
 846
 847         /* MIB clear */
 848         reg = gma_read16(hw, port, GM_PHY_ADDR);
 849         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 850
 851         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 852                 gma_read16(hw, port, i);
 853         gma_write16(hw, port, GM_PHY_ADDR, reg);
 854
 855         /* transmit control */
 856         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 857
 858         /* receive control reg: unicast + multicast + no FCS  */
 859         gma_write16(hw, port, GM_RX_CTRL,
 860                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 861
 862         /* transmit flow control */
 863         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 864
 865         /* transmit parameter */
 866         gma_write16(hw, port, GM_TX_PARAM,
 867                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 868                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 869                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 870                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 871
 872         /* serial mode register */
 873         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 874                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 875
 876         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 877                 reg |= GM_SMOD_JUMBO_ENA;
 878
 879         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 880
 881         /* virtual address for data */
 882         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 883
 884         /* physical address: used for pause frames */
 885         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 886
 887         /* ignore counter overflows */
 888         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 889         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 890         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 891
 892         /* Configure Rx MAC FIFO */
 893         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 894         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 895         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 896             hw->chip_id == CHIP_ID_YUKON_FE_P)
 897                 rx_reg |= GMF_RX_OVER_ON;
 898
 899         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 900
 901         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 902                 /* Hardware errata - clear flush mask */
 903                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 904         } else {
 905                 /* Flush Rx MAC FIFO on any flow control or error */
 906                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 907         }
 908
 909         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 910         reg = RX_GMF_FL_THR_DEF + 1;
 911         /* Another magic mystery workaround from sk98lin */
 912         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 913             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 914                 reg = 0x178;
 915         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 916
 917         /* Configure Tx MAC FIFO */
 918         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 919         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 920
 921         /* On chips without ram buffer, pause is controled by MAC level */
 922         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 923                 /* Pause threshold is scaled by 8 in bytes */
 924                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 925                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 926                         reg = 1568 / 8;
 927                 else
 928                         reg = 1024 / 8;
 929                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 930                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 931
 932                 sky2_set_tx_stfwd(hw, port);
 933         }
 934
 935         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 936             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 937                 /* disable dynamic watermark */
 938                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 939                 reg &= ~TX_DYN_WM_ENA;
 940                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 941         }
 942 }
 943
 944 /* Assign Ram Buffer allocation to queue */
 945 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 946 {
 947         u32 end;
 948
 949         /* convert from K bytes to qwords used for hw register */
 950         start *= 1024/8;
 951         space *= 1024/8;
 952         end = start + space - 1;
 953
 954         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 955         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 956         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 957         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 958         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 959
 960         if (q == Q_R1 || q == Q_R2) {
 961                 u32 tp = space - space/4;
 962
 963                 /* On receive queue's set the thresholds
 964                  * give receiver priority when > 3/4 full
 965                  * send pause when down to 2K
 966                  */
 967                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 968                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 969
 970                 tp = space - 2048/8;
 971                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 972                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 973         } else {
 974                 /* Enable store & forward on Tx queue's because
 975                  * Tx FIFO is only 1K on Yukon
 976                  */
 977                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 978         }
 979
 980         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 981         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 982 }
 983
 984 /* Setup Bus Memory Interface */
 985 static void sky2_qset(struct sky2_hw *hw, u16 q)
 986 {
 987         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 988         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 989         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 990         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 991 }
 992
 993 /* Setup prefetch unit registers. This is the interface between
 994  * hardware and driver list elements
 995  */
 996 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 997                                dma_addr_t addr, u32 last)
 998 {
 999         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1000         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1001         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1002         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1003         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1004         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1005
1006         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1007 }
1008
1009 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1010 {
1011         struct sky2_tx_le *le = sky2->tx_le + *slot;
1012
1013         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1014         le->ctrl = 0;
1015         return le;
1016 }
1017
1018 static void tx_init(struct sky2_port *sky2)
1019 {
1020         struct sky2_tx_le *le;
1021
1022         sky2->tx_prod = sky2->tx_cons = 0;
1023         sky2->tx_tcpsum = 0;
1024         sky2->tx_last_mss = 0;
1025
1026         le = get_tx_le(sky2, &sky2->tx_prod);
1027         le->addr = 0;
1028         le->opcode = OP_ADDR64 | HW_OWNER;
1029         sky2->tx_last_upper = 0;
1030 }
1031
1032 /* Update chip's next pointer */
1033 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1034 {
1035         /* Make sure write' to descriptors are complete before we tell hardware */
1036         wmb();
1037         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1038
1039         /* Synchronize I/O on since next processor may write to tail */
1040         mmiowb();
1041 }
1042
1043
1044 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1045 {
1046         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1047         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1048         le->ctrl = 0;
1049         return le;
1050 }
1051
1052 static unsigned sky2_get_rx_threshold(struct sky2_port* sky2)
1053 {
1054         unsigned size;
1055
1056         /* Space needed for frame data + headers rounded up */
1057         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1058
1059         /* Stopping point for hardware truncation */
1060         return (size - 8) / sizeof(u32);
1061 }
1062
1063 static unsigned sky2_get_rx_data_size(struct sky2_port* sky2)
1064 {
1065         struct rx_ring_info *re;
1066         unsigned size;
1067
1068         /* Space needed for frame data + headers rounded up */
1069         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1070
1071         sky2->rx_nfrags = size >> PAGE_SHIFT;
1072         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1073
1074         /* Compute residue after pages */
1075         size -= sky2->rx_nfrags << PAGE_SHIFT;
1076
1077         /* Optimize to handle small packets and headers */
1078         if (size < copybreak)
1079                 size = copybreak;
1080         if (size < ETH_HLEN)
1081                 size = ETH_HLEN;
1082
1083         return size;
1084 }
1085
1086 /* Build description to hardware for one receive segment */
1087 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1088                         dma_addr_t map, unsigned len)
1089 {
1090         struct sky2_rx_le *le;
1091
1092         if (sizeof(dma_addr_t) > sizeof(u32)) {
1093                 le = sky2_next_rx(sky2);
1094                 le->addr = cpu_to_le32(upper_32_bits(map));
1095                 le->opcode = OP_ADDR64 | HW_OWNER;
1096         }
1097
1098         le = sky2_next_rx(sky2);
1099         le->addr = cpu_to_le32(lower_32_bits(map));
1100         le->length = cpu_to_le16(len);
1101         le->opcode = op | HW_OWNER;
1102 }
1103
1104 /* Build description to hardware for one possibly fragmented skb */
1105 static void sky2_rx_submit(struct sky2_port *sky2,
1106                            const struct rx_ring_info *re)
1107 {
1108         int i;
1109
1110         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1111
1112         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1113                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1114 }
1115
1116
1117 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1118                             unsigned size)
1119 {
1120         struct sk_buff *skb = re->skb;
1121         int i;
1122
1123         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1124         if (pci_dma_mapping_error(pdev, re->data_addr))
1125                 goto mapping_error;
1126
1127         pci_unmap_len_set(re, data_size, size);
1128
1129         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1130                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1131
1132                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1133                                                 frag->page_offset,
1134                                                 frag->size,
1135                                                 PCI_DMA_FROMDEVICE);
1136
1137                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1138                         goto map_page_error;
1139         }
1140         return 0;
1141
1142 map_page_error:
1143         while (--i >= 0) {
1144                 pci_unmap_page(pdev, re->frag_addr[i],
1145                                skb_shinfo(skb)->frags[i].size,
1146                                PCI_DMA_FROMDEVICE);
1147         }
1148
1149         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1150                          PCI_DMA_FROMDEVICE);
1151
1152 mapping_error:
1153         if (net_ratelimit())
1154                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1155                          skb->dev->name);
1156         return -EIO;
1157 }
1158
1159 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1160 {
1161         struct sk_buff *skb = re->skb;
1162         int i;
1163
1164         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1165                          PCI_DMA_FROMDEVICE);
1166
1167         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1168                 pci_unmap_page(pdev, re->frag_addr[i],
1169                                skb_shinfo(skb)->frags[i].size,
1170                                PCI_DMA_FROMDEVICE);
1171 }
1172
1173 /* Tell chip where to start receive checksum.
1174  * Actually has two checksums, but set both same to avoid possible byte
1175  * order problems.
1176  */
1177 static void rx_set_checksum(struct sky2_port *sky2)
1178 {
1179         struct sky2_rx_le *le = sky2_next_rx(sky2);
1180
1181         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1182         le->ctrl = 0;
1183         le->opcode = OP_TCPSTART | HW_OWNER;
1184
1185         sky2_write32(sky2->hw,
1186                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1187                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1188                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1189 }
1190
1191 /*
1192  * The RX Stop command will not work for Yukon-2 if the BMU does not
1193  * reach the end of packet and since we can't make sure that we have
1194  * incoming data, we must reset the BMU while it is not doing a DMA
1195  * transfer. Since it is possible that the RX path is still active,
1196  * the RX RAM buffer will be stopped first, so any possible incoming
1197  * data will not trigger a DMA. After the RAM buffer is stopped, the
1198  * BMU is polled until any DMA in progress is ended and only then it
1199  * will be reset.
1200  */
1201 static void sky2_rx_stop(struct sky2_port *sky2)
1202 {
1203         struct sky2_hw *hw = sky2->hw;
1204         unsigned rxq = rxqaddr[sky2->port];
1205         int i;
1206
1207         /* disable the RAM Buffer receive queue */
1208         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1209
1210         for (i = 0; i < 0xffff; i++)
1211                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1212                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1213                         goto stopped;
1214
1215         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1216                sky2->netdev->name);
1217 stopped:
1218         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1219
1220         /* reset the Rx prefetch unit */
1221         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1222         mmiowb();
1223 }
1224
1225 /* Clean out receive buffer area, assumes receiver hardware stopped */
1226 static void sky2_rx_clean(struct sky2_port *sky2)
1227 {
1228         unsigned i;
1229
1230         memset(sky2->rx_le, 0, RX_LE_BYTES);
1231         for (i = 0; i < sky2->rx_pending; i++) {
1232                 struct rx_ring_info *re = sky2->rx_ring + i;
1233
1234                 if (re->skb) {
1235                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1236                         kfree_skb(re->skb);
1237                         re->skb = NULL;
1238                 }
1239         }
1240 }
1241
1242 /* Basic MII support */
1243 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1244 {
1245         struct mii_ioctl_data *data = if_mii(ifr);
1246         struct sky2_port *sky2 = netdev_priv(dev);
1247         struct sky2_hw *hw = sky2->hw;
1248         int err = -EOPNOTSUPP;
1249
1250         if (!netif_running(dev))
1251                 return -ENODEV; /* Phy still in reset */
1252
1253         switch (cmd) {
1254         case SIOCGMIIPHY:
1255                 data->phy_id = PHY_ADDR_MARV;
1256
1257                 /* fallthru */
1258         case SIOCGMIIREG: {
1259                 u16 val = 0;
1260
1261                 spin_lock_bh(&sky2->phy_lock);
1262                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1263                 spin_unlock_bh(&sky2->phy_lock);
1264
1265                 data->val_out = val;
1266                 break;
1267         }
1268
1269         case SIOCSMIIREG:
1270                 spin_lock_bh(&sky2->phy_lock);
1271                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1272                                    data->val_in);
1273                 spin_unlock_bh(&sky2->phy_lock);
1274                 break;
1275         }
1276         return err;
1277 }
1278
1279 #ifdef SKY2_VLAN_TAG_USED
1280 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1281 {
1282         if (onoff) {
1283                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1284                              RX_VLAN_STRIP_ON);
1285                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1286                              TX_VLAN_TAG_ON);
1287         } else {
1288                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1289                              RX_VLAN_STRIP_OFF);
1290                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1291                              TX_VLAN_TAG_OFF);
1292         }
1293 }
1294
1295 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1296 {
1297         struct sky2_port *sky2 = netdev_priv(dev);
1298         struct sky2_hw *hw = sky2->hw;
1299         u16 port = sky2->port;
1300
1301         netif_tx_lock_bh(dev);
1302         napi_disable(&hw->napi);
1303
1304         sky2->vlgrp = grp;
1305         sky2_set_vlan_mode(hw, port, grp != NULL);
1306
1307         sky2_read32(hw, B0_Y2_SP_LISR);
1308         napi_enable(&hw->napi);
1309         netif_tx_unlock_bh(dev);
1310 }
1311 #endif
1312
1313 /* Amount of required worst case padding in rx buffer */
1314 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1315 {
1316         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1317 }
1318
1319 /*
1320  * Allocate an skb for receiving. If the MTU is large enough
1321  * make the skb non-linear with a fragment list of pages.
1322  */
1323 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1324 {
1325         struct sk_buff *skb;
1326         int i;
1327
1328         skb = netdev_alloc_skb(sky2->netdev,
1329                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1330         if (!skb)
1331                 goto nomem;
1332
1333         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1334                 unsigned char *start;
1335                 /*
1336                  * Workaround for a bug in FIFO that cause hang
1337                  * if the FIFO if the receive buffer is not 64 byte aligned.
1338                  * The buffer returned from netdev_alloc_skb is
1339                  * aligned except if slab debugging is enabled.
1340                  */
1341                 start = PTR_ALIGN(skb->data, 8);
1342                 skb_reserve(skb, start - skb->data);
1343         } else
1344                 skb_reserve(skb, NET_IP_ALIGN);
1345
1346         for (i = 0; i < sky2->rx_nfrags; i++) {
1347                 struct page *page = alloc_page(GFP_ATOMIC);
1348
1349                 if (!page)
1350                         goto free_partial;
1351                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1352         }
1353
1354         return skb;
1355 free_partial:
1356         kfree_skb(skb);
1357 nomem:
1358         return NULL;
1359 }
1360
1361 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1362 {
1363         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1364 }
1365
1366 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1367 {
1368         struct sky2_hw *hw = sky2->hw;
1369         unsigned i;
1370
1371         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1372
1373         /* Fill Rx ring */
1374         for (i = 0; i < sky2->rx_pending; i++) {
1375                 struct rx_ring_info *re = sky2->rx_ring + i;
1376
1377                 re->skb = sky2_rx_alloc(sky2);
1378                 if (!re->skb)
1379                         return -ENOMEM;
1380
1381                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1382                         dev_kfree_skb(re->skb);
1383                         re->skb = NULL;
1384                         return -ENOMEM;
1385                 }
1386         }
1387         return 0;
1388 }
1389
1390 /*
1391  * Setup receiver buffer pool.
1392  * Normal case this ends up creating one list element for skb
1393  * in the receive ring. Worst case if using large MTU and each
1394  * allocation falls on a different 64 bit region, that results
1395  * in 6 list elements per ring entry.
1396  * One element is used for checksum enable/disable, and one
1397  * extra to avoid wrap.
1398  */
1399 static void sky2_rx_start(struct sky2_port *sky2)
1400 {
1401         struct sky2_hw *hw = sky2->hw;
1402         struct rx_ring_info *re;
1403         unsigned rxq = rxqaddr[sky2->port];
1404         unsigned i, thresh;
1405
1406         sky2->rx_put = sky2->rx_next = 0;
1407         sky2_qset(hw, rxq);
1408
1409         /* On PCI express lowering the watermark gives better performance */
1410         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1411                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1412
1413         /* These chips have no ram buffer?
1414          * MAC Rx RAM Read is controlled by hardware */
1415         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1416             (hw->chip_rev == CHIP_REV_YU_EC_U_A1 ||
1417              hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1418                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1419
1420         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1421
1422         if (!(hw->flags & SKY2_HW_NEW_LE))
1423                 rx_set_checksum(sky2);
1424
1425         /* submit Rx ring */
1426         for (i = 0; i < sky2->rx_pending; i++) {
1427                 re = sky2->rx_ring + i;
1428                 sky2_rx_submit(sky2, re);
1429         }
1430
1431         /*
1432          * The receiver hangs if it receives frames larger than the
1433          * packet buffer. As a workaround, truncate oversize frames, but
1434          * the register is limited to 9 bits, so if you do frames > 2052
1435          * you better get the MTU right!
1436          */
1437         thresh = sky2_get_rx_threshold(sky2);
1438         if (thresh > 0x1ff)
1439                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1440         else {
1441                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1442                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1443         }
1444
1445         /* Tell chip about available buffers */
1446         sky2_rx_update(sky2, rxq);
1447
1448         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1449             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1450                 /*
1451                  * Disable flushing of non ASF packets;
1452                  * must be done after initializing the BMUs;
1453                  * drivers without ASF support should do this too, otherwise
1454                  * it may happen that they cannot run on ASF devices;
1455                  * remember that the MAC FIFO isn't reset during initialization.
1456                  */
1457                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1458         }
1459
1460         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1461                 /* Enable RX Home Address & Routing Header checksum fix */
1462                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1463                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1464
1465                 /* Enable TX Home Address & Routing Header checksum fix */
1466                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1467                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1468         }
1469 }
1470
1471 static int sky2_alloc_buffers(struct sky2_port *sky2)
1472 {
1473         struct sky2_hw *hw = sky2->hw;
1474
1475         /* must be power of 2 */
1476         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1477                                            sky2->tx_ring_size *
1478                                            sizeof(struct sky2_tx_le),
1479                                            &sky2->tx_le_map);
1480         if (!sky2->tx_le)
1481                 goto nomem;
1482
1483         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1484                                 GFP_KERNEL);
1485         if (!sky2->tx_ring)
1486                 goto nomem;
1487
1488         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1489                                            &sky2->rx_le_map);
1490         if (!sky2->rx_le)
1491                 goto nomem;
1492         memset(sky2->rx_le, 0, RX_LE_BYTES);
1493
1494         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1495                                 GFP_KERNEL);
1496         if (!sky2->rx_ring)
1497                 goto nomem;
1498
1499         return sky2_alloc_rx_skbs(sky2);
1500 nomem:
1501         return -ENOMEM;
1502 }
1503
1504 static void sky2_free_buffers(struct sky2_port *sky2)
1505 {
1506         struct sky2_hw *hw = sky2->hw;
1507
1508         sky2_rx_clean(sky2);
1509
1510         if (sky2->rx_le) {
1511                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1512                                     sky2->rx_le, sky2->rx_le_map);
1513                 sky2->rx_le = NULL;
1514         }
1515         if (sky2->tx_le) {
1516                 pci_free_consistent(hw->pdev,
1517                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1518                                     sky2->tx_le, sky2->tx_le_map);
1519                 sky2->tx_le = NULL;
1520         }
1521         kfree(sky2->tx_ring);
1522         kfree(sky2->rx_ring);
1523
1524         sky2->tx_ring = NULL;
1525         sky2->rx_ring = NULL;
1526 }
1527
1528 static void sky2_hw_up(struct sky2_port *sky2)
1529 {
1530         struct sky2_hw *hw = sky2->hw;
1531         unsigned port = sky2->port;
1532         u32 ramsize;
1533         int cap;
1534         struct net_device *otherdev = hw->dev[sky2->port^1];
1535
1536         tx_init(sky2);
1537
1538         /*
1539          * On dual port PCI-X card, there is an problem where status
1540          * can be received out of order due to split transactions
1541          */
1542         if (otherdev && netif_running(otherdev) &&
1543             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1544                 u16 cmd;
1545
1546                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1547                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1548                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1549         }
1550
1551         sky2_mac_init(hw, port);
1552
1553         /* Register is number of 4K blocks on internal RAM buffer. */
1554         ramsize = sky2_read8(hw, B2_E_0) * 4;
1555         if (ramsize > 0) {
1556                 u32 rxspace;
1557
1558                 pr_debug(PFX "%s: ram buffer %dK\n", sky2->netdev->name, ramsize);
1559                 if (ramsize < 16)
1560                         rxspace = ramsize / 2;
1561                 else
1562                         rxspace = 8 + (2*(ramsize - 16))/3;
1563
1564                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1565                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1566
1567                 /* Make sure SyncQ is disabled */
1568                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1569                             RB_RST_SET);
1570         }
1571
1572         sky2_qset(hw, txqaddr[port]);
1573
1574         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1575         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1576                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1577
1578         /* Set almost empty threshold */
1579         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1580             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1581                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1582
1583         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1584                            sky2->tx_ring_size - 1);
1585
1586 #ifdef SKY2_VLAN_TAG_USED
1587         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1588 #endif
1589
1590         sky2_rx_start(sky2);
1591 }
1592
1593 /* Bring up network interface. */
1594 static int sky2_up(struct net_device *dev)
1595 {
1596         struct sky2_port *sky2 = netdev_priv(dev);
1597         struct sky2_hw *hw = sky2->hw;
1598         unsigned port = sky2->port;
1599         u32 imask;
1600         int err;
1601
1602         netif_carrier_off(dev);
1603
1604         err = sky2_alloc_buffers(sky2);
1605         if (err)
1606                 goto err_out;
1607
1608         sky2_hw_up(sky2);
1609
1610         /* Enable interrupts from phy/mac for port */
1611         imask = sky2_read32(hw, B0_IMSK);
1612         imask |= portirq_msk[port];
1613         sky2_write32(hw, B0_IMSK, imask);
1614         sky2_read32(hw, B0_IMSK);
1615
1616         if (netif_msg_ifup(sky2))
1617                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1618
1619         return 0;
1620
1621 err_out:
1622         sky2_free_buffers(sky2);
1623         return err;
1624 }
1625
1626 /* Modular subtraction in ring */
1627 static inline int tx_inuse(const struct sky2_port *sky2)
1628 {
1629         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1630 }
1631
1632 /* Number of list elements available for next tx */
1633 static inline int tx_avail(const struct sky2_port *sky2)
1634 {
1635         return sky2->tx_pending - tx_inuse(sky2);
1636 }
1637
1638 /* Estimate of number of transmit list elements required */
1639 static unsigned tx_le_req(const struct sk_buff *skb)
1640 {
1641         unsigned count;
1642
1643         count = (skb_shinfo(skb)->nr_frags + 1)
1644                 * (sizeof(dma_addr_t) / sizeof(u32));
1645
1646         if (skb_is_gso(skb))
1647                 ++count;
1648         else if (sizeof(dma_addr_t) == sizeof(u32))
1649                 ++count;        /* possible vlan */
1650
1651         if (skb->ip_summed == CHECKSUM_PARTIAL)
1652                 ++count;
1653
1654         return count;
1655 }
1656
1657 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1658 {
1659         if (re->flags & TX_MAP_SINGLE)
1660                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1661                                  pci_unmap_len(re, maplen),
1662                                  PCI_DMA_TODEVICE);
1663         else if (re->flags & TX_MAP_PAGE)
1664                 pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1665                                pci_unmap_len(re, maplen),
1666                                PCI_DMA_TODEVICE);
1667         re->flags = 0;
1668 }
1669
1670 /*
1671  * Put one packet in ring for transmit.
1672  * A single packet can generate multiple list elements, and
1673  * the number of ring elements will probably be less than the number
1674  * of list elements used.
1675  */
1676 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1677                                    struct net_device *dev)
1678 {
1679         struct sky2_port *sky2 = netdev_priv(dev);
1680         struct sky2_hw *hw = sky2->hw;
1681         struct sky2_tx_le *le = NULL;
1682         struct tx_ring_info *re;
1683         unsigned i, len;
1684         dma_addr_t mapping;
1685         u32 upper;
1686         u16 slot;
1687         u16 mss;
1688         u8 ctrl;
1689
1690         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1691                 return NETDEV_TX_BUSY;
1692
1693         len = skb_headlen(skb);
1694         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1695
1696         if (pci_dma_mapping_error(hw->pdev, mapping))
1697                 goto mapping_error;
1698
1699         slot = sky2->tx_prod;
1700         if (unlikely(netif_msg_tx_queued(sky2)))
1701                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1702                        dev->name, slot, skb->len);
1703
1704         /* Send high bits if needed */
1705         upper = upper_32_bits(mapping);
1706         if (upper != sky2->tx_last_upper) {
1707                 le = get_tx_le(sky2, &slot);
1708                 le->addr = cpu_to_le32(upper);
1709                 sky2->tx_last_upper = upper;
1710                 le->opcode = OP_ADDR64 | HW_OWNER;
1711         }
1712
1713         /* Check for TCP Segmentation Offload */
1714         mss = skb_shinfo(skb)->gso_size;
1715         if (mss != 0) {
1716
1717                 if (!(hw->flags & SKY2_HW_NEW_LE))
1718                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1719
1720                 if (mss != sky2->tx_last_mss) {
1721                         le = get_tx_le(sky2, &slot);
1722                         le->addr = cpu_to_le32(mss);
1723
1724                         if (hw->flags & SKY2_HW_NEW_LE)
1725                                 le->opcode = OP_MSS | HW_OWNER;
1726                         else
1727                                 le->opcode = OP_LRGLEN | HW_OWNER;
1728                         sky2->tx_last_mss = mss;
1729                 }
1730         }
1731
1732         ctrl = 0;
1733 #ifdef SKY2_VLAN_TAG_USED
1734         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1735         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1736                 if (!le) {
1737                         le = get_tx_le(sky2, &slot);
1738                         le->addr = 0;
1739                         le->opcode = OP_VLAN|HW_OWNER;
1740                 } else
1741                         le->opcode |= OP_VLAN;
1742                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1743                 ctrl |= INS_VLAN;
1744         }
1745 #endif
1746
1747         /* Handle TCP checksum offload */
1748         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1749                 /* On Yukon EX (some versions) encoding change. */
1750                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1751                         ctrl |= CALSUM; /* auto checksum */
1752                 else {
1753                         const unsigned offset = skb_transport_offset(skb);
1754                         u32 tcpsum;
1755
1756                         tcpsum = offset << 16;                  /* sum start */
1757                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1758
1759                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1760                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1761                                 ctrl |= UDPTCP;
1762
1763                         if (tcpsum != sky2->tx_tcpsum) {
1764                                 sky2->tx_tcpsum = tcpsum;
1765
1766                                 le = get_tx_le(sky2, &slot);
1767                                 le->addr = cpu_to_le32(tcpsum);
1768                                 le->length = 0; /* initial checksum value */
1769                                 le->ctrl = 1;   /* one packet */
1770                                 le->opcode = OP_TCPLISW | HW_OWNER;
1771                         }
1772                 }
1773         }
1774
1775         re = sky2->tx_ring + slot;
1776         re->flags = TX_MAP_SINGLE;
1777         pci_unmap_addr_set(re, mapaddr, mapping);
1778         pci_unmap_len_set(re, maplen, len);
1779
1780         le = get_tx_le(sky2, &slot);
1781         le->addr = cpu_to_le32(lower_32_bits(mapping));
1782         le->length = cpu_to_le16(len);
1783         le->ctrl = ctrl;
1784         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1785
1786
1787         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1788                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1789
1790                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1791                                        frag->size, PCI_DMA_TODEVICE);
1792
1793                 if (pci_dma_mapping_error(hw->pdev, mapping))
1794                         goto mapping_unwind;
1795
1796                 upper = upper_32_bits(mapping);
1797                 if (upper != sky2->tx_last_upper) {
1798                         le = get_tx_le(sky2, &slot);
1799                         le->addr = cpu_to_le32(upper);
1800                         sky2->tx_last_upper = upper;
1801                         le->opcode = OP_ADDR64 | HW_OWNER;
1802                 }
1803
1804                 re = sky2->tx_ring + slot;
1805                 re->flags = TX_MAP_PAGE;
1806                 pci_unmap_addr_set(re, mapaddr, mapping);
1807                 pci_unmap_len_set(re, maplen, frag->size);
1808
1809                 le = get_tx_le(sky2, &slot);
1810                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1811                 le->length = cpu_to_le16(frag->size);
1812                 le->ctrl = ctrl;
1813                 le->opcode = OP_BUFFER | HW_OWNER;
1814         }
1815
1816         re->skb = skb;
1817         le->ctrl |= EOP;
1818
1819         sky2->tx_prod = slot;
1820
1821         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1822                 netif_stop_queue(dev);
1823
1824         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1825
1826         return NETDEV_TX_OK;
1827
1828 mapping_unwind:
1829         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1830                 re = sky2->tx_ring + i;
1831
1832                 sky2_tx_unmap(hw->pdev, re);
1833         }
1834
1835 mapping_error:
1836         if (net_ratelimit())
1837                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1838         dev_kfree_skb(skb);
1839         return NETDEV_TX_OK;
1840 }
1841
1842 /*
1843  * Free ring elements from starting at tx_cons until "done"
1844  *
1845  * NB:
1846  *  1. The hardware will tell us about partial completion of multi-part
1847  *     buffers so make sure not to free skb to early.
1848  *  2. This may run in parallel start_xmit because the it only
1849  *     looks at the tail of the queue of FIFO (tx_cons), not
1850  *     the head (tx_prod)
1851  */
1852 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1853 {
1854         struct net_device *dev = sky2->netdev;
1855         unsigned idx;
1856
1857         BUG_ON(done >= sky2->tx_ring_size);
1858
1859         for (idx = sky2->tx_cons; idx != done;
1860              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1861                 struct tx_ring_info *re = sky2->tx_ring + idx;
1862                 struct sk_buff *skb = re->skb;
1863
1864                 sky2_tx_unmap(sky2->hw->pdev, re);
1865
1866                 if (skb) {
1867                         if (unlikely(netif_msg_tx_done(sky2)))
1868                                 printk(KERN_DEBUG "%s: tx done %u\n",
1869                                        dev->name, idx);
1870
1871                         dev->stats.tx_packets++;
1872                         dev->stats.tx_bytes += skb->len;
1873
1874                         re->skb = NULL;
1875                         dev_kfree_skb_any(skb);
1876
1877                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1878                 }
1879         }
1880
1881         sky2->tx_cons = idx;
1882         smp_mb();
1883
1884         /* Wake unless it's detached, and called e.g. from sky2_down() */
1885         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4 && netif_device_present(dev))
1886                 netif_wake_queue(dev);
1887 }
1888
1889 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1890 {
1891         /* Disable Force Sync bit and Enable Alloc bit */
1892         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1893                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1894
1895         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1896         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1897         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1898
1899         /* Reset the PCI FIFO of the async Tx queue */
1900         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1901                      BMU_RST_SET | BMU_FIFO_RST);
1902
1903         /* Reset the Tx prefetch units */
1904         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1905                      PREF_UNIT_RST_SET);
1906
1907         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1908         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1909 }
1910
1911 static void sky2_hw_down(struct sky2_port *sky2)
1912 {
1913         struct sky2_hw *hw = sky2->hw;
1914         unsigned port = sky2->port;
1915         u32 imask;
1916         u16 ctrl;
1917
1918         /* Force flow control off */
1919         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1920
1921         /* Stop transmitter */
1922         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1923         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1924
1925         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1926                      RB_RST_SET | RB_DIS_OP_MD);
1927
1928         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1929         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1930         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1931
1932         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1933
1934         /* Workaround shared GMAC reset */
1935         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1936               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1937                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1938
1939         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1940
1941         /* Force any delayed status interrrupt and NAPI */
1942         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1943         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1944         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1945         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1946
1947         sky2_rx_stop(sky2);
1948
1949         /* Disable port IRQ */
1950         imask = sky2_read32(hw, B0_IMSK);
1951         imask &= ~portirq_msk[port];
1952         sky2_write32(hw, B0_IMSK, imask);
1953         sky2_read32(hw, B0_IMSK);
1954
1955         synchronize_irq(hw->pdev->irq);
1956         napi_synchronize(&hw->napi);
1957
1958         spin_lock_bh(&sky2->phy_lock);
1959         sky2_phy_power_down(hw, port);
1960         spin_unlock_bh(&sky2->phy_lock);
1961
1962         sky2_tx_reset(hw, port);
1963
1964         /* Free any pending frames stuck in HW queue */
1965         sky2_tx_complete(sky2, sky2->tx_prod);
1966 }
1967
1968 /* Network shutdown */
1969 static int sky2_down(struct net_device *dev)
1970 {
1971         struct sky2_port *sky2 = netdev_priv(dev);
1972
1973         /* Never really got started! */
1974         if (!sky2->tx_le)
1975                 return 0;
1976
1977         if (netif_msg_ifdown(sky2))
1978                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1979
1980         sky2_hw_down(sky2);
1981
1982         sky2_free_buffers(sky2);
1983
1984         return 0;
1985 }
1986
1987 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1988 {
1989         if (hw->flags & SKY2_HW_FIBRE_PHY)
1990                 return SPEED_1000;
1991
1992         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1993                 if (aux & PHY_M_PS_SPEED_100)
1994                         return SPEED_100;
1995                 else
1996                         return SPEED_10;
1997         }
1998
1999         switch (aux & PHY_M_PS_SPEED_MSK) {
2000         case PHY_M_PS_SPEED_1000:
2001                 return SPEED_1000;
2002         case PHY_M_PS_SPEED_100:
2003                 return SPEED_100;
2004         default:
2005                 return SPEED_10;
2006         }
2007 }
2008
2009 static void sky2_link_up(struct sky2_port *sky2)
2010 {
2011         struct sky2_hw *hw = sky2->hw;
2012         unsigned port = sky2->port;
2013         u16 reg;
2014         static const char *fc_name[] = {
2015                 [FC_NONE]       = "none",
2016                 [FC_TX]         = "tx",
2017                 [FC_RX]         = "rx",
2018                 [FC_BOTH]       = "both",
2019         };
2020
2021         /* enable Rx/Tx */
2022         reg = gma_read16(hw, port, GM_GP_CTRL);
2023         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2024         gma_write16(hw, port, GM_GP_CTRL, reg);
2025
2026         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2027
2028         netif_carrier_on(sky2->netdev);
2029
2030         mod_timer(&hw->watchdog_timer, jiffies + 1);
2031
2032         /* Turn on link LED */
2033         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2034                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2035
2036         if (netif_msg_link(sky2))
2037                 printk(KERN_INFO PFX
2038                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
2039                        sky2->netdev->name, sky2->speed,
2040                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
2041                        fc_name[sky2->flow_status]);
2042 }
2043
2044 static void sky2_link_down(struct sky2_port *sky2)
2045 {
2046         struct sky2_hw *hw = sky2->hw;
2047         unsigned port = sky2->port;
2048         u16 reg;
2049
2050         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2051
2052         reg = gma_read16(hw, port, GM_GP_CTRL);
2053         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2054         gma_write16(hw, port, GM_GP_CTRL, reg);
2055
2056         netif_carrier_off(sky2->netdev);
2057
2058         /* Turn off link LED */
2059         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2060
2061         if (netif_msg_link(sky2))
2062                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
2063
2064         sky2_phy_init(hw, port);
2065 }
2066
2067 static enum flow_control sky2_flow(int rx, int tx)
2068 {
2069         if (rx)
2070                 return tx ? FC_BOTH : FC_RX;
2071         else
2072                 return tx ? FC_TX : FC_NONE;
2073 }
2074
2075 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2076 {
2077         struct sky2_hw *hw = sky2->hw;
2078         unsigned port = sky2->port;
2079         u16 advert, lpa;
2080
2081         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2082         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2083         if (lpa & PHY_M_AN_RF) {
2084                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2085                 return -1;
2086         }
2087
2088         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2089                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2090                        sky2->netdev->name);
2091                 return -1;
2092         }
2093
2094         sky2->speed = sky2_phy_speed(hw, aux);
2095         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2096
2097         /* Since the pause result bits seem to in different positions on
2098          * different chips. look at registers.
2099          */
2100         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2101                 /* Shift for bits in fiber PHY */
2102                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2103                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2104
2105                 if (advert & ADVERTISE_1000XPAUSE)
2106                         advert |= ADVERTISE_PAUSE_CAP;
2107                 if (advert & ADVERTISE_1000XPSE_ASYM)
2108                         advert |= ADVERTISE_PAUSE_ASYM;
2109                 if (lpa & LPA_1000XPAUSE)
2110                         lpa |= LPA_PAUSE_CAP;
2111                 if (lpa & LPA_1000XPAUSE_ASYM)
2112                         lpa |= LPA_PAUSE_ASYM;
2113         }
2114
2115         sky2->flow_status = FC_NONE;
2116         if (advert & ADVERTISE_PAUSE_CAP) {
2117                 if (lpa & LPA_PAUSE_CAP)
2118                         sky2->flow_status = FC_BOTH;
2119                 else if (advert & ADVERTISE_PAUSE_ASYM)
2120                         sky2->flow_status = FC_RX;
2121         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2122                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2123                         sky2->flow_status = FC_TX;
2124         }
2125
2126         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2127             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2128                 sky2->flow_status = FC_NONE;
2129
2130         if (sky2->flow_status & FC_TX)
2131                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2132         else
2133                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2134
2135         return 0;
2136 }
2137
2138 /* Interrupt from PHY */
2139 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2140 {
2141         struct net_device *dev = hw->dev[port];
2142         struct sky2_port *sky2 = netdev_priv(dev);
2143         u16 istatus, phystat;
2144
2145         if (!netif_running(dev))
2146                 return;
2147
2148         spin_lock(&sky2->phy_lock);
2149         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2150         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2151
2152         if (netif_msg_intr(sky2))
2153                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2154                        sky2->netdev->name, istatus, phystat);
2155
2156         if (istatus & PHY_M_IS_AN_COMPL) {
2157                 if (sky2_autoneg_done(sky2, phystat) == 0)
2158                         sky2_link_up(sky2);
2159                 goto out;
2160         }
2161
2162         if (istatus & PHY_M_IS_LSP_CHANGE)
2163                 sky2->speed = sky2_phy_speed(hw, phystat);
2164
2165         if (istatus & PHY_M_IS_DUP_CHANGE)
2166                 sky2->duplex =
2167                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2168
2169         if (istatus & PHY_M_IS_LST_CHANGE) {
2170                 if (phystat & PHY_M_PS_LINK_UP)
2171                         sky2_link_up(sky2);
2172                 else
2173                         sky2_link_down(sky2);
2174         }
2175 out:
2176         spin_unlock(&sky2->phy_lock);
2177 }
2178
2179 /* Special quick link interrupt (Yukon-2 Optima only) */
2180 static void sky2_qlink_intr(struct sky2_hw *hw)
2181 {
2182         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2183         u32 imask;
2184         u16 phy;
2185
2186         /* disable irq */
2187         imask = sky2_read32(hw, B0_IMSK);
2188         imask &= ~Y2_IS_PHY_QLNK;
2189         sky2_write32(hw, B0_IMSK, imask);
2190
2191         /* reset PHY Link Detect */
2192         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2193         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2194         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2195         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2196
2197         sky2_link_up(sky2);
2198 }
2199
2200 /* Transmit timeout is only called if we are running, carrier is up
2201  * and tx queue is full (stopped).
2202  */
2203 static void sky2_tx_timeout(struct net_device *dev)
2204 {
2205         struct sky2_port *sky2 = netdev_priv(dev);
2206         struct sky2_hw *hw = sky2->hw;
2207
2208         if (netif_msg_timer(sky2))
2209                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2210
2211         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2212                dev->name, sky2->tx_cons, sky2->tx_prod,
2213                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2214                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2215
2216         /* can't restart safely under softirq */
2217         schedule_work(&hw->restart_work);
2218 }
2219
2220 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2221 {
2222         struct sky2_port *sky2 = netdev_priv(dev);
2223         struct sky2_hw *hw = sky2->hw;
2224         unsigned port = sky2->port;
2225         int err;
2226         u16 ctl, mode;
2227         u32 imask;
2228
2229         /* MTU size outside the spec */
2230         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2231                 return -EINVAL;
2232
2233         /* MTU > 1500 on yukon FE and FE+ not allowed */
2234         if (new_mtu > ETH_DATA_LEN &&
2235             (hw->chip_id == CHIP_ID_YUKON_FE ||
2236              hw->chip_id == CHIP_ID_YUKON_FE_P))
2237                 return -EINVAL;
2238
2239         /* TSO, etc on Yukon Ultra and MTU > 1500 not supported */
2240         if (new_mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U)
2241                 dev->features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
2242
2243         if (!netif_running(dev)) {
2244                 dev->mtu = new_mtu;
2245                 return 0;
2246         }
2247
2248         imask = sky2_read32(hw, B0_IMSK);
2249         sky2_write32(hw, B0_IMSK, 0);
2250
2251         dev->trans_start = jiffies;     /* prevent tx timeout */
2252         netif_stop_queue(dev);
2253         napi_disable(&hw->napi);
2254
2255         synchronize_irq(hw->pdev->irq);
2256
2257         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2258                 sky2_set_tx_stfwd(hw, port);
2259
2260         ctl = gma_read16(hw, port, GM_GP_CTRL);
2261         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2262         sky2_rx_stop(sky2);
2263         sky2_rx_clean(sky2);
2264
2265         dev->mtu = new_mtu;
2266
2267         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2268                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2269
2270         if (dev->mtu > ETH_DATA_LEN)
2271                 mode |= GM_SMOD_JUMBO_ENA;
2272
2273         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2274
2275         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2276
2277         err = sky2_alloc_rx_skbs(sky2);
2278         if (!err)
2279                 sky2_rx_start(sky2);
2280         else
2281                 sky2_rx_clean(sky2);
2282         sky2_write32(hw, B0_IMSK, imask);
2283
2284         sky2_read32(hw, B0_Y2_SP_LISR);
2285         napi_enable(&hw->napi);
2286
2287         if (err)
2288                 dev_close(dev);
2289         else {
2290                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2291
2292                 netif_wake_queue(dev);
2293         }
2294
2295         return err;
2296 }
2297
2298 /* For small just reuse existing skb for next receive */
2299 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2300                                     const struct rx_ring_info *re,
2301                                     unsigned length)
2302 {
2303         struct sk_buff *skb;
2304
2305         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2306         if (likely(skb)) {
2307                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2308                                             length, PCI_DMA_FROMDEVICE);
2309                 skb_copy_from_linear_data(re->skb, skb->data, length);
2310                 skb->ip_summed = re->skb->ip_summed;
2311                 skb->csum = re->skb->csum;
2312                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2313                                                length, PCI_DMA_FROMDEVICE);
2314                 re->skb->ip_summed = CHECKSUM_NONE;
2315                 skb_put(skb, length);
2316         }
2317         return skb;
2318 }
2319
2320 /* Adjust length of skb with fragments to match received data */
2321 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2322                           unsigned int length)
2323 {
2324         int i, num_frags;
2325         unsigned int size;
2326
2327         /* put header into skb */
2328         size = min(length, hdr_space);
2329         skb->tail += size;
2330         skb->len += size;
2331         length -= size;
2332
2333         num_frags = skb_shinfo(skb)->nr_frags;
2334         for (i = 0; i < num_frags; i++) {
2335                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2336
2337                 if (length == 0) {
2338                         /* don't need this page */
2339                         __free_page(frag->page);
2340                         --skb_shinfo(skb)->nr_frags;
2341                 } else {
2342                         size = min(length, (unsigned) PAGE_SIZE);
2343
2344                         frag->size = size;
2345                         skb->data_len += size;
2346                         skb->truesize += size;
2347                         skb->len += size;
2348                         length -= size;
2349                 }
2350         }
2351 }
2352
2353 /* Normal packet - take skb from ring element and put in a new one  */
2354 static struct sk_buff *receive_new(struct sky2_port *sky2,
2355                                    struct rx_ring_info *re,
2356                                    unsigned int length)
2357 {
2358         struct sk_buff *skb;
2359         struct rx_ring_info nre;
2360         unsigned hdr_space = sky2->rx_data_size;
2361
2362         nre.skb = sky2_rx_alloc(sky2);
2363         if (unlikely(!nre.skb))
2364                 goto nobuf;
2365
2366         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2367                 goto nomap;
2368
2369         skb = re->skb;
2370         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2371         prefetch(skb->data);
2372         *re = nre;
2373
2374         if (skb_shinfo(skb)->nr_frags)
2375                 skb_put_frags(skb, hdr_space, length);
2376         else
2377                 skb_put(skb, length);
2378         return skb;
2379
2380 nomap:
2381         dev_kfree_skb(nre.skb);
2382 nobuf:
2383         return NULL;
2384 }
2385
2386 /*
2387  * Receive one packet.
2388  * For larger packets, get new buffer.
2389  */
2390 static struct sk_buff *sky2_receive(struct net_device *dev,
2391                                     u16 length, u32 status)
2392 {
2393         struct sky2_port *sky2 = netdev_priv(dev);
2394         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2395         struct sk_buff *skb = NULL;
2396         u16 count = (status & GMR_FS_LEN) >> 16;
2397
2398 #ifdef SKY2_VLAN_TAG_USED
2399         /* Account for vlan tag */
2400         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2401                 count -= VLAN_HLEN;
2402 #endif
2403
2404         if (unlikely(netif_msg_rx_status(sky2)))
2405                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2406                        dev->name, sky2->rx_next, status, length);
2407
2408         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2409         prefetch(sky2->rx_ring + sky2->rx_next);
2410
2411         /* This chip has hardware problems that generates bogus status.
2412          * So do only marginal checking and expect higher level protocols
2413          * to handle crap frames.
2414          */
2415         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2416             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2417             length != count)
2418                 goto okay;
2419
2420         if (status & GMR_FS_ANY_ERR)
2421                 goto error;
2422
2423         if (!(status & GMR_FS_RX_OK))
2424                 goto resubmit;
2425
2426         /* if length reported by DMA does not match PHY, packet was truncated */
2427         if (length != count)
2428                 goto len_error;
2429
2430 okay:
2431         if (length < copybreak)
2432                 skb = receive_copy(sky2, re, length);
2433         else
2434                 skb = receive_new(sky2, re, length);
2435
2436         dev->stats.rx_dropped += (skb == NULL);
2437
2438 resubmit:
2439         sky2_rx_submit(sky2, re);
2440
2441         return skb;
2442
2443 len_error:
2444         /* Truncation of overlength packets
2445            causes PHY length to not match MAC length */
2446         ++dev->stats.rx_length_errors;
2447         if (netif_msg_rx_err(sky2) && net_ratelimit())
2448                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2449                         dev->name, status, length);
2450         goto resubmit;
2451
2452 error:
2453         ++dev->stats.rx_errors;
2454         if (status & GMR_FS_RX_FF_OV) {
2455                 dev->stats.rx_over_errors++;
2456                 goto resubmit;
2457         }
2458
2459         if (netif_msg_rx_err(sky2) && net_ratelimit())
2460                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2461                        dev->name, status, length);
2462
2463         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2464                 dev->stats.rx_length_errors++;
2465         if (status & GMR_FS_FRAGMENT)
2466                 dev->stats.rx_frame_errors++;
2467         if (status & GMR_FS_CRC_ERR)
2468                 dev->stats.rx_crc_errors++;
2469
2470         goto resubmit;
2471 }
2472
2473 /* Transmit complete */
2474 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2475 {
2476         struct sky2_port *sky2 = netdev_priv(dev);
2477
2478         if (netif_running(dev))
2479                 sky2_tx_complete(sky2, last);
2480 }
2481
2482 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2483                                u32 status, struct sk_buff *skb)
2484 {
2485 #ifdef SKY2_VLAN_TAG_USED
2486         u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2487         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2488                 if (skb->ip_summed == CHECKSUM_NONE)
2489                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2490                 else
2491                         vlan_gro_receive(&sky2->hw->napi, sky2->vlgrp,
2492                                          vlan_tag, skb);
2493                 return;
2494         }
2495 #endif
2496         if (skb->ip_summed == CHECKSUM_NONE)
2497                 netif_receive_skb(skb);
2498         else
2499                 napi_gro_receive(&sky2->hw->napi, skb);
2500 }
2501
2502 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2503                                 unsigned packets, unsigned bytes)
2504 {
2505         if (packets) {
2506                 struct net_device *dev = hw->dev[port];
2507
2508                 dev->stats.rx_packets += packets;
2509                 dev->stats.rx_bytes += bytes;
2510                 dev->last_rx = jiffies;
2511                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2512         }
2513 }
2514
2515 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2516 {
2517         /* If this happens then driver assuming wrong format for chip type */
2518         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2519
2520         /* Both checksum counters are programmed to start at
2521          * the same offset, so unless there is a problem they
2522          * should match. This failure is an early indication that
2523          * hardware receive checksumming won't work.
2524          */
2525         if (likely((u16)(status >> 16) == (u16)status)) {
2526                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2527                 skb->ip_summed = CHECKSUM_COMPLETE;
2528                 skb->csum = le16_to_cpu(status);
2529         } else {
2530                 dev_notice(&sky2->hw->pdev->dev,
2531                            "%s: receive checksum problem (status = %#x)\n",
2532                            sky2->netdev->name, status);
2533
2534                 /* Disable checksum offload */
2535                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2536                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2537                              BMU_DIS_RX_CHKSUM);
2538         }
2539 }
2540
2541 /* Process status response ring */
2542 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2543 {
2544         int work_done = 0;
2545         unsigned int total_bytes[2] = { 0 };
2546         unsigned int total_packets[2] = { 0 };
2547
2548         rmb();
2549         do {
2550                 struct sky2_port *sky2;
2551                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2552                 unsigned port;
2553                 struct net_device *dev;
2554                 struct sk_buff *skb;
2555                 u32 status;
2556                 u16 length;
2557                 u8 opcode = le->opcode;
2558
2559                 if (!(opcode & HW_OWNER))
2560                         break;
2561
2562                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2563
2564                 port = le->css & CSS_LINK_BIT;
2565                 dev = hw->dev[port];
2566                 sky2 = netdev_priv(dev);
2567                 length = le16_to_cpu(le->length);
2568                 status = le32_to_cpu(le->status);
2569
2570                 le->opcode = 0;
2571                 switch (opcode & ~HW_OWNER) {
2572                 case OP_RXSTAT:
2573                         total_packets[port]++;
2574                         total_bytes[port] += length;
2575
2576                         skb = sky2_receive(dev, length, status);
2577                         if (!skb)
2578                                 break;
2579
2580                         /* This chip reports checksum status differently */
2581                         if (hw->flags & SKY2_HW_NEW_LE) {
2582                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2583                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2584                                     (le->css & CSS_TCPUDPCSOK))
2585                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2586                                 else
2587                                         skb->ip_summed = CHECKSUM_NONE;
2588                         }
2589
2590                         skb->protocol = eth_type_trans(skb, dev);
2591
2592                         sky2_skb_rx(sky2, status, skb);
2593
2594                         /* Stop after net poll weight */
2595                         if (++work_done >= to_do)
2596                                 goto exit_loop;
2597                         break;
2598
2599 #ifdef SKY2_VLAN_TAG_USED
2600                 case OP_RXVLAN:
2601                         sky2->rx_tag = length;
2602                         break;
2603
2604                 case OP_RXCHKSVLAN:
2605                         sky2->rx_tag = length;
2606                         /* fall through */
2607 #endif
2608                 case OP_RXCHKS:
2609                         if (likely(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2610                                 sky2_rx_checksum(sky2, status);
2611                         break;
2612
2613                 case OP_TXINDEXLE:
2614                         /* TX index reports status for both ports */
2615                         sky2_tx_done(hw->dev[0], status & 0xfff);
2616                         if (hw->dev[1])
2617                                 sky2_tx_done(hw->dev[1],
2618                                      ((status >> 24) & 0xff)
2619                                              | (u16)(length & 0xf) << 8);
2620                         break;
2621
2622                 default:
2623                         if (net_ratelimit())
2624                                 printk(KERN_WARNING PFX
2625                                        "unknown status opcode 0x%x\n", opcode);
2626                 }
2627         } while (hw->st_idx != idx);
2628
2629         /* Fully processed status ring so clear irq */
2630         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2631
2632 exit_loop:
2633         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2634         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2635
2636         return work_done;
2637 }
2638
2639 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2640 {
2641         struct net_device *dev = hw->dev[port];
2642
2643         if (net_ratelimit())
2644                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2645                        dev->name, status);
2646
2647         if (status & Y2_IS_PAR_RD1) {
2648                 if (net_ratelimit())
2649                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2650                                dev->name);
2651                 /* Clear IRQ */
2652                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2653         }
2654
2655         if (status & Y2_IS_PAR_WR1) {
2656                 if (net_ratelimit())
2657                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2658                                dev->name);
2659
2660                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2661         }
2662
2663         if (status & Y2_IS_PAR_MAC1) {
2664                 if (net_ratelimit())
2665                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2666                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2667         }
2668
2669         if (status & Y2_IS_PAR_RX1) {
2670                 if (net_ratelimit())
2671                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2672                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2673         }
2674
2675         if (status & Y2_IS_TCP_TXA1) {
2676                 if (net_ratelimit())
2677                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2678                                dev->name);
2679                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2680         }
2681 }
2682
2683 static void sky2_hw_intr(struct sky2_hw *hw)
2684 {
2685         struct pci_dev *pdev = hw->pdev;
2686         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2687         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2688
2689         status &= hwmsk;
2690
2691         if (status & Y2_IS_TIST_OV)
2692                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2693
2694         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2695                 u16 pci_err;
2696
2697                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2698                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2699                 if (net_ratelimit())
2700                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2701                                 pci_err);
2702
2703                 sky2_pci_write16(hw, PCI_STATUS,
2704                                       pci_err | PCI_STATUS_ERROR_BITS);
2705                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2706         }
2707
2708         if (status & Y2_IS_PCI_EXP) {
2709                 /* PCI-Express uncorrectable Error occurred */
2710                 u32 err;
2711
2712                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2713                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2714                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2715                              0xfffffffful);
2716                 if (net_ratelimit())
2717                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2718
2719                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2720                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2721         }
2722
2723         if (status & Y2_HWE_L1_MASK)
2724                 sky2_hw_error(hw, 0, status);
2725         status >>= 8;
2726         if (status & Y2_HWE_L1_MASK)
2727                 sky2_hw_error(hw, 1, status);
2728 }
2729
2730 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2731 {
2732         struct net_device *dev = hw->dev[port];
2733         struct sky2_port *sky2 = netdev_priv(dev);
2734         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2735
2736         if (netif_msg_intr(sky2))
2737                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2738                        dev->name, status);
2739
2740         if (status & GM_IS_RX_CO_OV)
2741                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2742
2743         if (status & GM_IS_TX_CO_OV)
2744                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2745
2746         if (status & GM_IS_RX_FF_OR) {
2747                 ++dev->stats.rx_fifo_errors;
2748                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2749         }
2750
2751         if (status & GM_IS_TX_FF_UR) {
2752                 ++dev->stats.tx_fifo_errors;
2753                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2754         }
2755 }
2756
2757 /* This should never happen it is a bug. */
2758 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2759 {
2760         struct net_device *dev = hw->dev[port];
2761         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2762
2763         dev_err(&hw->pdev->dev, PFX
2764                 "%s: descriptor error q=%#x get=%u put=%u\n",
2765                 dev->name, (unsigned) q, (unsigned) idx,
2766                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2767
2768         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2769 }
2770
2771 static int sky2_rx_hung(struct net_device *dev)
2772 {
2773         struct sky2_port *sky2 = netdev_priv(dev);
2774         struct sky2_hw *hw = sky2->hw;
2775         unsigned port = sky2->port;
2776         unsigned rxq = rxqaddr[port];
2777         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2778         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2779         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2780         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2781
2782         /* If idle and MAC or PCI is stuck */
2783         if (sky2->check.last == dev->last_rx &&
2784             ((mac_rp == sky2->check.mac_rp &&
2785               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2786              /* Check if the PCI RX hang */
2787              (fifo_rp == sky2->check.fifo_rp &&
2788               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2789                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2790                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2791                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2792                 return 1;
2793         } else {
2794                 sky2->check.last = dev->last_rx;
2795                 sky2->check.mac_rp = mac_rp;
2796                 sky2->check.mac_lev = mac_lev;
2797                 sky2->check.fifo_rp = fifo_rp;
2798                 sky2->check.fifo_lev = fifo_lev;
2799                 return 0;
2800         }
2801 }
2802
2803 static void sky2_watchdog(unsigned long arg)
2804 {
2805         struct sky2_hw *hw = (struct sky2_hw *) arg;
2806
2807         /* Check for lost IRQ once a second */
2808         if (sky2_read32(hw, B0_ISRC)) {
2809                 napi_schedule(&hw->napi);
2810         } else {
2811                 int i, active = 0;
2812
2813                 for (i = 0; i < hw->ports; i++) {
2814                         struct net_device *dev = hw->dev[i];
2815                         if (!netif_running(dev))
2816                                 continue;
2817                         ++active;
2818
2819                         /* For chips with Rx FIFO, check if stuck */
2820                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2821                              sky2_rx_hung(dev)) {
2822                                 pr_info(PFX "%s: receiver hang detected\n",
2823                                         dev->name);
2824                                 schedule_work(&hw->restart_work);
2825                                 return;
2826                         }
2827                 }
2828
2829                 if (active == 0)
2830                         return;
2831         }
2832
2833         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2834 }
2835
2836 /* Hardware/software error handling */
2837 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2838 {
2839         if (net_ratelimit())
2840                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2841
2842         if (status & Y2_IS_HW_ERR)
2843                 sky2_hw_intr(hw);
2844
2845         if (status & Y2_IS_IRQ_MAC1)
2846                 sky2_mac_intr(hw, 0);
2847
2848         if (status & Y2_IS_IRQ_MAC2)
2849                 sky2_mac_intr(hw, 1);
2850
2851         if (status & Y2_IS_CHK_RX1)
2852                 sky2_le_error(hw, 0, Q_R1);
2853
2854         if (status & Y2_IS_CHK_RX2)
2855                 sky2_le_error(hw, 1, Q_R2);
2856
2857         if (status & Y2_IS_CHK_TXA1)
2858                 sky2_le_error(hw, 0, Q_XA1);
2859
2860         if (status & Y2_IS_CHK_TXA2)
2861                 sky2_le_error(hw, 1, Q_XA2);
2862 }
2863
2864 static int sky2_poll(struct napi_struct *napi, int work_limit)
2865 {
2866         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2867         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2868         int work_done = 0;
2869         u16 idx;
2870
2871         if (unlikely(status & Y2_IS_ERROR))
2872                 sky2_err_intr(hw, status);
2873
2874         if (status & Y2_IS_IRQ_PHY1)
2875                 sky2_phy_intr(hw, 0);
2876
2877         if (status & Y2_IS_IRQ_PHY2)
2878                 sky2_phy_intr(hw, 1);
2879
2880         if (status & Y2_IS_PHY_QLNK)
2881                 sky2_qlink_intr(hw);
2882
2883         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2884                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2885
2886                 if (work_done >= work_limit)
2887                         goto done;
2888         }
2889
2890         napi_complete(napi);
2891         sky2_read32(hw, B0_Y2_SP_LISR);
2892 done:
2893
2894         return work_done;
2895 }
2896
2897 static irqreturn_t sky2_intr(int irq, void *dev_id)
2898 {
2899         struct sky2_hw *hw = dev_id;
2900         u32 status;
2901
2902         /* Reading this mask interrupts as side effect */
2903         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2904         if (status == 0 || status == ~0)
2905                 return IRQ_NONE;
2906
2907         prefetch(&hw->st_le[hw->st_idx]);
2908
2909         napi_schedule(&hw->napi);
2910
2911         return IRQ_HANDLED;
2912 }
2913
2914 #ifdef CONFIG_NET_POLL_CONTROLLER
2915 static void sky2_netpoll(struct net_device *dev)
2916 {
2917         struct sky2_port *sky2 = netdev_priv(dev);
2918
2919         napi_schedule(&sky2->hw->napi);
2920 }
2921 #endif
2922
2923 /* Chip internal frequency for clock calculations */
2924 static u32 sky2_mhz(const struct sky2_hw *hw)
2925 {
2926         switch (hw->chip_id) {
2927         case CHIP_ID_YUKON_EC:
2928         case CHIP_ID_YUKON_EC_U:
2929         case CHIP_ID_YUKON_EX:
2930         case CHIP_ID_YUKON_SUPR:
2931         case CHIP_ID_YUKON_UL_2:
2932         case CHIP_ID_YUKON_OPT:
2933                 return 125;
2934
2935         case CHIP_ID_YUKON_FE:
2936                 return 100;
2937
2938         case CHIP_ID_YUKON_FE_P:
2939                 return 50;
2940
2941         case CHIP_ID_YUKON_XL:
2942                 return 156;
2943
2944         default:
2945                 BUG();
2946         }
2947 }
2948
2949 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2950 {
2951         return sky2_mhz(hw) * us;
2952 }
2953
2954 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2955 {
2956         return clk / sky2_mhz(hw);
2957 }
2958
2959
2960 static int __devinit sky2_init(struct sky2_hw *hw)
2961 {
2962         u8 t8;
2963
2964         /* Enable all clocks and check for bad PCI access */
2965         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2966
2967         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2968
2969         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2970         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2971
2972         switch(hw->chip_id) {
2973         case CHIP_ID_YUKON_XL:
2974                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2975                 break;
2976
2977         case CHIP_ID_YUKON_EC_U:
2978                 hw->flags = SKY2_HW_GIGABIT
2979                         | SKY2_HW_NEWER_PHY
2980                         | SKY2_HW_ADV_POWER_CTL;
2981                 break;
2982
2983         case CHIP_ID_YUKON_EX:
2984                 hw->flags = SKY2_HW_GIGABIT
2985                         | SKY2_HW_NEWER_PHY
2986                         | SKY2_HW_NEW_LE
2987                         | SKY2_HW_ADV_POWER_CTL;
2988
2989                 /* New transmit checksum */
2990                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2991                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2992                 break;
2993
2994         case CHIP_ID_YUKON_EC:
2995                 /* This rev is really old, and requires untested workarounds */
2996                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2997                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2998                         return -EOPNOTSUPP;
2999                 }
3000                 hw->flags = SKY2_HW_GIGABIT;
3001                 break;
3002
3003         case CHIP_ID_YUKON_FE:
3004                 break;
3005
3006         case CHIP_ID_YUKON_FE_P:
3007                 hw->flags = SKY2_HW_NEWER_PHY
3008                         | SKY2_HW_NEW_LE
3009                         | SKY2_HW_AUTO_TX_SUM
3010                         | SKY2_HW_ADV_POWER_CTL;
3011                 break;
3012
3013         case CHIP_ID_YUKON_SUPR:
3014                 hw->flags = SKY2_HW_GIGABIT
3015                         | SKY2_HW_NEWER_PHY
3016                         | SKY2_HW_NEW_LE
3017                         | SKY2_HW_AUTO_TX_SUM
3018                         | SKY2_HW_ADV_POWER_CTL;
3019                 break;
3020
3021         case CHIP_ID_YUKON_UL_2:
3022                 hw->flags = SKY2_HW_GIGABIT
3023                         | SKY2_HW_ADV_POWER_CTL;
3024                 break;
3025
3026         case CHIP_ID_YUKON_OPT:
3027                 hw->flags = SKY2_HW_GIGABIT
3028                         | SKY2_HW_NEW_LE
3029                         | SKY2_HW_ADV_POWER_CTL;
3030                 break;
3031
3032         default:
3033                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3034                         hw->chip_id);
3035                 return -EOPNOTSUPP;
3036         }
3037
3038         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3039         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3040                 hw->flags |= SKY2_HW_FIBRE_PHY;
3041
3042         hw->ports = 1;
3043         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3044         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3045                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3046                         ++hw->ports;
3047         }
3048
3049         if (sky2_read8(hw, B2_E_0))
3050                 hw->flags |= SKY2_HW_RAM_BUFFER;
3051
3052         return 0;
3053 }
3054
3055 static void sky2_reset(struct sky2_hw *hw)
3056 {
3057         struct pci_dev *pdev = hw->pdev;
3058         u16 status;
3059         int i, cap;
3060         u32 hwe_mask = Y2_HWE_ALL_MASK;
3061
3062         /* disable ASF */
3063         if (hw->chip_id == CHIP_ID_YUKON_EX
3064             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3065                 sky2_write32(hw, CPU_WDOG, 0);
3066                 status = sky2_read16(hw, HCU_CCSR);
3067                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3068                             HCU_CCSR_UC_STATE_MSK);
3069                 /*
3070                  * CPU clock divider shouldn't be used because
3071                  * - ASF firmware may malfunction
3072                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3073                  */
3074                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3075                 sky2_write16(hw, HCU_CCSR, status);
3076                 sky2_write32(hw, CPU_WDOG, 0);
3077         } else
3078                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3079         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3080
3081         /* do a SW reset */
3082         sky2_write8(hw, B0_CTST, CS_RST_SET);
3083         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3084
3085         /* allow writes to PCI config */
3086         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3087
3088         /* clear PCI errors, if any */
3089         status = sky2_pci_read16(hw, PCI_STATUS);
3090         status |= PCI_STATUS_ERROR_BITS;
3091         sky2_pci_write16(hw, PCI_STATUS, status);
3092
3093         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3094
3095         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3096         if (cap) {
3097                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3098                              0xfffffffful);
3099
3100                 /* If error bit is stuck on ignore it */
3101                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3102                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3103                 else
3104                         hwe_mask |= Y2_IS_PCI_EXP;
3105         }
3106
3107         sky2_power_on(hw);
3108         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3109
3110         for (i = 0; i < hw->ports; i++) {
3111                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3112                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3113
3114                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3115                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3116                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3117                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3118                                      | GMC_BYP_RETR_ON);
3119
3120         }
3121
3122         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3123                 /* enable MACSec clock gating */
3124                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3125         }
3126
3127         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3128                 u16 reg;
3129                 u32 msk;
3130
3131                 if (hw->chip_rev == 0) {
3132                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3133                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3134
3135                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3136                         reg = 10;
3137                 } else {
3138                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3139                         reg = 3;
3140                 }
3141
3142                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3143
3144                 /* reset PHY Link Detect */
3145                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3146                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3147                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3148                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3149
3150
3151                 /* enable PHY Quick Link */
3152                 msk = sky2_read32(hw, B0_IMSK);
3153                 msk |= Y2_IS_PHY_QLNK;
3154                 sky2_write32(hw, B0_IMSK, msk);
3155
3156                 /* check if PSMv2 was running before */
3157                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3158                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3159                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3160                         /* restore the PCIe Link Control register */
3161                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3162                 }
3163                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3164
3165                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3166                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3167         }
3168
3169         /* Clear I2C IRQ noise */
3170         sky2_write32(hw, B2_I2C_IRQ, 1);
3171
3172         /* turn off hardware timer (unused) */
3173         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3174         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3175
3176         /* Turn off descriptor polling */
3177         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3178
3179         /* Turn off receive timestamp */
3180         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3181         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3182
3183         /* enable the Tx Arbiters */
3184         for (i = 0; i < hw->ports; i++)
3185                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3186
3187         /* Initialize ram interface */
3188         for (i = 0; i < hw->ports; i++) {
3189                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3190
3191                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3192                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3193                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3194                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3195                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3196                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3197                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3198                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3199                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3200                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3201                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3202                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3203         }
3204
3205         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3206
3207         for (i = 0; i < hw->ports; i++)
3208                 sky2_gmac_reset(hw, i);
3209
3210         memset(hw->st_le, 0, STATUS_LE_BYTES);
3211         hw->st_idx = 0;
3212
3213         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3214         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3215
3216         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3217         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3218
3219         /* Set the list last index */
3220         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3221
3222         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3223         sky2_write8(hw, STAT_FIFO_WM, 16);
3224
3225         /* set Status-FIFO ISR watermark */
3226         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3227                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3228         else
3229                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3230
3231         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3232         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3233         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3234
3235         /* enable status unit */
3236         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3237
3238         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3239         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3240         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3241 }
3242
3243 /* Take device down (offline).
3244  * Equivalent to doing dev_stop() but this does not
3245  * inform upper layers of the transistion.
3246  */
3247 static void sky2_detach(struct net_device *dev)
3248 {
3249         if (netif_running(dev)) {
3250                 netif_tx_lock(dev);
3251                 netif_device_detach(dev);       /* stop txq */
3252                 netif_tx_unlock(dev);
3253                 sky2_down(dev);
3254         }
3255 }
3256
3257 /* Bring device back after doing sky2_detach */
3258 static int sky2_reattach(struct net_device *dev)
3259 {
3260         int err = 0;
3261
3262         if (netif_running(dev)) {
3263                 err = sky2_up(dev);
3264                 if (err) {
3265                         printk(KERN_INFO PFX "%s: could not restart %d\n",
3266                                dev->name, err);
3267                         dev_close(dev);
3268                 } else {
3269                         netif_device_attach(dev);
3270                         sky2_set_multicast(dev);
3271                 }
3272         }
3273
3274         return err;
3275 }
3276
3277 static void sky2_restart(struct work_struct *work)
3278 {
3279         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3280         int i;
3281
3282         rtnl_lock();
3283         for (i = 0; i < hw->ports; i++)
3284                 sky2_detach(hw->dev[i]);
3285
3286         napi_disable(&hw->napi);
3287         sky2_write32(hw, B0_IMSK, 0);
3288         sky2_reset(hw);
3289         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3290         napi_enable(&hw->napi);
3291
3292         for (i = 0; i < hw->ports; i++)
3293                 sky2_reattach(hw->dev[i]);
3294
3295         rtnl_unlock();
3296 }
3297
3298 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3299 {
3300         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3301 }
3302
3303 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3304 {
3305         const struct sky2_port *sky2 = netdev_priv(dev);
3306
3307         wol->supported = sky2_wol_supported(sky2->hw);
3308         wol->wolopts = sky2->wol;
3309 }
3310
3311 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3312 {
3313         struct sky2_port *sky2 = netdev_priv(dev);
3314         struct sky2_hw *hw = sky2->hw;
3315
3316         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3317             !device_can_wakeup(&hw->pdev->dev))
3318                 return -EOPNOTSUPP;
3319
3320         sky2->wol = wol->wolopts;
3321         return 0;
3322 }
3323
3324 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3325 {
3326         if (sky2_is_copper(hw)) {
3327                 u32 modes = SUPPORTED_10baseT_Half
3328                         | SUPPORTED_10baseT_Full
3329                         | SUPPORTED_100baseT_Half
3330                         | SUPPORTED_100baseT_Full
3331                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3332
3333                 if (hw->flags & SKY2_HW_GIGABIT)
3334                         modes |= SUPPORTED_1000baseT_Half
3335                                 | SUPPORTED_1000baseT_Full;
3336                 return modes;
3337         } else
3338                 return  SUPPORTED_1000baseT_Half
3339                         | SUPPORTED_1000baseT_Full
3340                         | SUPPORTED_Autoneg
3341                         | SUPPORTED_FIBRE;
3342 }
3343
3344 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3345 {
3346         struct sky2_port *sky2 = netdev_priv(dev);
3347         struct sky2_hw *hw = sky2->hw;
3348
3349         ecmd->transceiver = XCVR_INTERNAL;
3350         ecmd->supported = sky2_supported_modes(hw);
3351         ecmd->phy_address = PHY_ADDR_MARV;
3352         if (sky2_is_copper(hw)) {
3353                 ecmd->port = PORT_TP;
3354                 ecmd->speed = sky2->speed;
3355         } else {
3356                 ecmd->speed = SPEED_1000;
3357                 ecmd->port = PORT_FIBRE;
3358         }
3359
3360         ecmd->advertising = sky2->advertising;
3361         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3362                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3363         ecmd->duplex = sky2->duplex;
3364         return 0;
3365 }
3366
3367 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3368 {
3369         struct sky2_port *sky2 = netdev_priv(dev);
3370         const struct sky2_hw *hw = sky2->hw;
3371         u32 supported = sky2_supported_modes(hw);
3372
3373         if (ecmd->autoneg == AUTONEG_ENABLE) {
3374                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3375                 ecmd->advertising = supported;
3376                 sky2->duplex = -1;
3377                 sky2->speed = -1;
3378         } else {
3379                 u32 setting;
3380
3381                 switch (ecmd->speed) {
3382                 case SPEED_1000:
3383                         if (ecmd->duplex == DUPLEX_FULL)
3384                                 setting = SUPPORTED_1000baseT_Full;
3385                         else if (ecmd->duplex == DUPLEX_HALF)
3386                                 setting = SUPPORTED_1000baseT_Half;
3387                         else
3388                                 return -EINVAL;
3389                         break;
3390                 case SPEED_100:
3391                         if (ecmd->duplex == DUPLEX_FULL)
3392                                 setting = SUPPORTED_100baseT_Full;
3393                         else if (ecmd->duplex == DUPLEX_HALF)
3394                                 setting = SUPPORTED_100baseT_Half;
3395                         else
3396                                 return -EINVAL;
3397                         break;
3398
3399                 case SPEED_10:
3400                         if (ecmd->duplex == DUPLEX_FULL)
3401                                 setting = SUPPORTED_10baseT_Full;
3402                         else if (ecmd->duplex == DUPLEX_HALF)
3403                                 setting = SUPPORTED_10baseT_Half;
3404                         else
3405                                 return -EINVAL;
3406                         break;
3407                 default:
3408                         return -EINVAL;
3409                 }
3410
3411                 if ((setting & supported) == 0)
3412                         return -EINVAL;
3413
3414                 sky2->speed = ecmd->speed;
3415                 sky2->duplex = ecmd->duplex;
3416                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3417         }
3418
3419         sky2->advertising = ecmd->advertising;
3420
3421         if (netif_running(dev)) {
3422                 sky2_phy_reinit(sky2);
3423                 sky2_set_multicast(dev);
3424         }
3425
3426         return 0;
3427 }
3428
3429 static void sky2_get_drvinfo(struct net_device *dev,
3430                              struct ethtool_drvinfo *info)
3431 {
3432         struct sky2_port *sky2 = netdev_priv(dev);
3433
3434         strcpy(info->driver, DRV_NAME);
3435         strcpy(info->version, DRV_VERSION);
3436         strcpy(info->fw_version, "N/A");
3437         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3438 }
3439
3440 static const struct sky2_stat {
3441         char name[ETH_GSTRING_LEN];
3442         u16 offset;
3443 } sky2_stats[] = {
3444         { "tx_bytes",      GM_TXO_OK_HI },
3445         { "rx_bytes",      GM_RXO_OK_HI },
3446         { "tx_broadcast",  GM_TXF_BC_OK },
3447         { "rx_broadcast",  GM_RXF_BC_OK },
3448         { "tx_multicast",  GM_TXF_MC_OK },
3449         { "rx_multicast",  GM_RXF_MC_OK },
3450         { "tx_unicast",    GM_TXF_UC_OK },
3451         { "rx_unicast",    GM_RXF_UC_OK },
3452         { "tx_mac_pause",  GM_TXF_MPAUSE },
3453         { "rx_mac_pause",  GM_RXF_MPAUSE },
3454         { "collisions",    GM_TXF_COL },
3455         { "late_collision",GM_TXF_LAT_COL },
3456         { "aborted",       GM_TXF_ABO_COL },
3457         { "single_collisions", GM_TXF_SNG_COL },
3458         { "multi_collisions", GM_TXF_MUL_COL },
3459
3460         { "rx_short",      GM_RXF_SHT },
3461         { "rx_runt",       GM_RXE_FRAG },
3462         { "rx_64_byte_packets", GM_RXF_64B },
3463         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3464         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3465         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3466         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3467         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3468         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3469         { "rx_too_long",   GM_RXF_LNG_ERR },
3470         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3471         { "rx_jabber",     GM_RXF_JAB_PKT },
3472         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3473
3474         { "tx_64_byte_packets", GM_TXF_64B },
3475         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3476         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3477         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3478         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3479         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3480         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3481         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3482 };
3483
3484 static u32 sky2_get_rx_csum(struct net_device *dev)
3485 {
3486         struct sky2_port *sky2 = netdev_priv(dev);
3487
3488         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3489 }
3490
3491 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3492 {
3493         struct sky2_port *sky2 = netdev_priv(dev);
3494
3495         if (data)
3496                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3497         else
3498                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3499
3500         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3501                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3502
3503         return 0;
3504 }
3505
3506 static u32 sky2_get_msglevel(struct net_device *netdev)
3507 {
3508         struct sky2_port *sky2 = netdev_priv(netdev);
3509         return sky2->msg_enable;
3510 }
3511
3512 static int sky2_nway_reset(struct net_device *dev)
3513 {
3514         struct sky2_port *sky2 = netdev_priv(dev);
3515
3516         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3517                 return -EINVAL;
3518
3519         sky2_phy_reinit(sky2);
3520         sky2_set_multicast(dev);
3521
3522         return 0;
3523 }
3524
3525 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3526 {
3527         struct sky2_hw *hw = sky2->hw;
3528         unsigned port = sky2->port;
3529         int i;
3530
3531         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3532             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3533         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3534             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3535
3536         for (i = 2; i < count; i++)
3537                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3538 }
3539
3540 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3541 {
3542         struct sky2_port *sky2 = netdev_priv(netdev);
3543         sky2->msg_enable = value;
3544 }
3545
3546 static int sky2_get_sset_count(struct net_device *dev, int sset)
3547 {
3548         switch (sset) {
3549         case ETH_SS_STATS:
3550                 return ARRAY_SIZE(sky2_stats);
3551         default:
3552                 return -EOPNOTSUPP;
3553         }
3554 }
3555
3556 static void sky2_get_ethtool_stats(struct net_device *dev,
3557                                    struct ethtool_stats *stats, u64 * data)
3558 {
3559         struct sky2_port *sky2 = netdev_priv(dev);
3560
3561         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3562 }
3563
3564 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3565 {
3566         int i;
3567
3568         switch (stringset) {
3569         case ETH_SS_STATS:
3570                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3571                         memcpy(data + i * ETH_GSTRING_LEN,
3572                                sky2_stats[i].name, ETH_GSTRING_LEN);
3573                 break;
3574         }
3575 }
3576
3577 static int sky2_set_mac_address(struct net_device *dev, void *p)
3578 {
3579         struct sky2_port *sky2 = netdev_priv(dev);
3580         struct sky2_hw *hw = sky2->hw;
3581         unsigned port = sky2->port;
3582         const struct sockaddr *addr = p;
3583
3584         if (!is_valid_ether_addr(addr->sa_data))
3585                 return -EADDRNOTAVAIL;
3586
3587         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3588         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3589                     dev->dev_addr, ETH_ALEN);
3590         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3591                     dev->dev_addr, ETH_ALEN);
3592
3593         /* virtual address for data */
3594         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3595
3596         /* physical address: used for pause frames */
3597         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3598
3599         return 0;
3600 }
3601
3602 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3603 {
3604         u32 bit;
3605
3606         bit = ether_crc(ETH_ALEN, addr) & 63;
3607         filter[bit >> 3] |= 1 << (bit & 7);
3608 }
3609
3610 static void sky2_set_multicast(struct net_device *dev)
3611 {
3612         struct sky2_port *sky2 = netdev_priv(dev);
3613         struct sky2_hw *hw = sky2->hw;
3614         unsigned port = sky2->port;
3615         struct dev_mc_list *list = dev->mc_list;
3616         u16 reg;
3617         u8 filter[8];
3618         int rx_pause;
3619         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3620
3621         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3622         memset(filter, 0, sizeof(filter));
3623
3624         reg = gma_read16(hw, port, GM_RX_CTRL);
3625         reg |= GM_RXCR_UCF_ENA;
3626
3627         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3628                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3629         else if (dev->flags & IFF_ALLMULTI)
3630                 memset(filter, 0xff, sizeof(filter));
3631         else if (netdev_mc_empty(dev) && !rx_pause)
3632                 reg &= ~GM_RXCR_MCF_ENA;
3633         else {
3634                 int i;
3635                 reg |= GM_RXCR_MCF_ENA;
3636
3637                 if (rx_pause)
3638                         sky2_add_filter(filter, pause_mc_addr);
3639
3640                 for (i = 0; list && i < netdev_mc_count(dev); i++, list = list->next)
3641                         sky2_add_filter(filter, list->dmi_addr);
3642         }
3643
3644         gma_write16(hw, port, GM_MC_ADDR_H1,
3645                     (u16) filter[0] | ((u16) filter[1] << 8));
3646         gma_write16(hw, port, GM_MC_ADDR_H2,
3647                     (u16) filter[2] | ((u16) filter[3] << 8));
3648         gma_write16(hw, port, GM_MC_ADDR_H3,
3649                     (u16) filter[4] | ((u16) filter[5] << 8));
3650         gma_write16(hw, port, GM_MC_ADDR_H4,
3651                     (u16) filter[6] | ((u16) filter[7] << 8));
3652
3653         gma_write16(hw, port, GM_RX_CTRL, reg);
3654 }
3655
3656 /* Can have one global because blinking is controlled by
3657  * ethtool and that is always under RTNL mutex
3658  */
3659 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3660 {
3661         struct sky2_hw *hw = sky2->hw;
3662         unsigned port = sky2->port;
3663
3664         spin_lock_bh(&sky2->phy_lock);
3665         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3666             hw->chip_id == CHIP_ID_YUKON_EX ||
3667             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3668                 u16 pg;
3669                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3670                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3671
3672                 switch (mode) {
3673                 case MO_LED_OFF:
3674                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3675                                      PHY_M_LEDC_LOS_CTRL(8) |
3676                                      PHY_M_LEDC_INIT_CTRL(8) |
3677                                      PHY_M_LEDC_STA1_CTRL(8) |
3678                                      PHY_M_LEDC_STA0_CTRL(8));
3679                         break;
3680                 case MO_LED_ON:
3681                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3682                                      PHY_M_LEDC_LOS_CTRL(9) |
3683                                      PHY_M_LEDC_INIT_CTRL(9) |
3684                                      PHY_M_LEDC_STA1_CTRL(9) |
3685                                      PHY_M_LEDC_STA0_CTRL(9));
3686                         break;
3687                 case MO_LED_BLINK:
3688                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3689                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3690                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3691                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3692                                      PHY_M_LEDC_STA0_CTRL(0xa));
3693                         break;
3694                 case MO_LED_NORM:
3695                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3696                                      PHY_M_LEDC_LOS_CTRL(1) |
3697                                      PHY_M_LEDC_INIT_CTRL(8) |
3698                                      PHY_M_LEDC_STA1_CTRL(7) |
3699                                      PHY_M_LEDC_STA0_CTRL(7));
3700                 }
3701
3702                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3703         } else
3704                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3705                                      PHY_M_LED_MO_DUP(mode) |
3706                                      PHY_M_LED_MO_10(mode) |
3707                                      PHY_M_LED_MO_100(mode) |
3708                                      PHY_M_LED_MO_1000(mode) |
3709                                      PHY_M_LED_MO_RX(mode) |
3710                                      PHY_M_LED_MO_TX(mode));
3711
3712         spin_unlock_bh(&sky2->phy_lock);
3713 }
3714
3715 /* blink LED's for finding board */
3716 static int sky2_phys_id(struct net_device *dev, u32 data)
3717 {
3718         struct sky2_port *sky2 = netdev_priv(dev);
3719         unsigned int i;
3720
3721         if (data == 0)
3722                 data = UINT_MAX;
3723
3724         for (i = 0; i < data; i++) {
3725                 sky2_led(sky2, MO_LED_ON);
3726                 if (msleep_interruptible(500))
3727                         break;
3728                 sky2_led(sky2, MO_LED_OFF);
3729                 if (msleep_interruptible(500))
3730                         break;
3731         }
3732         sky2_led(sky2, MO_LED_NORM);
3733
3734         return 0;
3735 }
3736
3737 static void sky2_get_pauseparam(struct net_device *dev,
3738                                 struct ethtool_pauseparam *ecmd)
3739 {
3740         struct sky2_port *sky2 = netdev_priv(dev);
3741
3742         switch (sky2->flow_mode) {
3743         case FC_NONE:
3744                 ecmd->tx_pause = ecmd->rx_pause = 0;
3745                 break;
3746         case FC_TX:
3747                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3748                 break;
3749         case FC_RX:
3750                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3751                 break;
3752         case FC_BOTH:
3753                 ecmd->tx_pause = ecmd->rx_pause = 1;
3754         }
3755
3756         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3757                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3758 }
3759
3760 static int sky2_set_pauseparam(struct net_device *dev,
3761                                struct ethtool_pauseparam *ecmd)
3762 {
3763         struct sky2_port *sky2 = netdev_priv(dev);
3764
3765         if (ecmd->autoneg == AUTONEG_ENABLE)
3766                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3767         else
3768                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3769
3770         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3771
3772         if (netif_running(dev))
3773                 sky2_phy_reinit(sky2);
3774
3775         return 0;
3776 }
3777
3778 static int sky2_get_coalesce(struct net_device *dev,
3779                              struct ethtool_coalesce *ecmd)
3780 {
3781         struct sky2_port *sky2 = netdev_priv(dev);
3782         struct sky2_hw *hw = sky2->hw;
3783
3784         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3785                 ecmd->tx_coalesce_usecs = 0;
3786         else {
3787                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3788                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3789         }
3790         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3791
3792         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3793                 ecmd->rx_coalesce_usecs = 0;
3794         else {
3795                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3796                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3797         }
3798         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3799
3800         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3801                 ecmd->rx_coalesce_usecs_irq = 0;
3802         else {
3803                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3804                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3805         }
3806
3807         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3808
3809         return 0;
3810 }
3811
3812 /* Note: this affect both ports */
3813 static int sky2_set_coalesce(struct net_device *dev,
3814                              struct ethtool_coalesce *ecmd)
3815 {
3816         struct sky2_port *sky2 = netdev_priv(dev);
3817         struct sky2_hw *hw = sky2->hw;
3818         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3819
3820         if (ecmd->tx_coalesce_usecs > tmax ||
3821             ecmd->rx_coalesce_usecs > tmax ||
3822             ecmd->rx_coalesce_usecs_irq > tmax)
3823                 return -EINVAL;
3824
3825         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3826                 return -EINVAL;
3827         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3828                 return -EINVAL;
3829         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3830                 return -EINVAL;
3831
3832         if (ecmd->tx_coalesce_usecs == 0)
3833                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3834         else {
3835                 sky2_write32(hw, STAT_TX_TIMER_INI,
3836                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3837                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3838         }
3839         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3840
3841         if (ecmd->rx_coalesce_usecs == 0)
3842                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3843         else {
3844                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3845                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3846                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3847         }
3848         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3849
3850         if (ecmd->rx_coalesce_usecs_irq == 0)
3851                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3852         else {
3853                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3854                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3855                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3856         }
3857         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3858         return 0;
3859 }
3860
3861 static void sky2_get_ringparam(struct net_device *dev,
3862                                struct ethtool_ringparam *ering)
3863 {
3864         struct sky2_port *sky2 = netdev_priv(dev);
3865
3866         ering->rx_max_pending = RX_MAX_PENDING;
3867         ering->rx_mini_max_pending = 0;
3868         ering->rx_jumbo_max_pending = 0;
3869         ering->tx_max_pending = TX_MAX_PENDING;
3870
3871         ering->rx_pending = sky2->rx_pending;
3872         ering->rx_mini_pending = 0;
3873         ering->rx_jumbo_pending = 0;
3874         ering->tx_pending = sky2->tx_pending;
3875 }
3876
3877 static int sky2_set_ringparam(struct net_device *dev,
3878                               struct ethtool_ringparam *ering)
3879 {
3880         struct sky2_port *sky2 = netdev_priv(dev);
3881
3882         if (ering->rx_pending > RX_MAX_PENDING ||
3883             ering->rx_pending < 8 ||
3884             ering->tx_pending < TX_MIN_PENDING ||
3885             ering->tx_pending > TX_MAX_PENDING)
3886                 return -EINVAL;
3887
3888         sky2_detach(dev);
3889
3890         sky2->rx_pending = ering->rx_pending;
3891         sky2->tx_pending = ering->tx_pending;
3892         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3893
3894         return sky2_reattach(dev);
3895 }
3896
3897 static int sky2_get_regs_len(struct net_device *dev)
3898 {
3899         return 0x4000;
3900 }
3901
3902 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
3903 {
3904         /* This complicated switch statement is to make sure and
3905          * only access regions that are unreserved.
3906          * Some blocks are only valid on dual port cards.
3907          */
3908         switch (b) {
3909         /* second port */
3910         case 5:         /* Tx Arbiter 2 */
3911         case 9:         /* RX2 */
3912         case 14 ... 15: /* TX2 */
3913         case 17: case 19: /* Ram Buffer 2 */
3914         case 22 ... 23: /* Tx Ram Buffer 2 */
3915         case 25:        /* Rx MAC Fifo 1 */
3916         case 27:        /* Tx MAC Fifo 2 */
3917         case 31:        /* GPHY 2 */
3918         case 40 ... 47: /* Pattern Ram 2 */
3919         case 52: case 54: /* TCP Segmentation 2 */
3920         case 112 ... 116: /* GMAC 2 */
3921                 return hw->ports > 1;
3922
3923         case 0:         /* Control */
3924         case 2:         /* Mac address */
3925         case 4:         /* Tx Arbiter 1 */
3926         case 7:         /* PCI express reg */
3927         case 8:         /* RX1 */
3928         case 12 ... 13: /* TX1 */
3929         case 16: case 18:/* Rx Ram Buffer 1 */
3930         case 20 ... 21: /* Tx Ram Buffer 1 */
3931         case 24:        /* Rx MAC Fifo 1 */
3932         case 26:        /* Tx MAC Fifo 1 */
3933         case 28 ... 29: /* Descriptor and status unit */
3934         case 30:        /* GPHY 1*/
3935         case 32 ... 39: /* Pattern Ram 1 */
3936         case 48: case 50: /* TCP Segmentation 1 */
3937         case 56 ... 60: /* PCI space */
3938         case 80 ... 84: /* GMAC 1 */
3939                 return 1;
3940
3941         default:
3942                 return 0;
3943         }
3944 }
3945
3946 /*
3947  * Returns copy of control register region
3948  * Note: ethtool_get_regs always provides full size (16k) buffer
3949  */
3950 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3951                           void *p)
3952 {
3953         const struct sky2_port *sky2 = netdev_priv(dev);
3954         const void __iomem *io = sky2->hw->regs;
3955         unsigned int b;
3956
3957         regs->version = 1;
3958
3959         for (b = 0; b < 128; b++) {
3960                 /* skip poisonous diagnostic ram region in block 3 */
3961                 if (b == 3)
3962                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3963                 else if (sky2_reg_access_ok(sky2->hw, b))
3964                         memcpy_fromio(p, io, 128);
3965                 else
3966                         memset(p, 0, 128);
3967
3968                 p += 128;
3969                 io += 128;
3970         }
3971 }
3972
3973 /* In order to do Jumbo packets on these chips, need to turn off the
3974  * transmit store/forward. Therefore checksum offload won't work.
3975  */
3976 static int no_tx_offload(struct net_device *dev)
3977 {
3978         const struct sky2_port *sky2 = netdev_priv(dev);
3979         const struct sky2_hw *hw = sky2->hw;
3980
3981         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3982 }
3983
3984 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3985 {
3986         if (data && no_tx_offload(dev))
3987                 return -EINVAL;
3988
3989         return ethtool_op_set_tx_csum(dev, data);
3990 }
3991
3992
3993 static int sky2_set_tso(struct net_device *dev, u32 data)
3994 {
3995         if (data && no_tx_offload(dev))
3996                 return -EINVAL;
3997
3998         return ethtool_op_set_tso(dev, data);
3999 }
4000
4001 static int sky2_get_eeprom_len(struct net_device *dev)
4002 {
4003         struct sky2_port *sky2 = netdev_priv(dev);
4004         struct sky2_hw *hw = sky2->hw;
4005         u16 reg2;
4006
4007         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4008         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4009 }
4010
4011 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4012 {
4013         unsigned long start = jiffies;
4014
4015         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4016                 /* Can take up to 10.6 ms for write */
4017                 if (time_after(jiffies, start + HZ/4)) {
4018                         dev_err(&hw->pdev->dev, PFX "VPD cycle timed out");
4019                         return -ETIMEDOUT;
4020                 }
4021                 mdelay(1);
4022         }
4023
4024         return 0;
4025 }
4026
4027 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4028                          u16 offset, size_t length)
4029 {
4030         int rc = 0;
4031
4032         while (length > 0) {
4033                 u32 val;
4034
4035                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4036                 rc = sky2_vpd_wait(hw, cap, 0);
4037                 if (rc)
4038                         break;
4039
4040                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4041
4042                 memcpy(data, &val, min(sizeof(val), length));
4043                 offset += sizeof(u32);
4044                 data += sizeof(u32);
4045                 length -= sizeof(u32);
4046         }
4047
4048         return rc;
4049 }
4050
4051 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4052                           u16 offset, unsigned int length)
4053 {
4054         unsigned int i;
4055         int rc = 0;
4056
4057         for (i = 0; i < length; i += sizeof(u32)) {
4058                 u32 val = *(u32 *)(data + i);
4059
4060                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4061                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4062
4063                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4064                 if (rc)
4065                         break;
4066         }
4067         return rc;
4068 }
4069
4070 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4071                            u8 *data)
4072 {
4073         struct sky2_port *sky2 = netdev_priv(dev);
4074         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4075
4076         if (!cap)
4077                 return -EINVAL;
4078
4079         eeprom->magic = SKY2_EEPROM_MAGIC;
4080
4081         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4082 }
4083
4084 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4085                            u8 *data)
4086 {
4087         struct sky2_port *sky2 = netdev_priv(dev);
4088         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4089
4090         if (!cap)
4091                 return -EINVAL;
4092
4093         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4094                 return -EINVAL;
4095
4096         /* Partial writes not supported */
4097         if ((eeprom->offset & 3) || (eeprom->len & 3))
4098                 return -EINVAL;
4099
4100         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4101 }
4102
4103
4104 static const struct ethtool_ops sky2_ethtool_ops = {
4105         .get_settings   = sky2_get_settings,
4106         .set_settings   = sky2_set_settings,
4107         .get_drvinfo    = sky2_get_drvinfo,
4108         .get_wol        = sky2_get_wol,
4109         .set_wol        = sky2_set_wol,
4110         .get_msglevel   = sky2_get_msglevel,
4111         .set_msglevel   = sky2_set_msglevel,
4112         .nway_reset     = sky2_nway_reset,
4113         .get_regs_len   = sky2_get_regs_len,
4114         .get_regs       = sky2_get_regs,
4115         .get_link       = ethtool_op_get_link,
4116         .get_eeprom_len = sky2_get_eeprom_len,
4117         .get_eeprom     = sky2_get_eeprom,
4118         .set_eeprom     = sky2_set_eeprom,
4119         .set_sg         = ethtool_op_set_sg,
4120         .set_tx_csum    = sky2_set_tx_csum,
4121         .set_tso        = sky2_set_tso,
4122         .get_rx_csum    = sky2_get_rx_csum,
4123         .set_rx_csum    = sky2_set_rx_csum,
4124         .get_strings    = sky2_get_strings,
4125         .get_coalesce   = sky2_get_coalesce,
4126         .set_coalesce   = sky2_set_coalesce,
4127         .get_ringparam  = sky2_get_ringparam,
4128         .set_ringparam  = sky2_set_ringparam,
4129         .get_pauseparam = sky2_get_pauseparam,
4130         .set_pauseparam = sky2_set_pauseparam,
4131         .phys_id        = sky2_phys_id,
4132         .get_sset_count = sky2_get_sset_count,
4133         .get_ethtool_stats = sky2_get_ethtool_stats,
4134 };
4135
4136 #ifdef CONFIG_SKY2_DEBUG
4137
4138 static struct dentry *sky2_debug;
4139
4140
4141 /*
4142  * Read and parse the first part of Vital Product Data
4143  */
4144 #define VPD_SIZE        128
4145 #define VPD_MAGIC       0x82
4146
4147 static const struct vpd_tag {
4148         char tag[2];
4149         char *label;
4150 } vpd_tags[] = {
4151         { "PN", "Part Number" },
4152         { "EC", "Engineering Level" },
4153         { "MN", "Manufacturer" },
4154         { "SN", "Serial Number" },
4155         { "YA", "Asset Tag" },
4156         { "VL", "First Error Log Message" },
4157         { "VF", "Second Error Log Message" },
4158         { "VB", "Boot Agent ROM Configuration" },
4159         { "VE", "EFI UNDI Configuration" },
4160 };
4161
4162 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4163 {
4164         size_t vpd_size;
4165         loff_t offs;
4166         u8 len;
4167         unsigned char *buf;
4168         u16 reg2;
4169
4170         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4171         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4172
4173         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4174         buf = kmalloc(vpd_size, GFP_KERNEL);
4175         if (!buf) {
4176                 seq_puts(seq, "no memory!\n");
4177                 return;
4178         }
4179
4180         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4181                 seq_puts(seq, "VPD read failed\n");
4182                 goto out;
4183         }
4184
4185         if (buf[0] != VPD_MAGIC) {
4186                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4187                 goto out;
4188         }
4189         len = buf[1];
4190         if (len == 0 || len > vpd_size - 4) {
4191                 seq_printf(seq, "Invalid id length: %d\n", len);
4192                 goto out;
4193         }
4194
4195         seq_printf(seq, "%.*s\n", len, buf + 3);
4196         offs = len + 3;
4197
4198         while (offs < vpd_size - 4) {
4199                 int i;
4200
4201                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4202                         break;
4203                 len = buf[offs + 2];
4204                 if (offs + len + 3 >= vpd_size)
4205                         break;
4206
4207                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4208                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4209                                 seq_printf(seq, " %s: %.*s\n",
4210                                            vpd_tags[i].label, len, buf + offs + 3);
4211                                 break;
4212                         }
4213                 }
4214                 offs += len + 3;
4215         }
4216 out:
4217         kfree(buf);
4218 }
4219
4220 static int sky2_debug_show(struct seq_file *seq, void *v)
4221 {
4222         struct net_device *dev = seq->private;
4223         const struct sky2_port *sky2 = netdev_priv(dev);
4224         struct sky2_hw *hw = sky2->hw;
4225         unsigned port = sky2->port;
4226         unsigned idx, last;
4227         int sop;
4228
4229         sky2_show_vpd(seq, hw);
4230
4231         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4232                    sky2_read32(hw, B0_ISRC),
4233                    sky2_read32(hw, B0_IMSK),
4234                    sky2_read32(hw, B0_Y2_SP_ICR));
4235
4236         if (!netif_running(dev)) {
4237                 seq_printf(seq, "network not running\n");
4238                 return 0;
4239         }
4240
4241         napi_disable(&hw->napi);
4242         last = sky2_read16(hw, STAT_PUT_IDX);
4243
4244         if (hw->st_idx == last)
4245                 seq_puts(seq, "Status ring (empty)\n");
4246         else {
4247                 seq_puts(seq, "Status ring\n");
4248                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
4249                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
4250                         const struct sky2_status_le *le = hw->st_le + idx;
4251                         seq_printf(seq, "[%d] %#x %d %#x\n",
4252                                    idx, le->opcode, le->length, le->status);
4253                 }
4254                 seq_puts(seq, "\n");
4255         }
4256
4257         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4258                    sky2->tx_cons, sky2->tx_prod,
4259                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4260                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4261
4262         /* Dump contents of tx ring */
4263         sop = 1;
4264         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4265              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4266                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4267                 u32 a = le32_to_cpu(le->addr);
4268
4269                 if (sop)
4270                         seq_printf(seq, "%u:", idx);
4271                 sop = 0;
4272
4273                 switch(le->opcode & ~HW_OWNER) {
4274                 case OP_ADDR64:
4275                         seq_printf(seq, " %#x:", a);
4276                         break;
4277                 case OP_LRGLEN:
4278                         seq_printf(seq, " mtu=%d", a);
4279                         break;
4280                 case OP_VLAN:
4281                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4282                         break;
4283                 case OP_TCPLISW:
4284                         seq_printf(seq, " csum=%#x", a);
4285                         break;
4286                 case OP_LARGESEND:
4287                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4288                         break;
4289                 case OP_PACKET:
4290                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4291                         break;
4292                 case OP_BUFFER:
4293                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4294                         break;
4295                 default:
4296                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4297                                    a, le16_to_cpu(le->length));
4298                 }
4299
4300                 if (le->ctrl & EOP) {
4301                         seq_putc(seq, '\n');
4302                         sop = 1;
4303                 }
4304         }
4305
4306         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4307                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4308                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4309                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4310
4311         sky2_read32(hw, B0_Y2_SP_LISR);
4312         napi_enable(&hw->napi);
4313         return 0;
4314 }
4315
4316 static int sky2_debug_open(struct inode *inode, struct file *file)
4317 {
4318         return single_open(file, sky2_debug_show, inode->i_private);
4319 }
4320
4321 static const struct file_operations sky2_debug_fops = {
4322         .owner          = THIS_MODULE,
4323         .open           = sky2_debug_open,
4324         .read           = seq_read,
4325         .llseek         = seq_lseek,
4326         .release        = single_release,
4327 };
4328
4329 /*
4330  * Use network device events to create/remove/rename
4331  * debugfs file entries
4332  */
4333 static int sky2_device_event(struct notifier_block *unused,
4334                              unsigned long event, void *ptr)
4335 {
4336         struct net_device *dev = ptr;
4337         struct sky2_port *sky2 = netdev_priv(dev);
4338
4339         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4340                 return NOTIFY_DONE;
4341
4342         switch(event) {
4343         case NETDEV_CHANGENAME:
4344                 if (sky2->debugfs) {
4345                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4346                                                        sky2_debug, dev->name);
4347                 }
4348                 break;
4349
4350         case NETDEV_GOING_DOWN:
4351                 if (sky2->debugfs) {
4352                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4353                                dev->name);
4354                         debugfs_remove(sky2->debugfs);
4355                         sky2->debugfs = NULL;
4356                 }
4357                 break;
4358
4359         case NETDEV_UP:
4360                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4361                                                     sky2_debug, dev,
4362                                                     &sky2_debug_fops);
4363                 if (IS_ERR(sky2->debugfs))
4364                         sky2->debugfs = NULL;
4365         }
4366
4367         return NOTIFY_DONE;
4368 }
4369
4370 static struct notifier_block sky2_notifier = {
4371         .notifier_call = sky2_device_event,
4372 };
4373
4374
4375 static __init void sky2_debug_init(void)
4376 {
4377         struct dentry *ent;
4378
4379         ent = debugfs_create_dir("sky2", NULL);
4380         if (!ent || IS_ERR(ent))
4381                 return;
4382
4383         sky2_debug = ent;
4384         register_netdevice_notifier(&sky2_notifier);
4385 }
4386
4387 static __exit void sky2_debug_cleanup(void)
4388 {
4389         if (sky2_debug) {
4390                 unregister_netdevice_notifier(&sky2_notifier);
4391                 debugfs_remove(sky2_debug);
4392                 sky2_debug = NULL;
4393         }
4394 }
4395
4396 #else
4397 #define sky2_debug_init()
4398 #define sky2_debug_cleanup()
4399 #endif
4400
4401 /* Two copies of network device operations to handle special case of
4402    not allowing netpoll on second port */
4403 static const struct net_device_ops sky2_netdev_ops[2] = {
4404   {
4405         .ndo_open               = sky2_up,
4406         .ndo_stop               = sky2_down,
4407         .ndo_start_xmit         = sky2_xmit_frame,
4408         .ndo_do_ioctl           = sky2_ioctl,
4409         .ndo_validate_addr      = eth_validate_addr,
4410         .ndo_set_mac_address    = sky2_set_mac_address,
4411         .ndo_set_multicast_list = sky2_set_multicast,
4412         .ndo_change_mtu         = sky2_change_mtu,
4413         .ndo_tx_timeout         = sky2_tx_timeout,
4414 #ifdef SKY2_VLAN_TAG_USED
4415         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4416 #endif
4417 #ifdef CONFIG_NET_POLL_CONTROLLER
4418         .ndo_poll_controller    = sky2_netpoll,
4419 #endif
4420   },
4421   {
4422         .ndo_open               = sky2_up,
4423         .ndo_stop               = sky2_down,
4424         .ndo_start_xmit         = sky2_xmit_frame,
4425         .ndo_do_ioctl           = sky2_ioctl,
4426         .ndo_validate_addr      = eth_validate_addr,
4427         .ndo_set_mac_address    = sky2_set_mac_address,
4428         .ndo_set_multicast_list = sky2_set_multicast,
4429         .ndo_change_mtu         = sky2_change_mtu,
4430         .ndo_tx_timeout         = sky2_tx_timeout,
4431 #ifdef SKY2_VLAN_TAG_USED
4432         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4433 #endif
4434   },
4435 };
4436
4437 /* Initialize network device */
4438 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4439                                                      unsigned port,
4440                                                      int highmem, int wol)
4441 {
4442         struct sky2_port *sky2;
4443         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4444
4445         if (!dev) {
4446                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4447                 return NULL;
4448         }
4449
4450         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4451         dev->irq = hw->pdev->irq;
4452         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4453         dev->watchdog_timeo = TX_WATCHDOG;
4454         dev->netdev_ops = &sky2_netdev_ops[port];
4455
4456         sky2 = netdev_priv(dev);
4457         sky2->netdev = dev;
4458         sky2->hw = hw;
4459         sky2->msg_enable = netif_msg_init(debug, default_msg);
4460
4461         /* Auto speed and flow control */
4462         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4463         if (hw->chip_id != CHIP_ID_YUKON_XL)
4464                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4465
4466         sky2->flow_mode = FC_BOTH;
4467
4468         sky2->duplex = -1;
4469         sky2->speed = -1;
4470         sky2->advertising = sky2_supported_modes(hw);
4471         sky2->wol = wol;
4472
4473         spin_lock_init(&sky2->phy_lock);
4474
4475         sky2->tx_pending = TX_DEF_PENDING;
4476         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4477         sky2->rx_pending = RX_DEF_PENDING;
4478
4479         hw->dev[port] = dev;
4480
4481         sky2->port = port;
4482
4483         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4484         if (highmem)
4485                 dev->features |= NETIF_F_HIGHDMA;
4486
4487 #ifdef SKY2_VLAN_TAG_USED
4488         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4489         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4490               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4491                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4492         }
4493 #endif
4494
4495         /* read the mac address */
4496         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4497         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4498
4499         return dev;
4500 }
4501
4502 static void __devinit sky2_show_addr(struct net_device *dev)
4503 {
4504         const struct sky2_port *sky2 = netdev_priv(dev);
4505
4506         if (netif_msg_probe(sky2))
4507                 printk(KERN_INFO PFX "%s: addr %pM\n",
4508                        dev->name, dev->dev_addr);
4509 }
4510
4511 /* Handle software interrupt used during MSI test */
4512 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4513 {
4514         struct sky2_hw *hw = dev_id;
4515         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4516
4517         if (status == 0)
4518                 return IRQ_NONE;
4519
4520         if (status & Y2_IS_IRQ_SW) {
4521                 hw->flags |= SKY2_HW_USE_MSI;
4522                 wake_up(&hw->msi_wait);
4523                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4524         }
4525         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4526
4527         return IRQ_HANDLED;
4528 }
4529
4530 /* Test interrupt path by forcing a a software IRQ */
4531 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4532 {
4533         struct pci_dev *pdev = hw->pdev;
4534         int err;
4535
4536         init_waitqueue_head (&hw->msi_wait);
4537
4538         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4539
4540         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4541         if (err) {
4542                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4543                 return err;
4544         }
4545
4546         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4547         sky2_read8(hw, B0_CTST);
4548
4549         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4550
4551         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4552                 /* MSI test failed, go back to INTx mode */
4553                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4554                          "switching to INTx mode.\n");
4555
4556                 err = -EOPNOTSUPP;
4557                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4558         }
4559
4560         sky2_write32(hw, B0_IMSK, 0);
4561         sky2_read32(hw, B0_IMSK);
4562
4563         free_irq(pdev->irq, hw);
4564
4565         return err;
4566 }
4567
4568 /* This driver supports yukon2 chipset only */
4569 static const char *sky2_name(u8 chipid, char *buf, int sz)
4570 {
4571         const char *name[] = {
4572                 "XL",           /* 0xb3 */
4573                 "EC Ultra",     /* 0xb4 */
4574                 "Extreme",      /* 0xb5 */
4575                 "EC",           /* 0xb6 */
4576                 "FE",           /* 0xb7 */
4577                 "FE+",          /* 0xb8 */
4578                 "Supreme",      /* 0xb9 */
4579                 "UL 2",         /* 0xba */
4580                 "Unknown",      /* 0xbb */
4581                 "Optima",       /* 0xbc */
4582         };
4583
4584         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4585                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4586         else
4587                 snprintf(buf, sz, "(chip %#x)", chipid);
4588         return buf;
4589 }
4590
4591 static int __devinit sky2_probe(struct pci_dev *pdev,
4592                                 const struct pci_device_id *ent)
4593 {
4594         struct net_device *dev;
4595         struct sky2_hw *hw;
4596         int err, using_dac = 0, wol_default;
4597         u32 reg;
4598         char buf1[16];
4599
4600         err = pci_enable_device(pdev);
4601         if (err) {
4602                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4603                 goto err_out;
4604         }
4605
4606         /* Get configuration information
4607          * Note: only regular PCI config access once to test for HW issues
4608          *       other PCI access through shared memory for speed and to
4609          *       avoid MMCONFIG problems.
4610          */
4611         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4612         if (err) {
4613                 dev_err(&pdev->dev, "PCI read config failed\n");
4614                 goto err_out;
4615         }
4616
4617         if (~reg == 0) {
4618                 dev_err(&pdev->dev, "PCI configuration read error\n");
4619                 goto err_out;
4620         }
4621
4622         err = pci_request_regions(pdev, DRV_NAME);
4623         if (err) {
4624                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4625                 goto err_out_disable;
4626         }
4627
4628         pci_set_master(pdev);
4629
4630         if (sizeof(dma_addr_t) > sizeof(u32) &&
4631             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4632                 using_dac = 1;
4633                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4634                 if (err < 0) {
4635                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4636                                 "for consistent allocations\n");
4637                         goto err_out_free_regions;
4638                 }
4639         } else {
4640                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4641                 if (err) {
4642                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4643                         goto err_out_free_regions;
4644                 }
4645         }
4646
4647
4648 #ifdef __BIG_ENDIAN
4649         /* The sk98lin vendor driver uses hardware byte swapping but
4650          * this driver uses software swapping.
4651          */
4652         reg &= ~PCI_REV_DESC;
4653         err = pci_write_config_dword(pdev,PCI_DEV_REG2, reg);
4654         if (err) {
4655                 dev_err(&pdev->dev, "PCI write config failed\n");
4656                 goto err_out_free_regions;
4657         }
4658 #endif
4659
4660         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4661
4662         err = -ENOMEM;
4663
4664         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4665                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4666         if (!hw) {
4667                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4668                 goto err_out_free_regions;
4669         }
4670
4671         hw->pdev = pdev;
4672         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4673
4674         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4675         if (!hw->regs) {
4676                 dev_err(&pdev->dev, "cannot map device registers\n");
4677                 goto err_out_free_hw;
4678         }
4679
4680         /* ring for status responses */
4681         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4682         if (!hw->st_le)
4683                 goto err_out_iounmap;
4684
4685         err = sky2_init(hw);
4686         if (err)
4687                 goto err_out_iounmap;
4688
4689         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4690                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4691
4692         sky2_reset(hw);
4693
4694         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4695         if (!dev) {
4696                 err = -ENOMEM;
4697                 goto err_out_free_pci;
4698         }
4699
4700         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4701                 err = sky2_test_msi(hw);
4702                 if (err == -EOPNOTSUPP)
4703                         pci_disable_msi(pdev);
4704                 else if (err)
4705                         goto err_out_free_netdev;
4706         }
4707
4708         err = register_netdev(dev);
4709         if (err) {
4710                 dev_err(&pdev->dev, "cannot register net device\n");
4711                 goto err_out_free_netdev;
4712         }
4713
4714         netif_carrier_off(dev);
4715
4716         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4717
4718         err = request_irq(pdev->irq, sky2_intr,
4719                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4720                           hw->irq_name, hw);
4721         if (err) {
4722                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4723                 goto err_out_unregister;
4724         }
4725         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4726         napi_enable(&hw->napi);
4727
4728         sky2_show_addr(dev);
4729
4730         if (hw->ports > 1) {
4731                 struct net_device *dev1;
4732
4733                 err = -ENOMEM;
4734                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4735                 if (dev1 && (err = register_netdev(dev1)) == 0)
4736                         sky2_show_addr(dev1);
4737                 else {
4738                         dev_warn(&pdev->dev,
4739                                  "register of second port failed (%d)\n", err);
4740                         hw->dev[1] = NULL;
4741                         hw->ports = 1;
4742                         if (dev1)
4743                                 free_netdev(dev1);
4744                 }
4745         }
4746
4747         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4748         INIT_WORK(&hw->restart_work, sky2_restart);
4749
4750         pci_set_drvdata(pdev, hw);
4751         pdev->d3_delay = 150;
4752
4753         return 0;
4754
4755 err_out_unregister:
4756         if (hw->flags & SKY2_HW_USE_MSI)
4757                 pci_disable_msi(pdev);
4758         unregister_netdev(dev);
4759 err_out_free_netdev:
4760         free_netdev(dev);
4761 err_out_free_pci:
4762         sky2_write8(hw, B0_CTST, CS_RST_SET);
4763         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4764 err_out_iounmap:
4765         iounmap(hw->regs);
4766 err_out_free_hw:
4767         kfree(hw);
4768 err_out_free_regions:
4769         pci_release_regions(pdev);
4770 err_out_disable:
4771         pci_disable_device(pdev);
4772 err_out:
4773         pci_set_drvdata(pdev, NULL);
4774         return err;
4775 }
4776
4777 static void __devexit sky2_remove(struct pci_dev *pdev)
4778 {
4779         struct sky2_hw *hw = pci_get_drvdata(pdev);
4780         int i;
4781
4782         if (!hw)
4783                 return;
4784
4785         del_timer_sync(&hw->watchdog_timer);
4786         cancel_work_sync(&hw->restart_work);
4787
4788         for (i = hw->ports-1; i >= 0; --i)
4789                 unregister_netdev(hw->dev[i]);
4790
4791         sky2_write32(hw, B0_IMSK, 0);
4792
4793         sky2_power_aux(hw);
4794
4795         sky2_write8(hw, B0_CTST, CS_RST_SET);
4796         sky2_read8(hw, B0_CTST);
4797
4798         free_irq(pdev->irq, hw);
4799         if (hw->flags & SKY2_HW_USE_MSI)
4800                 pci_disable_msi(pdev);
4801         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4802         pci_release_regions(pdev);
4803         pci_disable_device(pdev);
4804
4805         for (i = hw->ports-1; i >= 0; --i)
4806                 free_netdev(hw->dev[i]);
4807
4808         iounmap(hw->regs);
4809         kfree(hw);
4810
4811         pci_set_drvdata(pdev, NULL);
4812 }
4813
4814 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4815 {
4816         struct sky2_hw *hw = pci_get_drvdata(pdev);
4817         int i, wol = 0;
4818
4819         if (!hw)
4820                 return 0;
4821
4822         del_timer_sync(&hw->watchdog_timer);
4823         cancel_work_sync(&hw->restart_work);
4824
4825         rtnl_lock();
4826         for (i = 0; i < hw->ports; i++) {
4827                 struct net_device *dev = hw->dev[i];
4828                 struct sky2_port *sky2 = netdev_priv(dev);
4829
4830                 sky2_detach(dev);
4831
4832                 if (sky2->wol)
4833                         sky2_wol_init(sky2);
4834
4835                 wol |= sky2->wol;
4836         }
4837
4838         device_set_wakeup_enable(&pdev->dev, wol != 0);
4839
4840         sky2_write32(hw, B0_IMSK, 0);
4841         napi_disable(&hw->napi);
4842         sky2_power_aux(hw);
4843         rtnl_unlock();
4844
4845         pci_save_state(pdev);
4846         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4847         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4848
4849         return 0;
4850 }
4851
4852 #ifdef CONFIG_PM
4853 static int sky2_resume(struct pci_dev *pdev)
4854 {
4855         struct sky2_hw *hw = pci_get_drvdata(pdev);
4856         int i, err;
4857
4858         if (!hw)
4859                 return 0;
4860
4861         err = pci_set_power_state(pdev, PCI_D0);
4862         if (err)
4863                 goto out;
4864
4865         err = pci_restore_state(pdev);
4866         if (err)
4867                 goto out;
4868
4869         pci_enable_wake(pdev, PCI_D0, 0);
4870
4871         /* Re-enable all clocks */
4872         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4873         if (err) {
4874                 dev_err(&pdev->dev, "PCI write config failed\n");
4875                 goto out;
4876         }
4877
4878         sky2_reset(hw);
4879         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4880         napi_enable(&hw->napi);
4881
4882         rtnl_lock();
4883         for (i = 0; i < hw->ports; i++) {
4884                 err = sky2_reattach(hw->dev[i]);
4885                 if (err)
4886                         goto out;
4887         }
4888         rtnl_unlock();
4889
4890         return 0;
4891 out:
4892         rtnl_unlock();
4893
4894         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4895         pci_disable_device(pdev);
4896         return err;
4897 }
4898 #endif
4899
4900 static void sky2_shutdown(struct pci_dev *pdev)
4901 {
4902         sky2_suspend(pdev, PMSG_SUSPEND);
4903 }
4904
4905 static struct pci_driver sky2_driver = {
4906         .name = DRV_NAME,
4907         .id_table = sky2_id_table,
4908         .probe = sky2_probe,
4909         .remove = __devexit_p(sky2_remove),
4910 #ifdef CONFIG_PM
4911         .suspend = sky2_suspend,
4912         .resume = sky2_resume,
4913 #endif
4914         .shutdown = sky2_shutdown,
4915 };
4916
4917 static int __init sky2_init_module(void)
4918 {
4919         pr_info(PFX "driver version " DRV_VERSION "\n");
4920
4921         sky2_debug_init();
4922         return pci_register_driver(&sky2_driver);
4923 }
4924
4925 static void __exit sky2_cleanup_module(void)
4926 {
4927         pci_unregister_driver(&sky2_driver);
4928         sky2_debug_cleanup();
4929 }
4930
4931 module_init(sky2_init_module);
4932 module_exit(sky2_cleanup_module);
4933
4934 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4935 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4936 MODULE_LICENSE("GPL");
4937 MODULE_VERSION(DRV_VERSION);