Pileus Git - ~andy/linux/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/module.h>
  28 #include <linux/netdevice.h>
  29 #include <linux/dma-mapping.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/ethtool.h>
  32 #include <linux/pci.h>
  33 #include <linux/ip.h>
  34 #include <net/ip.h>
  35 #include <linux/tcp.h>
  36 #include <linux/in.h>
  37 #include <linux/delay.h>
  38 #include <linux/workqueue.h>
  39 #include <linux/if_vlan.h>
  40 #include <linux/prefetch.h>
  41 #include <linux/debugfs.h>
  42 #include <linux/mii.h>
  43
  44 #include <asm/irq.h>
  45
  46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  47 #define SKY2_VLAN_TAG_USED 1
  48 #endif
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.26"
  54 #define PFX                     DRV_NAME " "
  55
  56 /*
  57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  58  * that are organized into three (receive, transmit, status) different rings
  59  * similar to Tigon3.
  60  */
  61
  62 #define RX_LE_SIZE              1024
  63 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  64 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  65 #define RX_DEF_PENDING          RX_MAX_PENDING
  66
  67 /* This is the worst case number of transmit list elements for a single skb:
  68    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  69 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  70 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  71 #define TX_MAX_PENDING          4096
  72 #define TX_DEF_PENDING          127
  73
  74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  76 #define TX_WATCHDOG             (5 * HZ)
  77 #define NAPI_WEIGHT             64
  78 #define PHY_RETRIES             1000
  79
  80 #define SKY2_EEPROM_MAGIC       0x9955aabb
  81
  82
  83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  84
  85 static const u32 default_msg =
  86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  89
  90 static int debug = -1;          /* defaults above */
  91 module_param(debug, int, 0);
  92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  93
  94 static int copybreak __read_mostly = 128;
  95 module_param(copybreak, int, 0);
  96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  97
  98 static int disable_msi = 0;
  99 module_param(disable_msi, int, 0);
 100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 101
 102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 144         { 0 }
 145 };
 146
 147 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 148
 149 /* Avoid conditionals by using array */
 150 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 151 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 152 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 153
 154 static void sky2_set_multicast(struct net_device *dev);
 155
 156 /* Access to PHY via serial interconnect */
 157 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 158 {
 159         int i;
 160
 161         gma_write16(hw, port, GM_SMI_DATA, val);
 162         gma_write16(hw, port, GM_SMI_CTRL,
 163                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 164
 165         for (i = 0; i < PHY_RETRIES; i++) {
 166                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 167                 if (ctrl == 0xffff)
 168                         goto io_error;
 169
 170                 if (!(ctrl & GM_SMI_CT_BUSY))
 171                         return 0;
 172
 173                 udelay(10);
 174         }
 175
 176         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 177         return -ETIMEDOUT;
 178
 179 io_error:
 180         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 181         return -EIO;
 182 }
 183
 184 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 185 {
 186         int i;
 187
 188         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 189                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 190
 191         for (i = 0; i < PHY_RETRIES; i++) {
 192                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 193                 if (ctrl == 0xffff)
 194                         goto io_error;
 195
 196                 if (ctrl & GM_SMI_CT_RD_VAL) {
 197                         *val = gma_read16(hw, port, GM_SMI_DATA);
 198                         return 0;
 199                 }
 200
 201                 udelay(10);
 202         }
 203
 204         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 205         return -ETIMEDOUT;
 206 io_error:
 207         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 208         return -EIO;
 209 }
 210
 211 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 212 {
 213         u16 v;
 214         __gm_phy_read(hw, port, reg, &v);
 215         return v;
 216 }
 217
 218
 219 static void sky2_power_on(struct sky2_hw *hw)
 220 {
 221         /* switch power to VCC (WA for VAUX problem) */
 222         sky2_write8(hw, B0_POWER_CTRL,
 223                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 224
 225         /* disable Core Clock Division, */
 226         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 227
 228         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 229                 /* enable bits are inverted */
 230                 sky2_write8(hw, B2_Y2_CLK_GATE,
 231                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 232                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 233                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 234         else
 235                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 236
 237         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 238                 u32 reg;
 239
 240                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 241
 242                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 243                 /* set all bits to 0 except bits 15..12 and 8 */
 244                 reg &= P_ASPM_CONTROL_MSK;
 245                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 246
 247                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 248                 /* set all bits to 0 except bits 28 & 27 */
 249                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 250                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 251
 252                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 253
 254                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 255
 256                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 257                 reg = sky2_read32(hw, B2_GP_IO);
 258                 reg |= GLB_GPIO_STAT_RACE_DIS;
 259                 sky2_write32(hw, B2_GP_IO, reg);
 260
 261                 sky2_read32(hw, B2_GP_IO);
 262         }
 263
 264         /* Turn on "driver loaded" LED */
 265         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 266 }
 267
 268 static void sky2_power_aux(struct sky2_hw *hw)
 269 {
 270         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 271                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 272         else
 273                 /* enable bits are inverted */
 274                 sky2_write8(hw, B2_Y2_CLK_GATE,
 275                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 276                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 277                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 278
 279         /* switch power to VAUX if supported and PME from D3cold */
 280         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 281              pci_pme_capable(hw->pdev, PCI_D3cold))
 282                 sky2_write8(hw, B0_POWER_CTRL,
 283                             (PC_VAUX_ENA | PC_VCC_ENA |
 284                              PC_VAUX_ON | PC_VCC_OFF));
 285
 286         /* turn off "driver loaded LED" */
 287         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 288 }
 289
 290 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 291 {
 292         u16 reg;
 293
 294         /* disable all GMAC IRQ's */
 295         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 296
 297         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 298         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 301
 302         reg = gma_read16(hw, port, GM_RX_CTRL);
 303         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 304         gma_write16(hw, port, GM_RX_CTRL, reg);
 305 }
 306
 307 /* flow control to advertise bits */
 308 static const u16 copper_fc_adv[] = {
 309         [FC_NONE]       = 0,
 310         [FC_TX]         = PHY_M_AN_ASP,
 311         [FC_RX]         = PHY_M_AN_PC,
 312         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 313 };
 314
 315 /* flow control to advertise bits when using 1000BaseX */
 316 static const u16 fiber_fc_adv[] = {
 317         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 318         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 319         [FC_RX]   = PHY_M_P_SYM_MD_X,
 320         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 321 };
 322
 323 /* flow control to GMA disable bits */
 324 static const u16 gm_fc_disable[] = {
 325         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 326         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 327         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 328         [FC_BOTH] = 0,
 329 };
 330
 331
 332 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 333 {
 334         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 335         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 336
 337         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 338             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 339                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 340
 341                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 342                            PHY_M_EC_MAC_S_MSK);
 343                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 344
 345                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 346                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 347                         /* set downshift counter to 3x and enable downshift */
 348                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 349                 else
 350                         /* set master & slave downshift counter to 1x */
 351                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 352
 353                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 354         }
 355
 356         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 357         if (sky2_is_copper(hw)) {
 358                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 359                         /* enable automatic crossover */
 360                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 361
 362                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 363                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 364                                 u16 spec;
 365
 366                                 /* Enable Class A driver for FE+ A0 */
 367                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 368                                 spec |= PHY_M_FESC_SEL_CL_A;
 369                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 370                         }
 371                 } else {
 372                         /* disable energy detect */
 373                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 374
 375                         /* enable automatic crossover */
 376                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 377
 378                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 379                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 380                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 381                                 /* set downshift counter to 3x and enable downshift */
 382                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 383                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 384                         }
 385                 }
 386         } else {
 387                 /* workaround for deviation #4.88 (CRC errors) */
 388                 /* disable Automatic Crossover */
 389
 390                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 391         }
 392
 393         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 394
 395         /* special setup for PHY 88E1112 Fiber */
 396         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 397                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 398
 399                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 400                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 401                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 402                 ctrl &= ~PHY_M_MAC_MD_MSK;
 403                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 404                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 405
 406                 if (hw->pmd_type  == 'P') {
 407                         /* select page 1 to access Fiber registers */
 408                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 409
 410                         /* for SFP-module set SIGDET polarity to low */
 411                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 412                         ctrl |= PHY_M_FIB_SIGD_POL;
 413                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 414                 }
 415
 416                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 417         }
 418
 419         ctrl = PHY_CT_RESET;
 420         ct1000 = 0;
 421         adv = PHY_AN_CSMA;
 422         reg = 0;
 423
 424         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 425                 if (sky2_is_copper(hw)) {
 426                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 427                                 ct1000 |= PHY_M_1000C_AFD;
 428                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 429                                 ct1000 |= PHY_M_1000C_AHD;
 430                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 431                                 adv |= PHY_M_AN_100_FD;
 432                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 433                                 adv |= PHY_M_AN_100_HD;
 434                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 435                                 adv |= PHY_M_AN_10_FD;
 436                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 437                                 adv |= PHY_M_AN_10_HD;
 438
 439                 } else {        /* special defines for FIBER (88E1040S only) */
 440                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 441                                 adv |= PHY_M_AN_1000X_AFD;
 442                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 443                                 adv |= PHY_M_AN_1000X_AHD;
 444                 }
 445
 446                 /* Restart Auto-negotiation */
 447                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 448         } else {
 449                 /* forced speed/duplex settings */
 450                 ct1000 = PHY_M_1000C_MSE;
 451
 452                 /* Disable auto update for duplex flow control and duplex */
 453                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 454
 455                 switch (sky2->speed) {
 456                 case SPEED_1000:
 457                         ctrl |= PHY_CT_SP1000;
 458                         reg |= GM_GPCR_SPEED_1000;
 459                         break;
 460                 case SPEED_100:
 461                         ctrl |= PHY_CT_SP100;
 462                         reg |= GM_GPCR_SPEED_100;
 463                         break;
 464                 }
 465
 466                 if (sky2->duplex == DUPLEX_FULL) {
 467                         reg |= GM_GPCR_DUP_FULL;
 468                         ctrl |= PHY_CT_DUP_MD;
 469                 } else if (sky2->speed < SPEED_1000)
 470                         sky2->flow_mode = FC_NONE;
 471         }
 472
 473         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 474                 if (sky2_is_copper(hw))
 475                         adv |= copper_fc_adv[sky2->flow_mode];
 476                 else
 477                         adv |= fiber_fc_adv[sky2->flow_mode];
 478         } else {
 479                 reg |= GM_GPCR_AU_FCT_DIS;
 480                 reg |= gm_fc_disable[sky2->flow_mode];
 481
 482                 /* Forward pause packets to GMAC? */
 483                 if (sky2->flow_mode & FC_RX)
 484                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 485                 else
 486                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 487         }
 488
 489         gma_write16(hw, port, GM_GP_CTRL, reg);
 490
 491         if (hw->flags & SKY2_HW_GIGABIT)
 492                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 493
 494         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 495         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 496
 497         /* Setup Phy LED's */
 498         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 499         ledover = 0;
 500
 501         switch (hw->chip_id) {
 502         case CHIP_ID_YUKON_FE:
 503                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 504                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 505
 506                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 507
 508                 /* delete ACT LED control bits */
 509                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 510                 /* change ACT LED control to blink mode */
 511                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 512                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 513                 break;
 514
 515         case CHIP_ID_YUKON_FE_P:
 516                 /* Enable Link Partner Next Page */
 517                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 518                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 519
 520                 /* disable Energy Detect and enable scrambler */
 521                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 522                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 523
 524                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 525                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 526                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 527                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 528
 529                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 530                 break;
 531
 532         case CHIP_ID_YUKON_XL:
 533                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 534
 535                 /* select page 3 to access LED control register */
 536                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 537
 538                 /* set LED Function Control register */
 539                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 540                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 541                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 542                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 543                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 544
 545                 /* set Polarity Control register */
 546                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 547                              (PHY_M_POLC_LS1_P_MIX(4) |
 548                               PHY_M_POLC_IS0_P_MIX(4) |
 549                               PHY_M_POLC_LOS_CTRL(2) |
 550                               PHY_M_POLC_INIT_CTRL(2) |
 551                               PHY_M_POLC_STA1_CTRL(2) |
 552                               PHY_M_POLC_STA0_CTRL(2)));
 553
 554                 /* restore page register */
 555                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 556                 break;
 557
 558         case CHIP_ID_YUKON_EC_U:
 559         case CHIP_ID_YUKON_EX:
 560         case CHIP_ID_YUKON_SUPR:
 561                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 562
 563                 /* select page 3 to access LED control register */
 564                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 565
 566                 /* set LED Function Control register */
 567                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 568                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 569                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 570                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 571                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 572
 573                 /* set Blink Rate in LED Timer Control Register */
 574                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 575                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 576                 /* restore page register */
 577                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 578                 break;
 579
 580         default:
 581                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 582                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 583
 584                 /* turn off the Rx LED (LED_RX) */
 585                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 586         }
 587
 588         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 589                 /* apply fixes in PHY AFE */
 590                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 591
 592                 /* increase differential signal amplitude in 10BASE-T */
 593                 gm_phy_write(hw, port, 0x18, 0xaa99);
 594                 gm_phy_write(hw, port, 0x17, 0x2011);
 595
 596                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 597                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 598                         gm_phy_write(hw, port, 0x18, 0xa204);
 599                         gm_phy_write(hw, port, 0x17, 0x2002);
 600                 }
 601
 602                 /* set page register to 0 */
 603                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 604         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 605                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 606                 /* apply workaround for integrated resistors calibration */
 607                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 608                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 609         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 610                 /* apply fixes in PHY AFE */
 611                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 612
 613                 /* apply RDAC termination workaround */
 614                 gm_phy_write(hw, port, 24, 0x2800);
 615                 gm_phy_write(hw, port, 23, 0x2001);
 616
 617                 /* set page register back to 0 */
 618                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 619         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 620                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 621                 /* no effect on Yukon-XL */
 622                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 623
 624                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 625                     sky2->speed == SPEED_100) {
 626                         /* turn on 100 Mbps LED (LED_LINK100) */
 627                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 628                 }
 629
 630                 if (ledover)
 631                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 632
 633         }
 634
 635         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 636         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 637                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 638         else
 639                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 640 }
 641
 642 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 643 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 644
 645 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 646 {
 647         u32 reg1;
 648
 649         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 650         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 651         reg1 &= ~phy_power[port];
 652
 653         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 654                 reg1 |= coma_mode[port];
 655
 656         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 657         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 658         sky2_pci_read32(hw, PCI_DEV_REG1);
 659
 660         if (hw->chip_id == CHIP_ID_YUKON_FE)
 661                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 662         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 663                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 664 }
 665
 666 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 667 {
 668         u32 reg1;
 669         u16 ctrl;
 670
 671         /* release GPHY Control reset */
 672         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 673
 674         /* release GMAC reset */
 675         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 676
 677         if (hw->flags & SKY2_HW_NEWER_PHY) {
 678                 /* select page 2 to access MAC control register */
 679                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 680
 681                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 682                 /* allow GMII Power Down */
 683                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 684                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 685
 686                 /* set page register back to 0 */
 687                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 688         }
 689
 690         /* setup General Purpose Control Register */
 691         gma_write16(hw, port, GM_GP_CTRL,
 692                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 693                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 694                     GM_GPCR_AU_SPD_DIS);
 695
 696         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 697                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 698                         /* select page 2 to access MAC control register */
 699                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 700
 701                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 702                         /* enable Power Down */
 703                         ctrl |= PHY_M_PC_POW_D_ENA;
 704                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 705
 706                         /* set page register back to 0 */
 707                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 708                 }
 709
 710                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 711                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 712         }
 713
 714         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 715         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 716         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 717         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 718         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 719 }
 720
 721 /* Force a renegotiation */
 722 static void sky2_phy_reinit(struct sky2_port *sky2)
 723 {
 724         spin_lock_bh(&sky2->phy_lock);
 725         sky2_phy_init(sky2->hw, sky2->port);
 726         spin_unlock_bh(&sky2->phy_lock);
 727 }
 728
 729 /* Put device in state to listen for Wake On Lan */
 730 static void sky2_wol_init(struct sky2_port *sky2)
 731 {
 732         struct sky2_hw *hw = sky2->hw;
 733         unsigned port = sky2->port;
 734         enum flow_control save_mode;
 735         u16 ctrl;
 736
 737         /* Bring hardware out of reset */
 738         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 739         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 740
 741         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 742         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 743
 744         /* Force to 10/100
 745          * sky2_reset will re-enable on resume
 746          */
 747         save_mode = sky2->flow_mode;
 748         ctrl = sky2->advertising;
 749
 750         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 751         sky2->flow_mode = FC_NONE;
 752
 753         spin_lock_bh(&sky2->phy_lock);
 754         sky2_phy_power_up(hw, port);
 755         sky2_phy_init(hw, port);
 756         spin_unlock_bh(&sky2->phy_lock);
 757
 758         sky2->flow_mode = save_mode;
 759         sky2->advertising = ctrl;
 760
 761         /* Set GMAC to no flow control and auto update for speed/duplex */
 762         gma_write16(hw, port, GM_GP_CTRL,
 763                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 764                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 765
 766         /* Set WOL address */
 767         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 768                     sky2->netdev->dev_addr, ETH_ALEN);
 769
 770         /* Turn on appropriate WOL control bits */
 771         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 772         ctrl = 0;
 773         if (sky2->wol & WAKE_PHY)
 774                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 775         else
 776                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 777
 778         if (sky2->wol & WAKE_MAGIC)
 779                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 780         else
 781                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 782
 783         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 784         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 785
 786         /* Disable PiG firmware */
 787         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 788
 789         /* block receiver */
 790         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 791 }
 792
 793 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 794 {
 795         struct net_device *dev = hw->dev[port];
 796
 797         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 798               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 799              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 800                 /* Yukon-Extreme B0 and further Extreme devices */
 801                 /* enable Store & Forward mode for TX */
 802
 803                 if (dev->mtu <= ETH_DATA_LEN)
 804                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 805                                      TX_JUMBO_DIS | TX_STFW_ENA);
 806
 807                 else
 808                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 809                                      TX_JUMBO_ENA| TX_STFW_ENA);
 810         } else {
 811                 if (dev->mtu <= ETH_DATA_LEN)
 812                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 813                 else {
 814                         /* set Tx GMAC FIFO Almost Empty Threshold */
 815                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 816                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 817
 818                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 819
 820                         /* Can't do offload because of lack of store/forward */
 821                         dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
 822                 }
 823         }
 824 }
 825
 826 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 827 {
 828         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 829         u16 reg;
 830         u32 rx_reg;
 831         int i;
 832         const u8 *addr = hw->dev[port]->dev_addr;
 833
 834         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 835         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 836
 837         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 838
 839         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 840                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 841                 /* clear GMAC 1 Control reset */
 842                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 843                 do {
 844                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 845                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 846                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 847                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 848                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 849         }
 850
 851         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 852
 853         /* Enable Transmit FIFO Underrun */
 854         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 855
 856         spin_lock_bh(&sky2->phy_lock);
 857         sky2_phy_power_up(hw, port);
 858         sky2_phy_init(hw, port);
 859         spin_unlock_bh(&sky2->phy_lock);
 860
 861         /* MIB clear */
 862         reg = gma_read16(hw, port, GM_PHY_ADDR);
 863         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 864
 865         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 866                 gma_read16(hw, port, i);
 867         gma_write16(hw, port, GM_PHY_ADDR, reg);
 868
 869         /* transmit control */
 870         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 871
 872         /* receive control reg: unicast + multicast + no FCS  */
 873         gma_write16(hw, port, GM_RX_CTRL,
 874                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 875
 876         /* transmit flow control */
 877         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 878
 879         /* transmit parameter */
 880         gma_write16(hw, port, GM_TX_PARAM,
 881                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 882                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 883                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 884                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 885
 886         /* serial mode register */
 887         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 888                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 889
 890         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 891                 reg |= GM_SMOD_JUMBO_ENA;
 892
 893         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 894
 895         /* virtual address for data */
 896         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 897
 898         /* physical address: used for pause frames */
 899         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 900
 901         /* ignore counter overflows */
 902         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 903         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 904         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 905
 906         /* Configure Rx MAC FIFO */
 907         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 908         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 909         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 910             hw->chip_id == CHIP_ID_YUKON_FE_P)
 911                 rx_reg |= GMF_RX_OVER_ON;
 912
 913         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 914
 915         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 916                 /* Hardware errata - clear flush mask */
 917                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 918         } else {
 919                 /* Flush Rx MAC FIFO on any flow control or error */
 920                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 921         }
 922
 923         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 924         reg = RX_GMF_FL_THR_DEF + 1;
 925         /* Another magic mystery workaround from sk98lin */
 926         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 927             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 928                 reg = 0x178;
 929         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 930
 931         /* Configure Tx MAC FIFO */
 932         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 933         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 934
 935         /* On chips without ram buffer, pause is controled by MAC level */
 936         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 937                 /* Pause threshold is scaled by 8 in bytes */
 938                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 939                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 940                         reg = 1568 / 8;
 941                 else
 942                         reg = 1024 / 8;
 943                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 944                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 945
 946                 sky2_set_tx_stfwd(hw, port);
 947         }
 948
 949         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 950             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 951                 /* disable dynamic watermark */
 952                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 953                 reg &= ~TX_DYN_WM_ENA;
 954                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 955         }
 956 }
 957
 958 /* Assign Ram Buffer allocation to queue */
 959 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 960 {
 961         u32 end;
 962
 963         /* convert from K bytes to qwords used for hw register */
 964         start *= 1024/8;
 965         space *= 1024/8;
 966         end = start + space - 1;
 967
 968         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 969         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 970         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 971         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 972         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 973
 974         if (q == Q_R1 || q == Q_R2) {
 975                 u32 tp = space - space/4;
 976
 977                 /* On receive queue's set the thresholds
 978                  * give receiver priority when > 3/4 full
 979                  * send pause when down to 2K
 980                  */
 981                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 982                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 983
 984                 tp = space - 2048/8;
 985                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 986                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 987         } else {
 988                 /* Enable store & forward on Tx queue's because
 989                  * Tx FIFO is only 1K on Yukon
 990                  */
 991                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 992         }
 993
 994         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 995         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 996 }
 997
 998 /* Setup Bus Memory Interface */
 999 static void sky2_qset(struct sky2_hw *hw, u16 q)
1000 {
1001         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1002         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1003         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1004         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1005 }
1006
1007 /* Setup prefetch unit registers. This is the interface between
1008  * hardware and driver list elements
1009  */
1010 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1011                                dma_addr_t addr, u32 last)
1012 {
1013         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1014         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1015         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1016         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1017         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1018         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1019
1020         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1021 }
1022
1023 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1024 {
1025         struct sky2_tx_le *le = sky2->tx_le + *slot;
1026
1027         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1028         le->ctrl = 0;
1029         return le;
1030 }
1031
1032 static void tx_init(struct sky2_port *sky2)
1033 {
1034         struct sky2_tx_le *le;
1035
1036         sky2->tx_prod = sky2->tx_cons = 0;
1037         sky2->tx_tcpsum = 0;
1038         sky2->tx_last_mss = 0;
1039
1040         le = get_tx_le(sky2, &sky2->tx_prod);
1041         le->addr = 0;
1042         le->opcode = OP_ADDR64 | HW_OWNER;
1043         sky2->tx_last_upper = 0;
1044 }
1045
1046 /* Update chip's next pointer */
1047 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1048 {
1049         /* Make sure write' to descriptors are complete before we tell hardware */
1050         wmb();
1051         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1052
1053         /* Synchronize I/O on since next processor may write to tail */
1054         mmiowb();
1055 }
1056
1057
1058 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1059 {
1060         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1061         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1062         le->ctrl = 0;
1063         return le;
1064 }
1065
1066 /* Build description to hardware for one receive segment */
1067 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1068                         dma_addr_t map, unsigned len)
1069 {
1070         struct sky2_rx_le *le;
1071
1072         if (sizeof(dma_addr_t) > sizeof(u32)) {
1073                 le = sky2_next_rx(sky2);
1074                 le->addr = cpu_to_le32(upper_32_bits(map));
1075                 le->opcode = OP_ADDR64 | HW_OWNER;
1076         }
1077
1078         le = sky2_next_rx(sky2);
1079         le->addr = cpu_to_le32(lower_32_bits(map));
1080         le->length = cpu_to_le16(len);
1081         le->opcode = op | HW_OWNER;
1082 }
1083
1084 /* Build description to hardware for one possibly fragmented skb */
1085 static void sky2_rx_submit(struct sky2_port *sky2,
1086                            const struct rx_ring_info *re)
1087 {
1088         int i;
1089
1090         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1091
1092         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1093                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1094 }
1095
1096
1097 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1098                             unsigned size)
1099 {
1100         struct sk_buff *skb = re->skb;
1101         int i;
1102
1103         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1104         if (pci_dma_mapping_error(pdev, re->data_addr))
1105                 goto mapping_error;
1106
1107         pci_unmap_len_set(re, data_size, size);
1108
1109         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1110                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1111
1112                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1113                                                 frag->page_offset,
1114                                                 frag->size,
1115                                                 PCI_DMA_FROMDEVICE);
1116
1117                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1118                         goto map_page_error;
1119         }
1120         return 0;
1121
1122 map_page_error:
1123         while (--i >= 0) {
1124                 pci_unmap_page(pdev, re->frag_addr[i],
1125                                skb_shinfo(skb)->frags[i].size,
1126                                PCI_DMA_FROMDEVICE);
1127         }
1128
1129         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1130                          PCI_DMA_FROMDEVICE);
1131
1132 mapping_error:
1133         if (net_ratelimit())
1134                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1135                          skb->dev->name);
1136         return -EIO;
1137 }
1138
1139 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1140 {
1141         struct sk_buff *skb = re->skb;
1142         int i;
1143
1144         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1145                          PCI_DMA_FROMDEVICE);
1146
1147         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1148                 pci_unmap_page(pdev, re->frag_addr[i],
1149                                skb_shinfo(skb)->frags[i].size,
1150                                PCI_DMA_FROMDEVICE);
1151 }
1152
1153 /* Tell chip where to start receive checksum.
1154  * Actually has two checksums, but set both same to avoid possible byte
1155  * order problems.
1156  */
1157 static void rx_set_checksum(struct sky2_port *sky2)
1158 {
1159         struct sky2_rx_le *le = sky2_next_rx(sky2);
1160
1161         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1162         le->ctrl = 0;
1163         le->opcode = OP_TCPSTART | HW_OWNER;
1164
1165         sky2_write32(sky2->hw,
1166                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1167                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1168                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1169 }
1170
1171 /*
1172  * The RX Stop command will not work for Yukon-2 if the BMU does not
1173  * reach the end of packet and since we can't make sure that we have
1174  * incoming data, we must reset the BMU while it is not doing a DMA
1175  * transfer. Since it is possible that the RX path is still active,
1176  * the RX RAM buffer will be stopped first, so any possible incoming
1177  * data will not trigger a DMA. After the RAM buffer is stopped, the
1178  * BMU is polled until any DMA in progress is ended and only then it
1179  * will be reset.
1180  */
1181 static void sky2_rx_stop(struct sky2_port *sky2)
1182 {
1183         struct sky2_hw *hw = sky2->hw;
1184         unsigned rxq = rxqaddr[sky2->port];
1185         int i;
1186
1187         /* disable the RAM Buffer receive queue */
1188         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1189
1190         for (i = 0; i < 0xffff; i++)
1191                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1192                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1193                         goto stopped;
1194
1195         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1196                sky2->netdev->name);
1197 stopped:
1198         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1199
1200         /* reset the Rx prefetch unit */
1201         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1202         mmiowb();
1203 }
1204
1205 /* Clean out receive buffer area, assumes receiver hardware stopped */
1206 static void sky2_rx_clean(struct sky2_port *sky2)
1207 {
1208         unsigned i;
1209
1210         memset(sky2->rx_le, 0, RX_LE_BYTES);
1211         for (i = 0; i < sky2->rx_pending; i++) {
1212                 struct rx_ring_info *re = sky2->rx_ring + i;
1213
1214                 if (re->skb) {
1215                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1216                         kfree_skb(re->skb);
1217                         re->skb = NULL;
1218                 }
1219         }
1220 }
1221
1222 /* Basic MII support */
1223 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1224 {
1225         struct mii_ioctl_data *data = if_mii(ifr);
1226         struct sky2_port *sky2 = netdev_priv(dev);
1227         struct sky2_hw *hw = sky2->hw;
1228         int err = -EOPNOTSUPP;
1229
1230         if (!netif_running(dev))
1231                 return -ENODEV; /* Phy still in reset */
1232
1233         switch (cmd) {
1234         case SIOCGMIIPHY:
1235                 data->phy_id = PHY_ADDR_MARV;
1236
1237                 /* fallthru */
1238         case SIOCGMIIREG: {
1239                 u16 val = 0;
1240
1241                 spin_lock_bh(&sky2->phy_lock);
1242                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1243                 spin_unlock_bh(&sky2->phy_lock);
1244
1245                 data->val_out = val;
1246                 break;
1247         }
1248
1249         case SIOCSMIIREG:
1250                 spin_lock_bh(&sky2->phy_lock);
1251                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1252                                    data->val_in);
1253                 spin_unlock_bh(&sky2->phy_lock);
1254                 break;
1255         }
1256         return err;
1257 }
1258
1259 #ifdef SKY2_VLAN_TAG_USED
1260 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1261 {
1262         if (onoff) {
1263                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1264                              RX_VLAN_STRIP_ON);
1265                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1266                              TX_VLAN_TAG_ON);
1267         } else {
1268                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1269                              RX_VLAN_STRIP_OFF);
1270                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1271                              TX_VLAN_TAG_OFF);
1272         }
1273 }
1274
1275 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1276 {
1277         struct sky2_port *sky2 = netdev_priv(dev);
1278         struct sky2_hw *hw = sky2->hw;
1279         u16 port = sky2->port;
1280
1281         netif_tx_lock_bh(dev);
1282         napi_disable(&hw->napi);
1283
1284         sky2->vlgrp = grp;
1285         sky2_set_vlan_mode(hw, port, grp != NULL);
1286
1287         sky2_read32(hw, B0_Y2_SP_LISR);
1288         napi_enable(&hw->napi);
1289         netif_tx_unlock_bh(dev);
1290 }
1291 #endif
1292
1293 /* Amount of required worst case padding in rx buffer */
1294 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1295 {
1296         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1297 }
1298
1299 /*
1300  * Allocate an skb for receiving. If the MTU is large enough
1301  * make the skb non-linear with a fragment list of pages.
1302  */
1303 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1304 {
1305         struct sk_buff *skb;
1306         int i;
1307
1308         skb = netdev_alloc_skb(sky2->netdev,
1309                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1310         if (!skb)
1311                 goto nomem;
1312
1313         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1314                 unsigned char *start;
1315                 /*
1316                  * Workaround for a bug in FIFO that cause hang
1317                  * if the FIFO if the receive buffer is not 64 byte aligned.
1318                  * The buffer returned from netdev_alloc_skb is
1319                  * aligned except if slab debugging is enabled.
1320                  */
1321                 start = PTR_ALIGN(skb->data, 8);
1322                 skb_reserve(skb, start - skb->data);
1323         } else
1324                 skb_reserve(skb, NET_IP_ALIGN);
1325
1326         for (i = 0; i < sky2->rx_nfrags; i++) {
1327                 struct page *page = alloc_page(GFP_ATOMIC);
1328
1329                 if (!page)
1330                         goto free_partial;
1331                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1332         }
1333
1334         return skb;
1335 free_partial:
1336         kfree_skb(skb);
1337 nomem:
1338         return NULL;
1339 }
1340
1341 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1342 {
1343         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1344 }
1345
1346 /*
1347  * Allocate and setup receiver buffer pool.
1348  * Normal case this ends up creating one list element for skb
1349  * in the receive ring. Worst case if using large MTU and each
1350  * allocation falls on a different 64 bit region, that results
1351  * in 6 list elements per ring entry.
1352  * One element is used for checksum enable/disable, and one
1353  * extra to avoid wrap.
1354  */
1355 static int sky2_rx_start(struct sky2_port *sky2)
1356 {
1357         struct sky2_hw *hw = sky2->hw;
1358         struct rx_ring_info *re;
1359         unsigned rxq = rxqaddr[sky2->port];
1360         unsigned i, size, thresh;
1361
1362         sky2->rx_put = sky2->rx_next = 0;
1363         sky2_qset(hw, rxq);
1364
1365         /* On PCI express lowering the watermark gives better performance */
1366         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1367                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1368
1369         /* These chips have no ram buffer?
1370          * MAC Rx RAM Read is controlled by hardware */
1371         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1372             (hw->chip_rev == CHIP_REV_YU_EC_U_A1 ||
1373              hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1374                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1375
1376         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1377
1378         if (!(hw->flags & SKY2_HW_NEW_LE))
1379                 rx_set_checksum(sky2);
1380
1381         /* Space needed for frame data + headers rounded up */
1382         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1383
1384         /* Stopping point for hardware truncation */
1385         thresh = (size - 8) / sizeof(u32);
1386
1387         sky2->rx_nfrags = size >> PAGE_SHIFT;
1388         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1389
1390         /* Compute residue after pages */
1391         size -= sky2->rx_nfrags << PAGE_SHIFT;
1392
1393         /* Optimize to handle small packets and headers */
1394         if (size < copybreak)
1395                 size = copybreak;
1396         if (size < ETH_HLEN)
1397                 size = ETH_HLEN;
1398
1399         sky2->rx_data_size = size;
1400
1401         /* Fill Rx ring */
1402         for (i = 0; i < sky2->rx_pending; i++) {
1403                 re = sky2->rx_ring + i;
1404
1405                 re->skb = sky2_rx_alloc(sky2);
1406                 if (!re->skb)
1407                         goto nomem;
1408
1409                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1410                         dev_kfree_skb(re->skb);
1411                         re->skb = NULL;
1412                         goto nomem;
1413                 }
1414
1415                 sky2_rx_submit(sky2, re);
1416         }
1417
1418         /*
1419          * The receiver hangs if it receives frames larger than the
1420          * packet buffer. As a workaround, truncate oversize frames, but
1421          * the register is limited to 9 bits, so if you do frames > 2052
1422          * you better get the MTU right!
1423          */
1424         if (thresh > 0x1ff)
1425                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1426         else {
1427                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1428                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1429         }
1430
1431         /* Tell chip about available buffers */
1432         sky2_rx_update(sky2, rxq);
1433
1434         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1435             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1436                 /*
1437                  * Disable flushing of non ASF packets;
1438                  * must be done after initializing the BMUs;
1439                  * drivers without ASF support should do this too, otherwise
1440                  * it may happen that they cannot run on ASF devices;
1441                  * remember that the MAC FIFO isn't reset during initialization.
1442                  */
1443                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1444         }
1445
1446         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1447                 /* Enable RX Home Address & Routing Header checksum fix */
1448                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1449                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1450
1451                 /* Enable TX Home Address & Routing Header checksum fix */
1452                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1453                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1454         }
1455
1456
1457
1458         return 0;
1459 nomem:
1460         sky2_rx_clean(sky2);
1461         return -ENOMEM;
1462 }
1463
1464 static int sky2_alloc_buffers(struct sky2_port *sky2)
1465 {
1466         struct sky2_hw *hw = sky2->hw;
1467
1468         /* must be power of 2 */
1469         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1470                                            sky2->tx_ring_size *
1471                                            sizeof(struct sky2_tx_le),
1472                                            &sky2->tx_le_map);
1473         if (!sky2->tx_le)
1474                 goto nomem;
1475
1476         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1477                                 GFP_KERNEL);
1478         if (!sky2->tx_ring)
1479                 goto nomem;
1480
1481         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1482                                            &sky2->rx_le_map);
1483         if (!sky2->rx_le)
1484                 goto nomem;
1485         memset(sky2->rx_le, 0, RX_LE_BYTES);
1486
1487         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1488                                 GFP_KERNEL);
1489         if (!sky2->rx_ring)
1490                 goto nomem;
1491
1492         return 0;
1493 nomem:
1494         return -ENOMEM;
1495 }
1496
1497 static void sky2_free_buffers(struct sky2_port *sky2)
1498 {
1499         struct sky2_hw *hw = sky2->hw;
1500
1501         if (sky2->rx_le) {
1502                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1503                                     sky2->rx_le, sky2->rx_le_map);
1504                 sky2->rx_le = NULL;
1505         }
1506         if (sky2->tx_le) {
1507                 pci_free_consistent(hw->pdev,
1508                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1509                                     sky2->tx_le, sky2->tx_le_map);
1510                 sky2->tx_le = NULL;
1511         }
1512         kfree(sky2->tx_ring);
1513         kfree(sky2->rx_ring);
1514
1515         sky2->tx_ring = NULL;
1516         sky2->rx_ring = NULL;
1517 }
1518
1519 /* Bring up network interface. */
1520 static int sky2_up(struct net_device *dev)
1521 {
1522         struct sky2_port *sky2 = netdev_priv(dev);
1523         struct sky2_hw *hw = sky2->hw;
1524         unsigned port = sky2->port;
1525         u32 imask, ramsize;
1526         int cap, err;
1527         struct net_device *otherdev = hw->dev[sky2->port^1];
1528
1529         /*
1530          * On dual port PCI-X card, there is an problem where status
1531          * can be received out of order due to split transactions
1532          */
1533         if (otherdev && netif_running(otherdev) &&
1534             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1535                 u16 cmd;
1536
1537                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1538                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1539                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1540
1541         }
1542
1543         netif_carrier_off(dev);
1544
1545         err = sky2_alloc_buffers(sky2);
1546         if (err)
1547                 goto err_out;
1548
1549         tx_init(sky2);
1550
1551         sky2_mac_init(hw, port);
1552
1553         /* Register is number of 4K blocks on internal RAM buffer. */
1554         ramsize = sky2_read8(hw, B2_E_0) * 4;
1555         if (ramsize > 0) {
1556                 u32 rxspace;
1557
1558                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1559                 if (ramsize < 16)
1560                         rxspace = ramsize / 2;
1561                 else
1562                         rxspace = 8 + (2*(ramsize - 16))/3;
1563
1564                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1565                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1566
1567                 /* Make sure SyncQ is disabled */
1568                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1569                             RB_RST_SET);
1570         }
1571
1572         sky2_qset(hw, txqaddr[port]);
1573
1574         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1575         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1576                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1577
1578         /* Set almost empty threshold */
1579         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1580             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1581                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1582
1583         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1584                            sky2->tx_ring_size - 1);
1585
1586 #ifdef SKY2_VLAN_TAG_USED
1587         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1588 #endif
1589
1590         err = sky2_rx_start(sky2);
1591         if (err)
1592                 goto err_out;
1593
1594         /* Enable interrupts from phy/mac for port */
1595         imask = sky2_read32(hw, B0_IMSK);
1596         imask |= portirq_msk[port];
1597         sky2_write32(hw, B0_IMSK, imask);
1598         sky2_read32(hw, B0_IMSK);
1599
1600         if (netif_msg_ifup(sky2))
1601                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1602
1603         return 0;
1604
1605 err_out:
1606         sky2_free_buffers(sky2);
1607         return err;
1608 }
1609
1610 /* Modular subtraction in ring */
1611 static inline int tx_inuse(const struct sky2_port *sky2)
1612 {
1613         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1614 }
1615
1616 /* Number of list elements available for next tx */
1617 static inline int tx_avail(const struct sky2_port *sky2)
1618 {
1619         return sky2->tx_pending - tx_inuse(sky2);
1620 }
1621
1622 /* Estimate of number of transmit list elements required */
1623 static unsigned tx_le_req(const struct sk_buff *skb)
1624 {
1625         unsigned count;
1626
1627         count = (skb_shinfo(skb)->nr_frags + 1)
1628                 * (sizeof(dma_addr_t) / sizeof(u32));
1629
1630         if (skb_is_gso(skb))
1631                 ++count;
1632         else if (sizeof(dma_addr_t) == sizeof(u32))
1633                 ++count;        /* possible vlan */
1634
1635         if (skb->ip_summed == CHECKSUM_PARTIAL)
1636                 ++count;
1637
1638         return count;
1639 }
1640
1641 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1642 {
1643         if (re->flags & TX_MAP_SINGLE)
1644                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1645                                  pci_unmap_len(re, maplen),
1646                                  PCI_DMA_TODEVICE);
1647         else if (re->flags & TX_MAP_PAGE)
1648                 pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1649                                pci_unmap_len(re, maplen),
1650                                PCI_DMA_TODEVICE);
1651         re->flags = 0;
1652 }
1653
1654 /*
1655  * Put one packet in ring for transmit.
1656  * A single packet can generate multiple list elements, and
1657  * the number of ring elements will probably be less than the number
1658  * of list elements used.
1659  */
1660 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1661                                    struct net_device *dev)
1662 {
1663         struct sky2_port *sky2 = netdev_priv(dev);
1664         struct sky2_hw *hw = sky2->hw;
1665         struct sky2_tx_le *le = NULL;
1666         struct tx_ring_info *re;
1667         unsigned i, len;
1668         dma_addr_t mapping;
1669         u32 upper;
1670         u16 slot;
1671         u16 mss;
1672         u8 ctrl;
1673
1674         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1675                 return NETDEV_TX_BUSY;
1676
1677         len = skb_headlen(skb);
1678         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1679
1680         if (pci_dma_mapping_error(hw->pdev, mapping))
1681                 goto mapping_error;
1682
1683         slot = sky2->tx_prod;
1684         if (unlikely(netif_msg_tx_queued(sky2)))
1685                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1686                        dev->name, slot, skb->len);
1687
1688         /* Send high bits if needed */
1689         upper = upper_32_bits(mapping);
1690         if (upper != sky2->tx_last_upper) {
1691                 le = get_tx_le(sky2, &slot);
1692                 le->addr = cpu_to_le32(upper);
1693                 sky2->tx_last_upper = upper;
1694                 le->opcode = OP_ADDR64 | HW_OWNER;
1695         }
1696
1697         /* Check for TCP Segmentation Offload */
1698         mss = skb_shinfo(skb)->gso_size;
1699         if (mss != 0) {
1700
1701                 if (!(hw->flags & SKY2_HW_NEW_LE))
1702                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1703
1704                 if (mss != sky2->tx_last_mss) {
1705                         le = get_tx_le(sky2, &slot);
1706                         le->addr = cpu_to_le32(mss);
1707
1708                         if (hw->flags & SKY2_HW_NEW_LE)
1709                                 le->opcode = OP_MSS | HW_OWNER;
1710                         else
1711                                 le->opcode = OP_LRGLEN | HW_OWNER;
1712                         sky2->tx_last_mss = mss;
1713                 }
1714         }
1715
1716         ctrl = 0;
1717 #ifdef SKY2_VLAN_TAG_USED
1718         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1719         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1720                 if (!le) {
1721                         le = get_tx_le(sky2, &slot);
1722                         le->addr = 0;
1723                         le->opcode = OP_VLAN|HW_OWNER;
1724                 } else
1725                         le->opcode |= OP_VLAN;
1726                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1727                 ctrl |= INS_VLAN;
1728         }
1729 #endif
1730
1731         /* Handle TCP checksum offload */
1732         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1733                 /* On Yukon EX (some versions) encoding change. */
1734                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1735                         ctrl |= CALSUM; /* auto checksum */
1736                 else {
1737                         const unsigned offset = skb_transport_offset(skb);
1738                         u32 tcpsum;
1739
1740                         tcpsum = offset << 16;                  /* sum start */
1741                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1742
1743                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1744                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1745                                 ctrl |= UDPTCP;
1746
1747                         if (tcpsum != sky2->tx_tcpsum) {
1748                                 sky2->tx_tcpsum = tcpsum;
1749
1750                                 le = get_tx_le(sky2, &slot);
1751                                 le->addr = cpu_to_le32(tcpsum);
1752                                 le->length = 0; /* initial checksum value */
1753                                 le->ctrl = 1;   /* one packet */
1754                                 le->opcode = OP_TCPLISW | HW_OWNER;
1755                         }
1756                 }
1757         }
1758
1759         re = sky2->tx_ring + slot;
1760         re->flags = TX_MAP_SINGLE;
1761         pci_unmap_addr_set(re, mapaddr, mapping);
1762         pci_unmap_len_set(re, maplen, len);
1763
1764         le = get_tx_le(sky2, &slot);
1765         le->addr = cpu_to_le32(lower_32_bits(mapping));
1766         le->length = cpu_to_le16(len);
1767         le->ctrl = ctrl;
1768         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1769
1770
1771         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1772                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1773
1774                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1775                                        frag->size, PCI_DMA_TODEVICE);
1776
1777                 if (pci_dma_mapping_error(hw->pdev, mapping))
1778                         goto mapping_unwind;
1779
1780                 upper = upper_32_bits(mapping);
1781                 if (upper != sky2->tx_last_upper) {
1782                         le = get_tx_le(sky2, &slot);
1783                         le->addr = cpu_to_le32(upper);
1784                         sky2->tx_last_upper = upper;
1785                         le->opcode = OP_ADDR64 | HW_OWNER;
1786                 }
1787
1788                 re = sky2->tx_ring + slot;
1789                 re->flags = TX_MAP_PAGE;
1790                 pci_unmap_addr_set(re, mapaddr, mapping);
1791                 pci_unmap_len_set(re, maplen, frag->size);
1792
1793                 le = get_tx_le(sky2, &slot);
1794                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1795                 le->length = cpu_to_le16(frag->size);
1796                 le->ctrl = ctrl;
1797                 le->opcode = OP_BUFFER | HW_OWNER;
1798         }
1799
1800         re->skb = skb;
1801         le->ctrl |= EOP;
1802
1803         sky2->tx_prod = slot;
1804
1805         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1806                 netif_stop_queue(dev);
1807
1808         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1809
1810         return NETDEV_TX_OK;
1811
1812 mapping_unwind:
1813         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1814                 re = sky2->tx_ring + i;
1815
1816                 sky2_tx_unmap(hw->pdev, re);
1817         }
1818
1819 mapping_error:
1820         if (net_ratelimit())
1821                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1822         dev_kfree_skb(skb);
1823         return NETDEV_TX_OK;
1824 }
1825
1826 /*
1827  * Free ring elements from starting at tx_cons until "done"
1828  *
1829  * NB:
1830  *  1. The hardware will tell us about partial completion of multi-part
1831  *     buffers so make sure not to free skb to early.
1832  *  2. This may run in parallel start_xmit because the it only
1833  *     looks at the tail of the queue of FIFO (tx_cons), not
1834  *     the head (tx_prod)
1835  */
1836 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1837 {
1838         struct net_device *dev = sky2->netdev;
1839         unsigned idx;
1840
1841         BUG_ON(done >= sky2->tx_ring_size);
1842
1843         for (idx = sky2->tx_cons; idx != done;
1844              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1845                 struct tx_ring_info *re = sky2->tx_ring + idx;
1846                 struct sk_buff *skb = re->skb;
1847
1848                 sky2_tx_unmap(sky2->hw->pdev, re);
1849
1850                 if (skb) {
1851                         if (unlikely(netif_msg_tx_done(sky2)))
1852                                 printk(KERN_DEBUG "%s: tx done %u\n",
1853                                        dev->name, idx);
1854
1855                         dev->stats.tx_packets++;
1856                         dev->stats.tx_bytes += skb->len;
1857
1858                         re->skb = NULL;
1859                         dev_kfree_skb_any(skb);
1860
1861                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1862                 }
1863         }
1864
1865         sky2->tx_cons = idx;
1866         smp_mb();
1867
1868         /* Wake unless it's detached, and called e.g. from sky2_down() */
1869         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4 && netif_device_present(dev))
1870                 netif_wake_queue(dev);
1871 }
1872
1873 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1874 {
1875         /* Disable Force Sync bit and Enable Alloc bit */
1876         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1877                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1878
1879         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1880         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1881         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1882
1883         /* Reset the PCI FIFO of the async Tx queue */
1884         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1885                      BMU_RST_SET | BMU_FIFO_RST);
1886
1887         /* Reset the Tx prefetch units */
1888         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1889                      PREF_UNIT_RST_SET);
1890
1891         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1892         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1893 }
1894
1895 /* Network shutdown */
1896 static int sky2_down(struct net_device *dev)
1897 {
1898         struct sky2_port *sky2 = netdev_priv(dev);
1899         struct sky2_hw *hw = sky2->hw;
1900         unsigned port = sky2->port;
1901         u16 ctrl;
1902         u32 imask;
1903
1904         /* Never really got started! */
1905         if (!sky2->tx_le)
1906                 return 0;
1907
1908         if (netif_msg_ifdown(sky2))
1909                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1910
1911         /* Force flow control off */
1912         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1913
1914         /* Stop transmitter */
1915         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1916         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1917
1918         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1919                      RB_RST_SET | RB_DIS_OP_MD);
1920
1921         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1922         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1923         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1924
1925         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1926
1927         /* Workaround shared GMAC reset */
1928         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1929               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1930                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1931
1932         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1933
1934         /* Force any delayed status interrrupt and NAPI */
1935         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1936         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1937         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1938         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1939
1940         sky2_rx_stop(sky2);
1941
1942         /* Disable port IRQ */
1943         imask = sky2_read32(hw, B0_IMSK);
1944         imask &= ~portirq_msk[port];
1945         sky2_write32(hw, B0_IMSK, imask);
1946         sky2_read32(hw, B0_IMSK);
1947
1948         synchronize_irq(hw->pdev->irq);
1949         napi_synchronize(&hw->napi);
1950
1951         spin_lock_bh(&sky2->phy_lock);
1952         sky2_phy_power_down(hw, port);
1953         spin_unlock_bh(&sky2->phy_lock);
1954
1955         sky2_tx_reset(hw, port);
1956
1957         /* Free any pending frames stuck in HW queue */
1958         sky2_tx_complete(sky2, sky2->tx_prod);
1959
1960         sky2_rx_clean(sky2);
1961
1962         sky2_free_buffers(sky2);
1963
1964         return 0;
1965 }
1966
1967 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1968 {
1969         if (hw->flags & SKY2_HW_FIBRE_PHY)
1970                 return SPEED_1000;
1971
1972         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1973                 if (aux & PHY_M_PS_SPEED_100)
1974                         return SPEED_100;
1975                 else
1976                         return SPEED_10;
1977         }
1978
1979         switch (aux & PHY_M_PS_SPEED_MSK) {
1980         case PHY_M_PS_SPEED_1000:
1981                 return SPEED_1000;
1982         case PHY_M_PS_SPEED_100:
1983                 return SPEED_100;
1984         default:
1985                 return SPEED_10;
1986         }
1987 }
1988
1989 static void sky2_link_up(struct sky2_port *sky2)
1990 {
1991         struct sky2_hw *hw = sky2->hw;
1992         unsigned port = sky2->port;
1993         u16 reg;
1994         static const char *fc_name[] = {
1995                 [FC_NONE]       = "none",
1996                 [FC_TX]         = "tx",
1997                 [FC_RX]         = "rx",
1998                 [FC_BOTH]       = "both",
1999         };
2000
2001         /* enable Rx/Tx */
2002         reg = gma_read16(hw, port, GM_GP_CTRL);
2003         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2004         gma_write16(hw, port, GM_GP_CTRL, reg);
2005
2006         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2007
2008         netif_carrier_on(sky2->netdev);
2009
2010         mod_timer(&hw->watchdog_timer, jiffies + 1);
2011
2012         /* Turn on link LED */
2013         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2014                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2015
2016         if (netif_msg_link(sky2))
2017                 printk(KERN_INFO PFX
2018                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
2019                        sky2->netdev->name, sky2->speed,
2020                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
2021                        fc_name[sky2->flow_status]);
2022 }
2023
2024 static void sky2_link_down(struct sky2_port *sky2)
2025 {
2026         struct sky2_hw *hw = sky2->hw;
2027         unsigned port = sky2->port;
2028         u16 reg;
2029
2030         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2031
2032         reg = gma_read16(hw, port, GM_GP_CTRL);
2033         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2034         gma_write16(hw, port, GM_GP_CTRL, reg);
2035
2036         netif_carrier_off(sky2->netdev);
2037
2038         /* Turn off link LED */
2039         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2040
2041         if (netif_msg_link(sky2))
2042                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
2043
2044         sky2_phy_init(hw, port);
2045 }
2046
2047 static enum flow_control sky2_flow(int rx, int tx)
2048 {
2049         if (rx)
2050                 return tx ? FC_BOTH : FC_RX;
2051         else
2052                 return tx ? FC_TX : FC_NONE;
2053 }
2054
2055 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2056 {
2057         struct sky2_hw *hw = sky2->hw;
2058         unsigned port = sky2->port;
2059         u16 advert, lpa;
2060
2061         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2062         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2063         if (lpa & PHY_M_AN_RF) {
2064                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2065                 return -1;
2066         }
2067
2068         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2069                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2070                        sky2->netdev->name);
2071                 return -1;
2072         }
2073
2074         sky2->speed = sky2_phy_speed(hw, aux);
2075         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2076
2077         /* Since the pause result bits seem to in different positions on
2078          * different chips. look at registers.
2079          */
2080         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2081                 /* Shift for bits in fiber PHY */
2082                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2083                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2084
2085                 if (advert & ADVERTISE_1000XPAUSE)
2086                         advert |= ADVERTISE_PAUSE_CAP;
2087                 if (advert & ADVERTISE_1000XPSE_ASYM)
2088                         advert |= ADVERTISE_PAUSE_ASYM;
2089                 if (lpa & LPA_1000XPAUSE)
2090                         lpa |= LPA_PAUSE_CAP;
2091                 if (lpa & LPA_1000XPAUSE_ASYM)
2092                         lpa |= LPA_PAUSE_ASYM;
2093         }
2094
2095         sky2->flow_status = FC_NONE;
2096         if (advert & ADVERTISE_PAUSE_CAP) {
2097                 if (lpa & LPA_PAUSE_CAP)
2098                         sky2->flow_status = FC_BOTH;
2099                 else if (advert & ADVERTISE_PAUSE_ASYM)
2100                         sky2->flow_status = FC_RX;
2101         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2102                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2103                         sky2->flow_status = FC_TX;
2104         }
2105
2106         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2107             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2108                 sky2->flow_status = FC_NONE;
2109
2110         if (sky2->flow_status & FC_TX)
2111                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2112         else
2113                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2114
2115         return 0;
2116 }
2117
2118 /* Interrupt from PHY */
2119 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2120 {
2121         struct net_device *dev = hw->dev[port];
2122         struct sky2_port *sky2 = netdev_priv(dev);
2123         u16 istatus, phystat;
2124
2125         if (!netif_running(dev))
2126                 return;
2127
2128         spin_lock(&sky2->phy_lock);
2129         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2130         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2131
2132         if (netif_msg_intr(sky2))
2133                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2134                        sky2->netdev->name, istatus, phystat);
2135
2136         if (istatus & PHY_M_IS_AN_COMPL) {
2137                 if (sky2_autoneg_done(sky2, phystat) == 0)
2138                         sky2_link_up(sky2);
2139                 goto out;
2140         }
2141
2142         if (istatus & PHY_M_IS_LSP_CHANGE)
2143                 sky2->speed = sky2_phy_speed(hw, phystat);
2144
2145         if (istatus & PHY_M_IS_DUP_CHANGE)
2146                 sky2->duplex =
2147                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2148
2149         if (istatus & PHY_M_IS_LST_CHANGE) {
2150                 if (phystat & PHY_M_PS_LINK_UP)
2151                         sky2_link_up(sky2);
2152                 else
2153                         sky2_link_down(sky2);
2154         }
2155 out:
2156         spin_unlock(&sky2->phy_lock);
2157 }
2158
2159 /* Special quick link interrupt (Yukon-2 Optima only) */
2160 static void sky2_qlink_intr(struct sky2_hw *hw)
2161 {
2162         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2163         u32 imask;
2164         u16 phy;
2165
2166         /* disable irq */
2167         imask = sky2_read32(hw, B0_IMSK);
2168         imask &= ~Y2_IS_PHY_QLNK;
2169         sky2_write32(hw, B0_IMSK, imask);
2170
2171         /* reset PHY Link Detect */
2172         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2173         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2174         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2175         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2176
2177         sky2_link_up(sky2);
2178 }
2179
2180 /* Transmit timeout is only called if we are running, carrier is up
2181  * and tx queue is full (stopped).
2182  */
2183 static void sky2_tx_timeout(struct net_device *dev)
2184 {
2185         struct sky2_port *sky2 = netdev_priv(dev);
2186         struct sky2_hw *hw = sky2->hw;
2187
2188         if (netif_msg_timer(sky2))
2189                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2190
2191         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2192                dev->name, sky2->tx_cons, sky2->tx_prod,
2193                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2194                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2195
2196         /* can't restart safely under softirq */
2197         schedule_work(&hw->restart_work);
2198 }
2199
2200 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2201 {
2202         struct sky2_port *sky2 = netdev_priv(dev);
2203         struct sky2_hw *hw = sky2->hw;
2204         unsigned port = sky2->port;
2205         int err;
2206         u16 ctl, mode;
2207         u32 imask;
2208
2209         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2210                 return -EINVAL;
2211
2212         if (new_mtu > ETH_DATA_LEN &&
2213             (hw->chip_id == CHIP_ID_YUKON_FE ||
2214              hw->chip_id == CHIP_ID_YUKON_FE_P))
2215                 return -EINVAL;
2216
2217         if (!netif_running(dev)) {
2218                 dev->mtu = new_mtu;
2219                 return 0;
2220         }
2221
2222         imask = sky2_read32(hw, B0_IMSK);
2223         sky2_write32(hw, B0_IMSK, 0);
2224
2225         dev->trans_start = jiffies;     /* prevent tx timeout */
2226         netif_stop_queue(dev);
2227         napi_disable(&hw->napi);
2228
2229         synchronize_irq(hw->pdev->irq);
2230
2231         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2232                 sky2_set_tx_stfwd(hw, port);
2233
2234         ctl = gma_read16(hw, port, GM_GP_CTRL);
2235         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2236         sky2_rx_stop(sky2);
2237         sky2_rx_clean(sky2);
2238
2239         dev->mtu = new_mtu;
2240
2241         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2242                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2243
2244         if (dev->mtu > ETH_DATA_LEN)
2245                 mode |= GM_SMOD_JUMBO_ENA;
2246
2247         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2248
2249         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2250
2251         err = sky2_rx_start(sky2);
2252         sky2_write32(hw, B0_IMSK, imask);
2253
2254         sky2_read32(hw, B0_Y2_SP_LISR);
2255         napi_enable(&hw->napi);
2256
2257         if (err)
2258                 dev_close(dev);
2259         else {
2260                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2261
2262                 netif_wake_queue(dev);
2263         }
2264
2265         return err;
2266 }
2267
2268 /* For small just reuse existing skb for next receive */
2269 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2270                                     const struct rx_ring_info *re,
2271                                     unsigned length)
2272 {
2273         struct sk_buff *skb;
2274
2275         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2276         if (likely(skb)) {
2277                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2278                                             length, PCI_DMA_FROMDEVICE);
2279                 skb_copy_from_linear_data(re->skb, skb->data, length);
2280                 skb->ip_summed = re->skb->ip_summed;
2281                 skb->csum = re->skb->csum;
2282                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2283                                                length, PCI_DMA_FROMDEVICE);
2284                 re->skb->ip_summed = CHECKSUM_NONE;
2285                 skb_put(skb, length);
2286         }
2287         return skb;
2288 }
2289
2290 /* Adjust length of skb with fragments to match received data */
2291 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2292                           unsigned int length)
2293 {
2294         int i, num_frags;
2295         unsigned int size;
2296
2297         /* put header into skb */
2298         size = min(length, hdr_space);
2299         skb->tail += size;
2300         skb->len += size;
2301         length -= size;
2302
2303         num_frags = skb_shinfo(skb)->nr_frags;
2304         for (i = 0; i < num_frags; i++) {
2305                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2306
2307                 if (length == 0) {
2308                         /* don't need this page */
2309                         __free_page(frag->page);
2310                         --skb_shinfo(skb)->nr_frags;
2311                 } else {
2312                         size = min(length, (unsigned) PAGE_SIZE);
2313
2314                         frag->size = size;
2315                         skb->data_len += size;
2316                         skb->truesize += size;
2317                         skb->len += size;
2318                         length -= size;
2319                 }
2320         }
2321 }
2322
2323 /* Normal packet - take skb from ring element and put in a new one  */
2324 static struct sk_buff *receive_new(struct sky2_port *sky2,
2325                                    struct rx_ring_info *re,
2326                                    unsigned int length)
2327 {
2328         struct sk_buff *skb;
2329         struct rx_ring_info nre;
2330         unsigned hdr_space = sky2->rx_data_size;
2331
2332         nre.skb = sky2_rx_alloc(sky2);
2333         if (unlikely(!nre.skb))
2334                 goto nobuf;
2335
2336         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2337                 goto nomap;
2338
2339         skb = re->skb;
2340         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2341         prefetch(skb->data);
2342         *re = nre;
2343
2344         if (skb_shinfo(skb)->nr_frags)
2345                 skb_put_frags(skb, hdr_space, length);
2346         else
2347                 skb_put(skb, length);
2348         return skb;
2349
2350 nomap:
2351         dev_kfree_skb(nre.skb);
2352 nobuf:
2353         return NULL;
2354 }
2355
2356 /*
2357  * Receive one packet.
2358  * For larger packets, get new buffer.
2359  */
2360 static struct sk_buff *sky2_receive(struct net_device *dev,
2361                                     u16 length, u32 status)
2362 {
2363         struct sky2_port *sky2 = netdev_priv(dev);
2364         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2365         struct sk_buff *skb = NULL;
2366         u16 count = (status & GMR_FS_LEN) >> 16;
2367
2368 #ifdef SKY2_VLAN_TAG_USED
2369         /* Account for vlan tag */
2370         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2371                 count -= VLAN_HLEN;
2372 #endif
2373
2374         if (unlikely(netif_msg_rx_status(sky2)))
2375                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2376                        dev->name, sky2->rx_next, status, length);
2377
2378         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2379         prefetch(sky2->rx_ring + sky2->rx_next);
2380
2381         /* This chip has hardware problems that generates bogus status.
2382          * So do only marginal checking and expect higher level protocols
2383          * to handle crap frames.
2384          */
2385         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2386             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2387             length != count)
2388                 goto okay;
2389
2390         if (status & GMR_FS_ANY_ERR)
2391                 goto error;
2392
2393         if (!(status & GMR_FS_RX_OK))
2394                 goto resubmit;
2395
2396         /* if length reported by DMA does not match PHY, packet was truncated */
2397         if (length != count)
2398                 goto len_error;
2399
2400 okay:
2401         if (length < copybreak)
2402                 skb = receive_copy(sky2, re, length);
2403         else
2404                 skb = receive_new(sky2, re, length);
2405
2406         dev->stats.rx_dropped += (skb == NULL);
2407
2408 resubmit:
2409         sky2_rx_submit(sky2, re);
2410
2411         return skb;
2412
2413 len_error:
2414         /* Truncation of overlength packets
2415            causes PHY length to not match MAC length */
2416         ++dev->stats.rx_length_errors;
2417         if (netif_msg_rx_err(sky2) && net_ratelimit())
2418                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2419                         dev->name, status, length);
2420         goto resubmit;
2421
2422 error:
2423         ++dev->stats.rx_errors;
2424         if (status & GMR_FS_RX_FF_OV) {
2425                 dev->stats.rx_over_errors++;
2426                 goto resubmit;
2427         }
2428
2429         if (netif_msg_rx_err(sky2) && net_ratelimit())
2430                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2431                        dev->name, status, length);
2432
2433         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2434                 dev->stats.rx_length_errors++;
2435         if (status & GMR_FS_FRAGMENT)
2436                 dev->stats.rx_frame_errors++;
2437         if (status & GMR_FS_CRC_ERR)
2438                 dev->stats.rx_crc_errors++;
2439
2440         goto resubmit;
2441 }
2442
2443 /* Transmit complete */
2444 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2445 {
2446         struct sky2_port *sky2 = netdev_priv(dev);
2447
2448         if (netif_running(dev))
2449                 sky2_tx_complete(sky2, last);
2450 }
2451
2452 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2453                                u32 status, struct sk_buff *skb)
2454 {
2455 #ifdef SKY2_VLAN_TAG_USED
2456         u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2457         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2458                 if (skb->ip_summed == CHECKSUM_NONE)
2459                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2460                 else
2461                         vlan_gro_receive(&sky2->hw->napi, sky2->vlgrp,
2462                                          vlan_tag, skb);
2463                 return;
2464         }
2465 #endif
2466         if (skb->ip_summed == CHECKSUM_NONE)
2467                 netif_receive_skb(skb);
2468         else
2469                 napi_gro_receive(&sky2->hw->napi, skb);
2470 }
2471
2472 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2473                                 unsigned packets, unsigned bytes)
2474 {
2475         if (packets) {
2476                 struct net_device *dev = hw->dev[port];
2477
2478                 dev->stats.rx_packets += packets;
2479                 dev->stats.rx_bytes += bytes;
2480                 dev->last_rx = jiffies;
2481                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2482         }
2483 }
2484
2485 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2486 {
2487         /* If this happens then driver assuming wrong format for chip type */
2488         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2489
2490         /* Both checksum counters are programmed to start at
2491          * the same offset, so unless there is a problem they
2492          * should match. This failure is an early indication that
2493          * hardware receive checksumming won't work.
2494          */
2495         if (likely((u16)(status >> 16) == (u16)status)) {
2496                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2497                 skb->ip_summed = CHECKSUM_COMPLETE;
2498                 skb->csum = le16_to_cpu(status);
2499         } else {
2500                 dev_notice(&sky2->hw->pdev->dev,
2501                            "%s: receive checksum problem (status = %#x)\n",
2502                            sky2->netdev->name, status);
2503
2504                 /* Disable checksum offload */
2505                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2506                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2507                              BMU_DIS_RX_CHKSUM);
2508         }
2509 }
2510
2511 /* Process status response ring */
2512 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2513 {
2514         int work_done = 0;
2515         unsigned int total_bytes[2] = { 0 };
2516         unsigned int total_packets[2] = { 0 };
2517
2518         rmb();
2519         do {
2520                 struct sky2_port *sky2;
2521                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2522                 unsigned port;
2523                 struct net_device *dev;
2524                 struct sk_buff *skb;
2525                 u32 status;
2526                 u16 length;
2527                 u8 opcode = le->opcode;
2528
2529                 if (!(opcode & HW_OWNER))
2530                         break;
2531
2532                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2533
2534                 port = le->css & CSS_LINK_BIT;
2535                 dev = hw->dev[port];
2536                 sky2 = netdev_priv(dev);
2537                 length = le16_to_cpu(le->length);
2538                 status = le32_to_cpu(le->status);
2539
2540                 le->opcode = 0;
2541                 switch (opcode & ~HW_OWNER) {
2542                 case OP_RXSTAT:
2543                         total_packets[port]++;
2544                         total_bytes[port] += length;
2545
2546                         skb = sky2_receive(dev, length, status);
2547                         if (!skb)
2548                                 break;
2549
2550                         /* This chip reports checksum status differently */
2551                         if (hw->flags & SKY2_HW_NEW_LE) {
2552                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2553                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2554                                     (le->css & CSS_TCPUDPCSOK))
2555                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2556                                 else
2557                                         skb->ip_summed = CHECKSUM_NONE;
2558                         }
2559
2560                         skb->protocol = eth_type_trans(skb, dev);
2561
2562                         sky2_skb_rx(sky2, status, skb);
2563
2564                         /* Stop after net poll weight */
2565                         if (++work_done >= to_do)
2566                                 goto exit_loop;
2567                         break;
2568
2569 #ifdef SKY2_VLAN_TAG_USED
2570                 case OP_RXVLAN:
2571                         sky2->rx_tag = length;
2572                         break;
2573
2574                 case OP_RXCHKSVLAN:
2575                         sky2->rx_tag = length;
2576                         /* fall through */
2577 #endif
2578                 case OP_RXCHKS:
2579                         if (likely(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2580                                 sky2_rx_checksum(sky2, status);
2581                         break;
2582
2583                 case OP_TXINDEXLE:
2584                         /* TX index reports status for both ports */
2585                         sky2_tx_done(hw->dev[0], status & 0xfff);
2586                         if (hw->dev[1])
2587                                 sky2_tx_done(hw->dev[1],
2588                                      ((status >> 24) & 0xff)
2589                                              | (u16)(length & 0xf) << 8);
2590                         break;
2591
2592                 default:
2593                         if (net_ratelimit())
2594                                 printk(KERN_WARNING PFX
2595                                        "unknown status opcode 0x%x\n", opcode);
2596                 }
2597         } while (hw->st_idx != idx);
2598
2599         /* Fully processed status ring so clear irq */
2600         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2601
2602 exit_loop:
2603         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2604         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2605
2606         return work_done;
2607 }
2608
2609 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2610 {
2611         struct net_device *dev = hw->dev[port];
2612
2613         if (net_ratelimit())
2614                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2615                        dev->name, status);
2616
2617         if (status & Y2_IS_PAR_RD1) {
2618                 if (net_ratelimit())
2619                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2620                                dev->name);
2621                 /* Clear IRQ */
2622                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2623         }
2624
2625         if (status & Y2_IS_PAR_WR1) {
2626                 if (net_ratelimit())
2627                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2628                                dev->name);
2629
2630                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2631         }
2632
2633         if (status & Y2_IS_PAR_MAC1) {
2634                 if (net_ratelimit())
2635                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2636                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2637         }
2638
2639         if (status & Y2_IS_PAR_RX1) {
2640                 if (net_ratelimit())
2641                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2642                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2643         }
2644
2645         if (status & Y2_IS_TCP_TXA1) {
2646                 if (net_ratelimit())
2647                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2648                                dev->name);
2649                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2650         }
2651 }
2652
2653 static void sky2_hw_intr(struct sky2_hw *hw)
2654 {
2655         struct pci_dev *pdev = hw->pdev;
2656         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2657         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2658
2659         status &= hwmsk;
2660
2661         if (status & Y2_IS_TIST_OV)
2662                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2663
2664         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2665                 u16 pci_err;
2666
2667                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2668                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2669                 if (net_ratelimit())
2670                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2671                                 pci_err);
2672
2673                 sky2_pci_write16(hw, PCI_STATUS,
2674                                       pci_err | PCI_STATUS_ERROR_BITS);
2675                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2676         }
2677
2678         if (status & Y2_IS_PCI_EXP) {
2679                 /* PCI-Express uncorrectable Error occurred */
2680                 u32 err;
2681
2682                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2683                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2684                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2685                              0xfffffffful);
2686                 if (net_ratelimit())
2687                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2688
2689                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2690                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2691         }
2692
2693         if (status & Y2_HWE_L1_MASK)
2694                 sky2_hw_error(hw, 0, status);
2695         status >>= 8;
2696         if (status & Y2_HWE_L1_MASK)
2697                 sky2_hw_error(hw, 1, status);
2698 }
2699
2700 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2701 {
2702         struct net_device *dev = hw->dev[port];
2703         struct sky2_port *sky2 = netdev_priv(dev);
2704         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2705
2706         if (netif_msg_intr(sky2))
2707                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2708                        dev->name, status);
2709
2710         if (status & GM_IS_RX_CO_OV)
2711                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2712
2713         if (status & GM_IS_TX_CO_OV)
2714                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2715
2716         if (status & GM_IS_RX_FF_OR) {
2717                 ++dev->stats.rx_fifo_errors;
2718                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2719         }
2720
2721         if (status & GM_IS_TX_FF_UR) {
2722                 ++dev->stats.tx_fifo_errors;
2723                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2724         }
2725 }
2726
2727 /* This should never happen it is a bug. */
2728 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2729 {
2730         struct net_device *dev = hw->dev[port];
2731         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2732
2733         dev_err(&hw->pdev->dev, PFX
2734                 "%s: descriptor error q=%#x get=%u put=%u\n",
2735                 dev->name, (unsigned) q, (unsigned) idx,
2736                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2737
2738         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2739 }
2740
2741 static int sky2_rx_hung(struct net_device *dev)
2742 {
2743         struct sky2_port *sky2 = netdev_priv(dev);
2744         struct sky2_hw *hw = sky2->hw;
2745         unsigned port = sky2->port;
2746         unsigned rxq = rxqaddr[port];
2747         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2748         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2749         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2750         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2751
2752         /* If idle and MAC or PCI is stuck */
2753         if (sky2->check.last == dev->last_rx &&
2754             ((mac_rp == sky2->check.mac_rp &&
2755               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2756              /* Check if the PCI RX hang */
2757              (fifo_rp == sky2->check.fifo_rp &&
2758               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2759                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2760                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2761                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2762                 return 1;
2763         } else {
2764                 sky2->check.last = dev->last_rx;
2765                 sky2->check.mac_rp = mac_rp;
2766                 sky2->check.mac_lev = mac_lev;
2767                 sky2->check.fifo_rp = fifo_rp;
2768                 sky2->check.fifo_lev = fifo_lev;
2769                 return 0;
2770         }
2771 }
2772
2773 static void sky2_watchdog(unsigned long arg)
2774 {
2775         struct sky2_hw *hw = (struct sky2_hw *) arg;
2776
2777         /* Check for lost IRQ once a second */
2778         if (sky2_read32(hw, B0_ISRC)) {
2779                 napi_schedule(&hw->napi);
2780         } else {
2781                 int i, active = 0;
2782
2783                 for (i = 0; i < hw->ports; i++) {
2784                         struct net_device *dev = hw->dev[i];
2785                         if (!netif_running(dev))
2786                                 continue;
2787                         ++active;
2788
2789                         /* For chips with Rx FIFO, check if stuck */
2790                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2791                              sky2_rx_hung(dev)) {
2792                                 pr_info(PFX "%s: receiver hang detected\n",
2793                                         dev->name);
2794                                 schedule_work(&hw->restart_work);
2795                                 return;
2796                         }
2797                 }
2798
2799                 if (active == 0)
2800                         return;
2801         }
2802
2803         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2804 }
2805
2806 /* Hardware/software error handling */
2807 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2808 {
2809         if (net_ratelimit())
2810                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2811
2812         if (status & Y2_IS_HW_ERR)
2813                 sky2_hw_intr(hw);
2814
2815         if (status & Y2_IS_IRQ_MAC1)
2816                 sky2_mac_intr(hw, 0);
2817
2818         if (status & Y2_IS_IRQ_MAC2)
2819                 sky2_mac_intr(hw, 1);
2820
2821         if (status & Y2_IS_CHK_RX1)
2822                 sky2_le_error(hw, 0, Q_R1);
2823
2824         if (status & Y2_IS_CHK_RX2)
2825                 sky2_le_error(hw, 1, Q_R2);
2826
2827         if (status & Y2_IS_CHK_TXA1)
2828                 sky2_le_error(hw, 0, Q_XA1);
2829
2830         if (status & Y2_IS_CHK_TXA2)
2831                 sky2_le_error(hw, 1, Q_XA2);
2832 }
2833
2834 static int sky2_poll(struct napi_struct *napi, int work_limit)
2835 {
2836         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2837         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2838         int work_done = 0;
2839         u16 idx;
2840
2841         if (unlikely(status & Y2_IS_ERROR))
2842                 sky2_err_intr(hw, status);
2843
2844         if (status & Y2_IS_IRQ_PHY1)
2845                 sky2_phy_intr(hw, 0);
2846
2847         if (status & Y2_IS_IRQ_PHY2)
2848                 sky2_phy_intr(hw, 1);
2849
2850         if (status & Y2_IS_PHY_QLNK)
2851                 sky2_qlink_intr(hw);
2852
2853         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2854                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2855
2856                 if (work_done >= work_limit)
2857                         goto done;
2858         }
2859
2860         napi_complete(napi);
2861         sky2_read32(hw, B0_Y2_SP_LISR);
2862 done:
2863
2864         return work_done;
2865 }
2866
2867 static irqreturn_t sky2_intr(int irq, void *dev_id)
2868 {
2869         struct sky2_hw *hw = dev_id;
2870         u32 status;
2871
2872         /* Reading this mask interrupts as side effect */
2873         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2874         if (status == 0 || status == ~0)
2875                 return IRQ_NONE;
2876
2877         prefetch(&hw->st_le[hw->st_idx]);
2878
2879         napi_schedule(&hw->napi);
2880
2881         return IRQ_HANDLED;
2882 }
2883
2884 #ifdef CONFIG_NET_POLL_CONTROLLER
2885 static void sky2_netpoll(struct net_device *dev)
2886 {
2887         struct sky2_port *sky2 = netdev_priv(dev);
2888
2889         napi_schedule(&sky2->hw->napi);
2890 }
2891 #endif
2892
2893 /* Chip internal frequency for clock calculations */
2894 static u32 sky2_mhz(const struct sky2_hw *hw)
2895 {
2896         switch (hw->chip_id) {
2897         case CHIP_ID_YUKON_EC:
2898         case CHIP_ID_YUKON_EC_U:
2899         case CHIP_ID_YUKON_EX:
2900         case CHIP_ID_YUKON_SUPR:
2901         case CHIP_ID_YUKON_UL_2:
2902         case CHIP_ID_YUKON_OPT:
2903                 return 125;
2904
2905         case CHIP_ID_YUKON_FE:
2906                 return 100;
2907
2908         case CHIP_ID_YUKON_FE_P:
2909                 return 50;
2910
2911         case CHIP_ID_YUKON_XL:
2912                 return 156;
2913
2914         default:
2915                 BUG();
2916         }
2917 }
2918
2919 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2920 {
2921         return sky2_mhz(hw) * us;
2922 }
2923
2924 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2925 {
2926         return clk / sky2_mhz(hw);
2927 }
2928
2929
2930 static int __devinit sky2_init(struct sky2_hw *hw)
2931 {
2932         u8 t8;
2933
2934         /* Enable all clocks and check for bad PCI access */
2935         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2936
2937         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2938
2939         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2940         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2941
2942         switch(hw->chip_id) {
2943         case CHIP_ID_YUKON_XL:
2944                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2945                 break;
2946
2947         case CHIP_ID_YUKON_EC_U:
2948                 hw->flags = SKY2_HW_GIGABIT
2949                         | SKY2_HW_NEWER_PHY
2950                         | SKY2_HW_ADV_POWER_CTL;
2951                 break;
2952
2953         case CHIP_ID_YUKON_EX:
2954                 hw->flags = SKY2_HW_GIGABIT
2955                         | SKY2_HW_NEWER_PHY
2956                         | SKY2_HW_NEW_LE
2957                         | SKY2_HW_ADV_POWER_CTL;
2958
2959                 /* New transmit checksum */
2960                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2961                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2962                 break;
2963
2964         case CHIP_ID_YUKON_EC:
2965                 /* This rev is really old, and requires untested workarounds */
2966                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2967                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2968                         return -EOPNOTSUPP;
2969                 }
2970                 hw->flags = SKY2_HW_GIGABIT;
2971                 break;
2972
2973         case CHIP_ID_YUKON_FE:
2974                 break;
2975
2976         case CHIP_ID_YUKON_FE_P:
2977                 hw->flags = SKY2_HW_NEWER_PHY
2978                         | SKY2_HW_NEW_LE
2979                         | SKY2_HW_AUTO_TX_SUM
2980                         | SKY2_HW_ADV_POWER_CTL;
2981                 break;
2982
2983         case CHIP_ID_YUKON_SUPR:
2984                 hw->flags = SKY2_HW_GIGABIT
2985                         | SKY2_HW_NEWER_PHY
2986                         | SKY2_HW_NEW_LE
2987                         | SKY2_HW_AUTO_TX_SUM
2988                         | SKY2_HW_ADV_POWER_CTL;
2989                 break;
2990
2991         case CHIP_ID_YUKON_UL_2:
2992                 hw->flags = SKY2_HW_GIGABIT
2993                         | SKY2_HW_ADV_POWER_CTL;
2994                 break;
2995
2996         case CHIP_ID_YUKON_OPT:
2997                 hw->flags = SKY2_HW_GIGABIT
2998                         | SKY2_HW_NEW_LE
2999                         | SKY2_HW_ADV_POWER_CTL;
3000                 break;
3001
3002         default:
3003                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3004                         hw->chip_id);
3005                 return -EOPNOTSUPP;
3006         }
3007
3008         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3009         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3010                 hw->flags |= SKY2_HW_FIBRE_PHY;
3011
3012         hw->ports = 1;
3013         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3014         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3015                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3016                         ++hw->ports;
3017         }
3018
3019         if (sky2_read8(hw, B2_E_0))
3020                 hw->flags |= SKY2_HW_RAM_BUFFER;
3021
3022         return 0;
3023 }
3024
3025 static void sky2_reset(struct sky2_hw *hw)
3026 {
3027         struct pci_dev *pdev = hw->pdev;
3028         u16 status;
3029         int i, cap;
3030         u32 hwe_mask = Y2_HWE_ALL_MASK;
3031
3032         /* disable ASF */
3033         if (hw->chip_id == CHIP_ID_YUKON_EX
3034             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3035                 sky2_write32(hw, CPU_WDOG, 0);
3036                 status = sky2_read16(hw, HCU_CCSR);
3037                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3038                             HCU_CCSR_UC_STATE_MSK);
3039                 /*
3040                  * CPU clock divider shouldn't be used because
3041                  * - ASF firmware may malfunction
3042                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3043                  */
3044                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3045                 sky2_write16(hw, HCU_CCSR, status);
3046                 sky2_write32(hw, CPU_WDOG, 0);
3047         } else
3048                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3049         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3050
3051         /* do a SW reset */
3052         sky2_write8(hw, B0_CTST, CS_RST_SET);
3053         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3054
3055         /* allow writes to PCI config */
3056         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3057
3058         /* clear PCI errors, if any */
3059         status = sky2_pci_read16(hw, PCI_STATUS);
3060         status |= PCI_STATUS_ERROR_BITS;
3061         sky2_pci_write16(hw, PCI_STATUS, status);
3062
3063         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3064
3065         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3066         if (cap) {
3067                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3068                              0xfffffffful);
3069
3070                 /* If error bit is stuck on ignore it */
3071                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3072                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3073                 else
3074                         hwe_mask |= Y2_IS_PCI_EXP;
3075         }
3076
3077         sky2_power_on(hw);
3078         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3079
3080         for (i = 0; i < hw->ports; i++) {
3081                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3082                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3083
3084                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3085                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3086                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3087                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3088                                      | GMC_BYP_RETR_ON);
3089
3090         }
3091
3092         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3093                 /* enable MACSec clock gating */
3094                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3095         }
3096
3097         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3098                 u16 reg;
3099                 u32 msk;
3100
3101                 if (hw->chip_rev == 0) {
3102                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3103                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3104
3105                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3106                         reg = 10;
3107                 } else {
3108                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3109                         reg = 3;
3110                 }
3111
3112                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3113
3114                 /* reset PHY Link Detect */
3115                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3116                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3117                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3118                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3119
3120
3121                 /* enable PHY Quick Link */
3122                 msk = sky2_read32(hw, B0_IMSK);
3123                 msk |= Y2_IS_PHY_QLNK;
3124                 sky2_write32(hw, B0_IMSK, msk);
3125
3126                 /* check if PSMv2 was running before */
3127                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3128                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3129                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3130                         /* restore the PCIe Link Control register */
3131                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3132                 }
3133                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3134
3135                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3136                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3137         }
3138
3139         /* Clear I2C IRQ noise */
3140         sky2_write32(hw, B2_I2C_IRQ, 1);
3141
3142         /* turn off hardware timer (unused) */
3143         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3144         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3145
3146         /* Turn off descriptor polling */
3147         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3148
3149         /* Turn off receive timestamp */
3150         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3151         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3152
3153         /* enable the Tx Arbiters */
3154         for (i = 0; i < hw->ports; i++)
3155                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3156
3157         /* Initialize ram interface */
3158         for (i = 0; i < hw->ports; i++) {
3159                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3160
3161                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3162                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3163                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3164                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3165                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3166                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3167                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3168                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3169                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3170                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3171                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3172                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3173         }
3174
3175         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3176
3177         for (i = 0; i < hw->ports; i++)
3178                 sky2_gmac_reset(hw, i);
3179
3180         memset(hw->st_le, 0, STATUS_LE_BYTES);
3181         hw->st_idx = 0;
3182
3183         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3184         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3185
3186         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3187         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3188
3189         /* Set the list last index */
3190         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3191
3192         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3193         sky2_write8(hw, STAT_FIFO_WM, 16);
3194
3195         /* set Status-FIFO ISR watermark */
3196         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3197                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3198         else
3199                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3200
3201         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3202         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3203         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3204
3205         /* enable status unit */
3206         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3207
3208         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3209         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3210         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3211 }
3212
3213 /* Take device down (offline).
3214  * Equivalent to doing dev_stop() but this does not
3215  * inform upper layers of the transistion.
3216  */
3217 static void sky2_detach(struct net_device *dev)
3218 {
3219         if (netif_running(dev)) {
3220                 netif_tx_lock(dev);
3221                 netif_device_detach(dev);       /* stop txq */
3222                 netif_tx_unlock(dev);
3223                 sky2_down(dev);
3224         }
3225 }
3226
3227 /* Bring device back after doing sky2_detach */
3228 static int sky2_reattach(struct net_device *dev)
3229 {
3230         int err = 0;
3231
3232         if (netif_running(dev)) {
3233                 err = sky2_up(dev);
3234                 if (err) {
3235                         printk(KERN_INFO PFX "%s: could not restart %d\n",
3236                                dev->name, err);
3237                         dev_close(dev);
3238                 } else {
3239                         netif_device_attach(dev);
3240                         sky2_set_multicast(dev);
3241                 }
3242         }
3243
3244         return err;
3245 }
3246
3247 static void sky2_restart(struct work_struct *work)
3248 {
3249         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3250         int i;
3251
3252         rtnl_lock();
3253         for (i = 0; i < hw->ports; i++)
3254                 sky2_detach(hw->dev[i]);
3255
3256         napi_disable(&hw->napi);
3257         sky2_write32(hw, B0_IMSK, 0);
3258         sky2_reset(hw);
3259         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3260         napi_enable(&hw->napi);
3261
3262         for (i = 0; i < hw->ports; i++)
3263                 sky2_reattach(hw->dev[i]);
3264
3265         rtnl_unlock();
3266 }
3267
3268 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3269 {
3270         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3271 }
3272
3273 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3274 {
3275         const struct sky2_port *sky2 = netdev_priv(dev);
3276
3277         wol->supported = sky2_wol_supported(sky2->hw);
3278         wol->wolopts = sky2->wol;
3279 }
3280
3281 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3282 {
3283         struct sky2_port *sky2 = netdev_priv(dev);
3284         struct sky2_hw *hw = sky2->hw;
3285
3286         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3287             !device_can_wakeup(&hw->pdev->dev))
3288                 return -EOPNOTSUPP;
3289
3290         sky2->wol = wol->wolopts;
3291         return 0;
3292 }
3293
3294 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3295 {
3296         if (sky2_is_copper(hw)) {
3297                 u32 modes = SUPPORTED_10baseT_Half
3298                         | SUPPORTED_10baseT_Full
3299                         | SUPPORTED_100baseT_Half
3300                         | SUPPORTED_100baseT_Full
3301                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3302
3303                 if (hw->flags & SKY2_HW_GIGABIT)
3304                         modes |= SUPPORTED_1000baseT_Half
3305                                 | SUPPORTED_1000baseT_Full;
3306                 return modes;
3307         } else
3308                 return  SUPPORTED_1000baseT_Half
3309                         | SUPPORTED_1000baseT_Full
3310                         | SUPPORTED_Autoneg
3311                         | SUPPORTED_FIBRE;
3312 }
3313
3314 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3315 {
3316         struct sky2_port *sky2 = netdev_priv(dev);
3317         struct sky2_hw *hw = sky2->hw;
3318
3319         ecmd->transceiver = XCVR_INTERNAL;
3320         ecmd->supported = sky2_supported_modes(hw);
3321         ecmd->phy_address = PHY_ADDR_MARV;
3322         if (sky2_is_copper(hw)) {
3323                 ecmd->port = PORT_TP;
3324                 ecmd->speed = sky2->speed;
3325         } else {
3326                 ecmd->speed = SPEED_1000;
3327                 ecmd->port = PORT_FIBRE;
3328         }
3329
3330         ecmd->advertising = sky2->advertising;
3331         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3332                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3333         ecmd->duplex = sky2->duplex;
3334         return 0;
3335 }
3336
3337 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3338 {
3339         struct sky2_port *sky2 = netdev_priv(dev);
3340         const struct sky2_hw *hw = sky2->hw;
3341         u32 supported = sky2_supported_modes(hw);
3342
3343         if (ecmd->autoneg == AUTONEG_ENABLE) {
3344                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3345                 ecmd->advertising = supported;
3346                 sky2->duplex = -1;
3347                 sky2->speed = -1;
3348         } else {
3349                 u32 setting;
3350
3351                 switch (ecmd->speed) {
3352                 case SPEED_1000:
3353                         if (ecmd->duplex == DUPLEX_FULL)
3354                                 setting = SUPPORTED_1000baseT_Full;
3355                         else if (ecmd->duplex == DUPLEX_HALF)
3356                                 setting = SUPPORTED_1000baseT_Half;
3357                         else
3358                                 return -EINVAL;
3359                         break;
3360                 case SPEED_100:
3361                         if (ecmd->duplex == DUPLEX_FULL)
3362                                 setting = SUPPORTED_100baseT_Full;
3363                         else if (ecmd->duplex == DUPLEX_HALF)
3364                                 setting = SUPPORTED_100baseT_Half;
3365                         else
3366                                 return -EINVAL;
3367                         break;
3368
3369                 case SPEED_10:
3370                         if (ecmd->duplex == DUPLEX_FULL)
3371                                 setting = SUPPORTED_10baseT_Full;
3372                         else if (ecmd->duplex == DUPLEX_HALF)
3373                                 setting = SUPPORTED_10baseT_Half;
3374                         else
3375                                 return -EINVAL;
3376                         break;
3377                 default:
3378                         return -EINVAL;
3379                 }
3380
3381                 if ((setting & supported) == 0)
3382                         return -EINVAL;
3383
3384                 sky2->speed = ecmd->speed;
3385                 sky2->duplex = ecmd->duplex;
3386                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3387         }
3388
3389         sky2->advertising = ecmd->advertising;
3390
3391         if (netif_running(dev)) {
3392                 sky2_phy_reinit(sky2);
3393                 sky2_set_multicast(dev);
3394         }
3395
3396         return 0;
3397 }
3398
3399 static void sky2_get_drvinfo(struct net_device *dev,
3400                              struct ethtool_drvinfo *info)
3401 {
3402         struct sky2_port *sky2 = netdev_priv(dev);
3403
3404         strcpy(info->driver, DRV_NAME);
3405         strcpy(info->version, DRV_VERSION);
3406         strcpy(info->fw_version, "N/A");
3407         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3408 }
3409
3410 static const struct sky2_stat {
3411         char name[ETH_GSTRING_LEN];
3412         u16 offset;
3413 } sky2_stats[] = {
3414         { "tx_bytes",      GM_TXO_OK_HI },
3415         { "rx_bytes",      GM_RXO_OK_HI },
3416         { "tx_broadcast",  GM_TXF_BC_OK },
3417         { "rx_broadcast",  GM_RXF_BC_OK },
3418         { "tx_multicast",  GM_TXF_MC_OK },
3419         { "rx_multicast",  GM_RXF_MC_OK },
3420         { "tx_unicast",    GM_TXF_UC_OK },
3421         { "rx_unicast",    GM_RXF_UC_OK },
3422         { "tx_mac_pause",  GM_TXF_MPAUSE },
3423         { "rx_mac_pause",  GM_RXF_MPAUSE },
3424         { "collisions",    GM_TXF_COL },
3425         { "late_collision",GM_TXF_LAT_COL },
3426         { "aborted",       GM_TXF_ABO_COL },
3427         { "single_collisions", GM_TXF_SNG_COL },
3428         { "multi_collisions", GM_TXF_MUL_COL },
3429
3430         { "rx_short",      GM_RXF_SHT },
3431         { "rx_runt",       GM_RXE_FRAG },
3432         { "rx_64_byte_packets", GM_RXF_64B },
3433         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3434         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3435         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3436         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3437         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3438         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3439         { "rx_too_long",   GM_RXF_LNG_ERR },
3440         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3441         { "rx_jabber",     GM_RXF_JAB_PKT },
3442         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3443
3444         { "tx_64_byte_packets", GM_TXF_64B },
3445         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3446         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3447         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3448         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3449         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3450         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3451         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3452 };
3453
3454 static u32 sky2_get_rx_csum(struct net_device *dev)
3455 {
3456         struct sky2_port *sky2 = netdev_priv(dev);
3457
3458         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3459 }
3460
3461 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3462 {
3463         struct sky2_port *sky2 = netdev_priv(dev);
3464
3465         if (data)
3466                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3467         else
3468                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3469
3470         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3471                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3472
3473         return 0;
3474 }
3475
3476 static u32 sky2_get_msglevel(struct net_device *netdev)
3477 {
3478         struct sky2_port *sky2 = netdev_priv(netdev);
3479         return sky2->msg_enable;
3480 }
3481
3482 static int sky2_nway_reset(struct net_device *dev)
3483 {
3484         struct sky2_port *sky2 = netdev_priv(dev);
3485
3486         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3487                 return -EINVAL;
3488
3489         sky2_phy_reinit(sky2);
3490         sky2_set_multicast(dev);
3491
3492         return 0;
3493 }
3494
3495 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3496 {
3497         struct sky2_hw *hw = sky2->hw;
3498         unsigned port = sky2->port;
3499         int i;
3500
3501         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3502             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3503         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3504             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3505
3506         for (i = 2; i < count; i++)
3507                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3508 }
3509
3510 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3511 {
3512         struct sky2_port *sky2 = netdev_priv(netdev);
3513         sky2->msg_enable = value;
3514 }
3515
3516 static int sky2_get_sset_count(struct net_device *dev, int sset)
3517 {
3518         switch (sset) {
3519         case ETH_SS_STATS:
3520                 return ARRAY_SIZE(sky2_stats);
3521         default:
3522                 return -EOPNOTSUPP;
3523         }
3524 }
3525
3526 static void sky2_get_ethtool_stats(struct net_device *dev,
3527                                    struct ethtool_stats *stats, u64 * data)
3528 {
3529         struct sky2_port *sky2 = netdev_priv(dev);
3530
3531         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3532 }
3533
3534 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3535 {
3536         int i;
3537
3538         switch (stringset) {
3539         case ETH_SS_STATS:
3540                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3541                         memcpy(data + i * ETH_GSTRING_LEN,
3542                                sky2_stats[i].name, ETH_GSTRING_LEN);
3543                 break;
3544         }
3545 }
3546
3547 static int sky2_set_mac_address(struct net_device *dev, void *p)
3548 {
3549         struct sky2_port *sky2 = netdev_priv(dev);
3550         struct sky2_hw *hw = sky2->hw;
3551         unsigned port = sky2->port;
3552         const struct sockaddr *addr = p;
3553
3554         if (!is_valid_ether_addr(addr->sa_data))
3555                 return -EADDRNOTAVAIL;
3556
3557         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3558         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3559                     dev->dev_addr, ETH_ALEN);
3560         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3561                     dev->dev_addr, ETH_ALEN);
3562
3563         /* virtual address for data */
3564         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3565
3566         /* physical address: used for pause frames */
3567         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3568
3569         return 0;
3570 }
3571
3572 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3573 {
3574         u32 bit;
3575
3576         bit = ether_crc(ETH_ALEN, addr) & 63;
3577         filter[bit >> 3] |= 1 << (bit & 7);
3578 }
3579
3580 static void sky2_set_multicast(struct net_device *dev)
3581 {
3582         struct sky2_port *sky2 = netdev_priv(dev);
3583         struct sky2_hw *hw = sky2->hw;
3584         unsigned port = sky2->port;
3585         struct dev_mc_list *list = dev->mc_list;
3586         u16 reg;
3587         u8 filter[8];
3588         int rx_pause;
3589         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3590
3591         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3592         memset(filter, 0, sizeof(filter));
3593
3594         reg = gma_read16(hw, port, GM_RX_CTRL);
3595         reg |= GM_RXCR_UCF_ENA;
3596
3597         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3598                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3599         else if (dev->flags & IFF_ALLMULTI)
3600                 memset(filter, 0xff, sizeof(filter));
3601         else if (netdev_mc_empty(dev) && !rx_pause)
3602                 reg &= ~GM_RXCR_MCF_ENA;
3603         else {
3604                 int i;
3605                 reg |= GM_RXCR_MCF_ENA;
3606
3607                 if (rx_pause)
3608                         sky2_add_filter(filter, pause_mc_addr);
3609
3610                 for (i = 0; list && i < netdev_mc_count(dev); i++, list = list->next)
3611                         sky2_add_filter(filter, list->dmi_addr);
3612         }
3613
3614         gma_write16(hw, port, GM_MC_ADDR_H1,
3615                     (u16) filter[0] | ((u16) filter[1] << 8));
3616         gma_write16(hw, port, GM_MC_ADDR_H2,
3617                     (u16) filter[2] | ((u16) filter[3] << 8));
3618         gma_write16(hw, port, GM_MC_ADDR_H3,
3619                     (u16) filter[4] | ((u16) filter[5] << 8));
3620         gma_write16(hw, port, GM_MC_ADDR_H4,
3621                     (u16) filter[6] | ((u16) filter[7] << 8));
3622
3623         gma_write16(hw, port, GM_RX_CTRL, reg);
3624 }
3625
3626 /* Can have one global because blinking is controlled by
3627  * ethtool and that is always under RTNL mutex
3628  */
3629 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3630 {
3631         struct sky2_hw *hw = sky2->hw;
3632         unsigned port = sky2->port;
3633
3634         spin_lock_bh(&sky2->phy_lock);
3635         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3636             hw->chip_id == CHIP_ID_YUKON_EX ||
3637             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3638                 u16 pg;
3639                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3640                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3641
3642                 switch (mode) {
3643                 case MO_LED_OFF:
3644                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3645                                      PHY_M_LEDC_LOS_CTRL(8) |
3646                                      PHY_M_LEDC_INIT_CTRL(8) |
3647                                      PHY_M_LEDC_STA1_CTRL(8) |
3648                                      PHY_M_LEDC_STA0_CTRL(8));
3649                         break;
3650                 case MO_LED_ON:
3651                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3652                                      PHY_M_LEDC_LOS_CTRL(9) |
3653                                      PHY_M_LEDC_INIT_CTRL(9) |
3654                                      PHY_M_LEDC_STA1_CTRL(9) |
3655                                      PHY_M_LEDC_STA0_CTRL(9));
3656                         break;
3657                 case MO_LED_BLINK:
3658                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3659                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3660                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3661                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3662                                      PHY_M_LEDC_STA0_CTRL(0xa));
3663                         break;
3664                 case MO_LED_NORM:
3665                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3666                                      PHY_M_LEDC_LOS_CTRL(1) |
3667                                      PHY_M_LEDC_INIT_CTRL(8) |
3668                                      PHY_M_LEDC_STA1_CTRL(7) |
3669                                      PHY_M_LEDC_STA0_CTRL(7));
3670                 }
3671
3672                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3673         } else
3674                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3675                                      PHY_M_LED_MO_DUP(mode) |
3676                                      PHY_M_LED_MO_10(mode) |
3677                                      PHY_M_LED_MO_100(mode) |
3678                                      PHY_M_LED_MO_1000(mode) |
3679                                      PHY_M_LED_MO_RX(mode) |
3680                                      PHY_M_LED_MO_TX(mode));
3681
3682         spin_unlock_bh(&sky2->phy_lock);
3683 }
3684
3685 /* blink LED's for finding board */
3686 static int sky2_phys_id(struct net_device *dev, u32 data)
3687 {
3688         struct sky2_port *sky2 = netdev_priv(dev);
3689         unsigned int i;
3690
3691         if (data == 0)
3692                 data = UINT_MAX;
3693
3694         for (i = 0; i < data; i++) {
3695                 sky2_led(sky2, MO_LED_ON);
3696                 if (msleep_interruptible(500))
3697                         break;
3698                 sky2_led(sky2, MO_LED_OFF);
3699                 if (msleep_interruptible(500))
3700                         break;
3701         }
3702         sky2_led(sky2, MO_LED_NORM);
3703
3704         return 0;
3705 }
3706
3707 static void sky2_get_pauseparam(struct net_device *dev,
3708                                 struct ethtool_pauseparam *ecmd)
3709 {
3710         struct sky2_port *sky2 = netdev_priv(dev);
3711
3712         switch (sky2->flow_mode) {
3713         case FC_NONE:
3714                 ecmd->tx_pause = ecmd->rx_pause = 0;
3715                 break;
3716         case FC_TX:
3717                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3718                 break;
3719         case FC_RX:
3720                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3721                 break;
3722         case FC_BOTH:
3723                 ecmd->tx_pause = ecmd->rx_pause = 1;
3724         }
3725
3726         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3727                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3728 }
3729
3730 static int sky2_set_pauseparam(struct net_device *dev,
3731                                struct ethtool_pauseparam *ecmd)
3732 {
3733         struct sky2_port *sky2 = netdev_priv(dev);
3734
3735         if (ecmd->autoneg == AUTONEG_ENABLE)
3736                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3737         else
3738                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3739
3740         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3741
3742         if (netif_running(dev))
3743                 sky2_phy_reinit(sky2);
3744
3745         return 0;
3746 }
3747
3748 static int sky2_get_coalesce(struct net_device *dev,
3749                              struct ethtool_coalesce *ecmd)
3750 {
3751         struct sky2_port *sky2 = netdev_priv(dev);
3752         struct sky2_hw *hw = sky2->hw;
3753
3754         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3755                 ecmd->tx_coalesce_usecs = 0;
3756         else {
3757                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3758                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3759         }
3760         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3761
3762         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3763                 ecmd->rx_coalesce_usecs = 0;
3764         else {
3765                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3766                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3767         }
3768         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3769
3770         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3771                 ecmd->rx_coalesce_usecs_irq = 0;
3772         else {
3773                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3774                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3775         }
3776
3777         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3778
3779         return 0;
3780 }
3781
3782 /* Note: this affect both ports */
3783 static int sky2_set_coalesce(struct net_device *dev,
3784                              struct ethtool_coalesce *ecmd)
3785 {
3786         struct sky2_port *sky2 = netdev_priv(dev);
3787         struct sky2_hw *hw = sky2->hw;
3788         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3789
3790         if (ecmd->tx_coalesce_usecs > tmax ||
3791             ecmd->rx_coalesce_usecs > tmax ||
3792             ecmd->rx_coalesce_usecs_irq > tmax)
3793                 return -EINVAL;
3794
3795         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3796                 return -EINVAL;
3797         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3798                 return -EINVAL;
3799         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3800                 return -EINVAL;
3801
3802         if (ecmd->tx_coalesce_usecs == 0)
3803                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3804         else {
3805                 sky2_write32(hw, STAT_TX_TIMER_INI,
3806                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3807                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3808         }
3809         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3810
3811         if (ecmd->rx_coalesce_usecs == 0)
3812                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3813         else {
3814                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3815                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3816                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3817         }
3818         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3819
3820         if (ecmd->rx_coalesce_usecs_irq == 0)
3821                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3822         else {
3823                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3824                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3825                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3826         }
3827         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3828         return 0;
3829 }
3830
3831 static void sky2_get_ringparam(struct net_device *dev,
3832                                struct ethtool_ringparam *ering)
3833 {
3834         struct sky2_port *sky2 = netdev_priv(dev);
3835
3836         ering->rx_max_pending = RX_MAX_PENDING;
3837         ering->rx_mini_max_pending = 0;
3838         ering->rx_jumbo_max_pending = 0;
3839         ering->tx_max_pending = TX_MAX_PENDING;
3840
3841         ering->rx_pending = sky2->rx_pending;
3842         ering->rx_mini_pending = 0;
3843         ering->rx_jumbo_pending = 0;
3844         ering->tx_pending = sky2->tx_pending;
3845 }
3846
3847 static int sky2_set_ringparam(struct net_device *dev,
3848                               struct ethtool_ringparam *ering)
3849 {
3850         struct sky2_port *sky2 = netdev_priv(dev);
3851
3852         if (ering->rx_pending > RX_MAX_PENDING ||
3853             ering->rx_pending < 8 ||
3854             ering->tx_pending < TX_MIN_PENDING ||
3855             ering->tx_pending > TX_MAX_PENDING)
3856                 return -EINVAL;
3857
3858         sky2_detach(dev);
3859
3860         sky2->rx_pending = ering->rx_pending;
3861         sky2->tx_pending = ering->tx_pending;
3862         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3863
3864         return sky2_reattach(dev);
3865 }
3866
3867 static int sky2_get_regs_len(struct net_device *dev)
3868 {
3869         return 0x4000;
3870 }
3871
3872 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
3873 {
3874         /* This complicated switch statement is to make sure and
3875          * only access regions that are unreserved.
3876          * Some blocks are only valid on dual port cards.
3877          */
3878         switch (b) {
3879         /* second port */
3880         case 5:         /* Tx Arbiter 2 */
3881         case 9:         /* RX2 */
3882         case 14 ... 15: /* TX2 */
3883         case 17: case 19: /* Ram Buffer 2 */
3884         case 22 ... 23: /* Tx Ram Buffer 2 */
3885         case 25:        /* Rx MAC Fifo 1 */
3886         case 27:        /* Tx MAC Fifo 2 */
3887         case 31:        /* GPHY 2 */
3888         case 40 ... 47: /* Pattern Ram 2 */
3889         case 52: case 54: /* TCP Segmentation 2 */
3890         case 112 ... 116: /* GMAC 2 */
3891                 return hw->ports > 1;
3892
3893         case 0:         /* Control */
3894         case 2:         /* Mac address */
3895         case 4:         /* Tx Arbiter 1 */
3896         case 7:         /* PCI express reg */
3897         case 8:         /* RX1 */
3898         case 12 ... 13: /* TX1 */
3899         case 16: case 18:/* Rx Ram Buffer 1 */
3900         case 20 ... 21: /* Tx Ram Buffer 1 */
3901         case 24:        /* Rx MAC Fifo 1 */
3902         case 26:        /* Tx MAC Fifo 1 */
3903         case 28 ... 29: /* Descriptor and status unit */
3904         case 30:        /* GPHY 1*/
3905         case 32 ... 39: /* Pattern Ram 1 */
3906         case 48: case 50: /* TCP Segmentation 1 */
3907         case 56 ... 60: /* PCI space */
3908         case 80 ... 84: /* GMAC 1 */
3909                 return 1;
3910
3911         default:
3912                 return 0;
3913         }
3914 }
3915
3916 /*
3917  * Returns copy of control register region
3918  * Note: ethtool_get_regs always provides full size (16k) buffer
3919  */
3920 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3921                           void *p)
3922 {
3923         const struct sky2_port *sky2 = netdev_priv(dev);
3924         const void __iomem *io = sky2->hw->regs;
3925         unsigned int b;
3926
3927         regs->version = 1;
3928
3929         for (b = 0; b < 128; b++) {
3930                 /* skip poisonous diagnostic ram region in block 3 */
3931                 if (b == 3)
3932                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3933                 else if (sky2_reg_access_ok(sky2->hw, b))
3934                         memcpy_fromio(p, io, 128);
3935                 else
3936                         memset(p, 0, 128);
3937
3938                 p += 128;
3939                 io += 128;
3940         }
3941 }
3942
3943 /* In order to do Jumbo packets on these chips, need to turn off the
3944  * transmit store/forward. Therefore checksum offload won't work.
3945  */
3946 static int no_tx_offload(struct net_device *dev)
3947 {
3948         const struct sky2_port *sky2 = netdev_priv(dev);
3949         const struct sky2_hw *hw = sky2->hw;
3950
3951         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3952 }
3953
3954 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3955 {
3956         if (data && no_tx_offload(dev))
3957                 return -EINVAL;
3958
3959         return ethtool_op_set_tx_csum(dev, data);
3960 }
3961
3962
3963 static int sky2_set_tso(struct net_device *dev, u32 data)
3964 {
3965         if (data && no_tx_offload(dev))
3966                 return -EINVAL;
3967
3968         return ethtool_op_set_tso(dev, data);
3969 }
3970
3971 static int sky2_get_eeprom_len(struct net_device *dev)
3972 {
3973         struct sky2_port *sky2 = netdev_priv(dev);
3974         struct sky2_hw *hw = sky2->hw;
3975         u16 reg2;
3976
3977         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3978         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3979 }
3980
3981 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
3982 {
3983         unsigned long start = jiffies;
3984
3985         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
3986                 /* Can take up to 10.6 ms for write */
3987                 if (time_after(jiffies, start + HZ/4)) {
3988                         dev_err(&hw->pdev->dev, PFX "VPD cycle timed out");
3989                         return -ETIMEDOUT;
3990                 }
3991                 mdelay(1);
3992         }
3993
3994         return 0;
3995 }
3996
3997 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
3998                          u16 offset, size_t length)
3999 {
4000         int rc = 0;
4001
4002         while (length > 0) {
4003                 u32 val;
4004
4005                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4006                 rc = sky2_vpd_wait(hw, cap, 0);
4007                 if (rc)
4008                         break;
4009
4010                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4011
4012                 memcpy(data, &val, min(sizeof(val), length));
4013                 offset += sizeof(u32);
4014                 data += sizeof(u32);
4015                 length -= sizeof(u32);
4016         }
4017
4018         return rc;
4019 }
4020
4021 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4022                           u16 offset, unsigned int length)
4023 {
4024         unsigned int i;
4025         int rc = 0;
4026
4027         for (i = 0; i < length; i += sizeof(u32)) {
4028                 u32 val = *(u32 *)(data + i);
4029
4030                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4031                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4032
4033                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4034                 if (rc)
4035                         break;
4036         }
4037         return rc;
4038 }
4039
4040 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4041                            u8 *data)
4042 {
4043         struct sky2_port *sky2 = netdev_priv(dev);
4044         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4045
4046         if (!cap)
4047                 return -EINVAL;
4048
4049         eeprom->magic = SKY2_EEPROM_MAGIC;
4050
4051         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4052 }
4053
4054 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4055                            u8 *data)
4056 {
4057         struct sky2_port *sky2 = netdev_priv(dev);
4058         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4059
4060         if (!cap)
4061                 return -EINVAL;
4062
4063         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4064                 return -EINVAL;
4065
4066         /* Partial writes not supported */
4067         if ((eeprom->offset & 3) || (eeprom->len & 3))
4068                 return -EINVAL;
4069
4070         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4071 }
4072
4073
4074 static const struct ethtool_ops sky2_ethtool_ops = {
4075         .get_settings   = sky2_get_settings,
4076         .set_settings   = sky2_set_settings,
4077         .get_drvinfo    = sky2_get_drvinfo,
4078         .get_wol        = sky2_get_wol,
4079         .set_wol        = sky2_set_wol,
4080         .get_msglevel   = sky2_get_msglevel,
4081         .set_msglevel   = sky2_set_msglevel,
4082         .nway_reset     = sky2_nway_reset,
4083         .get_regs_len   = sky2_get_regs_len,
4084         .get_regs       = sky2_get_regs,
4085         .get_link       = ethtool_op_get_link,
4086         .get_eeprom_len = sky2_get_eeprom_len,
4087         .get_eeprom     = sky2_get_eeprom,
4088         .set_eeprom     = sky2_set_eeprom,
4089         .set_sg         = ethtool_op_set_sg,
4090         .set_tx_csum    = sky2_set_tx_csum,
4091         .set_tso        = sky2_set_tso,
4092         .get_rx_csum    = sky2_get_rx_csum,
4093         .set_rx_csum    = sky2_set_rx_csum,
4094         .get_strings    = sky2_get_strings,
4095         .get_coalesce   = sky2_get_coalesce,
4096         .set_coalesce   = sky2_set_coalesce,
4097         .get_ringparam  = sky2_get_ringparam,
4098         .set_ringparam  = sky2_set_ringparam,
4099         .get_pauseparam = sky2_get_pauseparam,
4100         .set_pauseparam = sky2_set_pauseparam,
4101         .phys_id        = sky2_phys_id,
4102         .get_sset_count = sky2_get_sset_count,
4103         .get_ethtool_stats = sky2_get_ethtool_stats,
4104 };
4105
4106 #ifdef CONFIG_SKY2_DEBUG
4107
4108 static struct dentry *sky2_debug;
4109
4110
4111 /*
4112  * Read and parse the first part of Vital Product Data
4113  */
4114 #define VPD_SIZE        128
4115 #define VPD_MAGIC       0x82
4116
4117 static const struct vpd_tag {
4118         char tag[2];
4119         char *label;
4120 } vpd_tags[] = {
4121         { "PN", "Part Number" },
4122         { "EC", "Engineering Level" },
4123         { "MN", "Manufacturer" },
4124         { "SN", "Serial Number" },
4125         { "YA", "Asset Tag" },
4126         { "VL", "First Error Log Message" },
4127         { "VF", "Second Error Log Message" },
4128         { "VB", "Boot Agent ROM Configuration" },
4129         { "VE", "EFI UNDI Configuration" },
4130 };
4131
4132 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4133 {
4134         size_t vpd_size;
4135         loff_t offs;
4136         u8 len;
4137         unsigned char *buf;
4138         u16 reg2;
4139
4140         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4141         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4142
4143         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4144         buf = kmalloc(vpd_size, GFP_KERNEL);
4145         if (!buf) {
4146                 seq_puts(seq, "no memory!\n");
4147                 return;
4148         }
4149
4150         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4151                 seq_puts(seq, "VPD read failed\n");
4152                 goto out;
4153         }
4154
4155         if (buf[0] != VPD_MAGIC) {
4156                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4157                 goto out;
4158         }
4159         len = buf[1];
4160         if (len == 0 || len > vpd_size - 4) {
4161                 seq_printf(seq, "Invalid id length: %d\n", len);
4162                 goto out;
4163         }
4164
4165         seq_printf(seq, "%.*s\n", len, buf + 3);
4166         offs = len + 3;
4167
4168         while (offs < vpd_size - 4) {
4169                 int i;
4170
4171                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4172                         break;
4173                 len = buf[offs + 2];
4174                 if (offs + len + 3 >= vpd_size)
4175                         break;
4176
4177                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4178                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4179                                 seq_printf(seq, " %s: %.*s\n",
4180                                            vpd_tags[i].label, len, buf + offs + 3);
4181                                 break;
4182                         }
4183                 }
4184                 offs += len + 3;
4185         }
4186 out:
4187         kfree(buf);
4188 }
4189
4190 static int sky2_debug_show(struct seq_file *seq, void *v)
4191 {
4192         struct net_device *dev = seq->private;
4193         const struct sky2_port *sky2 = netdev_priv(dev);
4194         struct sky2_hw *hw = sky2->hw;
4195         unsigned port = sky2->port;
4196         unsigned idx, last;
4197         int sop;
4198
4199         sky2_show_vpd(seq, hw);
4200
4201         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4202                    sky2_read32(hw, B0_ISRC),
4203                    sky2_read32(hw, B0_IMSK),
4204                    sky2_read32(hw, B0_Y2_SP_ICR));
4205
4206         if (!netif_running(dev)) {
4207                 seq_printf(seq, "network not running\n");
4208                 return 0;
4209         }
4210
4211         napi_disable(&hw->napi);
4212         last = sky2_read16(hw, STAT_PUT_IDX);
4213
4214         if (hw->st_idx == last)
4215                 seq_puts(seq, "Status ring (empty)\n");
4216         else {
4217                 seq_puts(seq, "Status ring\n");
4218                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
4219                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
4220                         const struct sky2_status_le *le = hw->st_le + idx;
4221                         seq_printf(seq, "[%d] %#x %d %#x\n",
4222                                    idx, le->opcode, le->length, le->status);
4223                 }
4224                 seq_puts(seq, "\n");
4225         }
4226
4227         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4228                    sky2->tx_cons, sky2->tx_prod,
4229                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4230                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4231
4232         /* Dump contents of tx ring */
4233         sop = 1;
4234         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4235              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4236                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4237                 u32 a = le32_to_cpu(le->addr);
4238
4239                 if (sop)
4240                         seq_printf(seq, "%u:", idx);
4241                 sop = 0;
4242
4243                 switch(le->opcode & ~HW_OWNER) {
4244                 case OP_ADDR64:
4245                         seq_printf(seq, " %#x:", a);
4246                         break;
4247                 case OP_LRGLEN:
4248                         seq_printf(seq, " mtu=%d", a);
4249                         break;
4250                 case OP_VLAN:
4251                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4252                         break;
4253                 case OP_TCPLISW:
4254                         seq_printf(seq, " csum=%#x", a);
4255                         break;
4256                 case OP_LARGESEND:
4257                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4258                         break;
4259                 case OP_PACKET:
4260                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4261                         break;
4262                 case OP_BUFFER:
4263                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4264                         break;
4265                 default:
4266                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4267                                    a, le16_to_cpu(le->length));
4268                 }
4269
4270                 if (le->ctrl & EOP) {
4271                         seq_putc(seq, '\n');
4272                         sop = 1;
4273                 }
4274         }
4275
4276         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4277                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4278                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4279                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4280
4281         sky2_read32(hw, B0_Y2_SP_LISR);
4282         napi_enable(&hw->napi);
4283         return 0;
4284 }
4285
4286 static int sky2_debug_open(struct inode *inode, struct file *file)
4287 {
4288         return single_open(file, sky2_debug_show, inode->i_private);
4289 }
4290
4291 static const struct file_operations sky2_debug_fops = {
4292         .owner          = THIS_MODULE,
4293         .open           = sky2_debug_open,
4294         .read           = seq_read,
4295         .llseek         = seq_lseek,
4296         .release        = single_release,
4297 };
4298
4299 /*
4300  * Use network device events to create/remove/rename
4301  * debugfs file entries
4302  */
4303 static int sky2_device_event(struct notifier_block *unused,
4304                              unsigned long event, void *ptr)
4305 {
4306         struct net_device *dev = ptr;
4307         struct sky2_port *sky2 = netdev_priv(dev);
4308
4309         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4310                 return NOTIFY_DONE;
4311
4312         switch(event) {
4313         case NETDEV_CHANGENAME:
4314                 if (sky2->debugfs) {
4315                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4316                                                        sky2_debug, dev->name);
4317                 }
4318                 break;
4319
4320         case NETDEV_GOING_DOWN:
4321                 if (sky2->debugfs) {
4322                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4323                                dev->name);
4324                         debugfs_remove(sky2->debugfs);
4325                         sky2->debugfs = NULL;
4326                 }
4327                 break;
4328
4329         case NETDEV_UP:
4330                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4331                                                     sky2_debug, dev,
4332                                                     &sky2_debug_fops);
4333                 if (IS_ERR(sky2->debugfs))
4334                         sky2->debugfs = NULL;
4335         }
4336
4337         return NOTIFY_DONE;
4338 }
4339
4340 static struct notifier_block sky2_notifier = {
4341         .notifier_call = sky2_device_event,
4342 };
4343
4344
4345 static __init void sky2_debug_init(void)
4346 {
4347         struct dentry *ent;
4348
4349         ent = debugfs_create_dir("sky2", NULL);
4350         if (!ent || IS_ERR(ent))
4351                 return;
4352
4353         sky2_debug = ent;
4354         register_netdevice_notifier(&sky2_notifier);
4355 }
4356
4357 static __exit void sky2_debug_cleanup(void)
4358 {
4359         if (sky2_debug) {
4360                 unregister_netdevice_notifier(&sky2_notifier);
4361                 debugfs_remove(sky2_debug);
4362                 sky2_debug = NULL;
4363         }
4364 }
4365
4366 #else
4367 #define sky2_debug_init()
4368 #define sky2_debug_cleanup()
4369 #endif
4370
4371 /* Two copies of network device operations to handle special case of
4372    not allowing netpoll on second port */
4373 static const struct net_device_ops sky2_netdev_ops[2] = {
4374   {
4375         .ndo_open               = sky2_up,
4376         .ndo_stop               = sky2_down,
4377         .ndo_start_xmit         = sky2_xmit_frame,
4378         .ndo_do_ioctl           = sky2_ioctl,
4379         .ndo_validate_addr      = eth_validate_addr,
4380         .ndo_set_mac_address    = sky2_set_mac_address,
4381         .ndo_set_multicast_list = sky2_set_multicast,
4382         .ndo_change_mtu         = sky2_change_mtu,
4383         .ndo_tx_timeout         = sky2_tx_timeout,
4384 #ifdef SKY2_VLAN_TAG_USED
4385         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4386 #endif
4387 #ifdef CONFIG_NET_POLL_CONTROLLER
4388         .ndo_poll_controller    = sky2_netpoll,
4389 #endif
4390   },
4391   {
4392         .ndo_open               = sky2_up,
4393         .ndo_stop               = sky2_down,
4394         .ndo_start_xmit         = sky2_xmit_frame,
4395         .ndo_do_ioctl           = sky2_ioctl,
4396         .ndo_validate_addr      = eth_validate_addr,
4397         .ndo_set_mac_address    = sky2_set_mac_address,
4398         .ndo_set_multicast_list = sky2_set_multicast,
4399         .ndo_change_mtu         = sky2_change_mtu,
4400         .ndo_tx_timeout         = sky2_tx_timeout,
4401 #ifdef SKY2_VLAN_TAG_USED
4402         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4403 #endif
4404   },
4405 };
4406
4407 /* Initialize network device */
4408 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4409                                                      unsigned port,
4410                                                      int highmem, int wol)
4411 {
4412         struct sky2_port *sky2;
4413         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4414
4415         if (!dev) {
4416                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4417                 return NULL;
4418         }
4419
4420         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4421         dev->irq = hw->pdev->irq;
4422         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4423         dev->watchdog_timeo = TX_WATCHDOG;
4424         dev->netdev_ops = &sky2_netdev_ops[port];
4425
4426         sky2 = netdev_priv(dev);
4427         sky2->netdev = dev;
4428         sky2->hw = hw;
4429         sky2->msg_enable = netif_msg_init(debug, default_msg);
4430
4431         /* Auto speed and flow control */
4432         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4433         if (hw->chip_id != CHIP_ID_YUKON_XL)
4434                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4435
4436         sky2->flow_mode = FC_BOTH;
4437
4438         sky2->duplex = -1;
4439         sky2->speed = -1;
4440         sky2->advertising = sky2_supported_modes(hw);
4441         sky2->wol = wol;
4442
4443         spin_lock_init(&sky2->phy_lock);
4444
4445         sky2->tx_pending = TX_DEF_PENDING;
4446         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4447         sky2->rx_pending = RX_DEF_PENDING;
4448
4449         hw->dev[port] = dev;
4450
4451         sky2->port = port;
4452
4453         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4454         if (highmem)
4455                 dev->features |= NETIF_F_HIGHDMA;
4456
4457 #ifdef SKY2_VLAN_TAG_USED
4458         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4459         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4460               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4461                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4462         }
4463 #endif
4464
4465         /* read the mac address */
4466         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4467         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4468
4469         return dev;
4470 }
4471
4472 static void __devinit sky2_show_addr(struct net_device *dev)
4473 {
4474         const struct sky2_port *sky2 = netdev_priv(dev);
4475
4476         if (netif_msg_probe(sky2))
4477                 printk(KERN_INFO PFX "%s: addr %pM\n",
4478                        dev->name, dev->dev_addr);
4479 }
4480
4481 /* Handle software interrupt used during MSI test */
4482 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4483 {
4484         struct sky2_hw *hw = dev_id;
4485         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4486
4487         if (status == 0)
4488                 return IRQ_NONE;
4489
4490         if (status & Y2_IS_IRQ_SW) {
4491                 hw->flags |= SKY2_HW_USE_MSI;
4492                 wake_up(&hw->msi_wait);
4493                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4494         }
4495         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4496
4497         return IRQ_HANDLED;
4498 }
4499
4500 /* Test interrupt path by forcing a a software IRQ */
4501 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4502 {
4503         struct pci_dev *pdev = hw->pdev;
4504         int err;
4505
4506         init_waitqueue_head (&hw->msi_wait);
4507
4508         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4509
4510         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4511         if (err) {
4512                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4513                 return err;
4514         }
4515
4516         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4517         sky2_read8(hw, B0_CTST);
4518
4519         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4520
4521         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4522                 /* MSI test failed, go back to INTx mode */
4523                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4524                          "switching to INTx mode.\n");
4525
4526                 err = -EOPNOTSUPP;
4527                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4528         }
4529
4530         sky2_write32(hw, B0_IMSK, 0);
4531         sky2_read32(hw, B0_IMSK);
4532
4533         free_irq(pdev->irq, hw);
4534
4535         return err;
4536 }
4537
4538 /* This driver supports yukon2 chipset only */
4539 static const char *sky2_name(u8 chipid, char *buf, int sz)
4540 {
4541         const char *name[] = {
4542                 "XL",           /* 0xb3 */
4543                 "EC Ultra",     /* 0xb4 */
4544                 "Extreme",      /* 0xb5 */
4545                 "EC",           /* 0xb6 */
4546                 "FE",           /* 0xb7 */
4547                 "FE+",          /* 0xb8 */
4548                 "Supreme",      /* 0xb9 */
4549                 "UL 2",         /* 0xba */
4550                 "Unknown",      /* 0xbb */
4551                 "Optima",       /* 0xbc */
4552         };
4553
4554         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4555                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4556         else
4557                 snprintf(buf, sz, "(chip %#x)", chipid);
4558         return buf;
4559 }
4560
4561 static int __devinit sky2_probe(struct pci_dev *pdev,
4562                                 const struct pci_device_id *ent)
4563 {
4564         struct net_device *dev;
4565         struct sky2_hw *hw;
4566         int err, using_dac = 0, wol_default;
4567         u32 reg;
4568         char buf1[16];
4569
4570         err = pci_enable_device(pdev);
4571         if (err) {
4572                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4573                 goto err_out;
4574         }
4575
4576         /* Get configuration information
4577          * Note: only regular PCI config access once to test for HW issues
4578          *       other PCI access through shared memory for speed and to
4579          *       avoid MMCONFIG problems.
4580          */
4581         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4582         if (err) {
4583                 dev_err(&pdev->dev, "PCI read config failed\n");
4584                 goto err_out;
4585         }
4586
4587         if (~reg == 0) {
4588                 dev_err(&pdev->dev, "PCI configuration read error\n");
4589                 goto err_out;
4590         }
4591
4592         err = pci_request_regions(pdev, DRV_NAME);
4593         if (err) {
4594                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4595                 goto err_out_disable;
4596         }
4597
4598         pci_set_master(pdev);
4599
4600         if (sizeof(dma_addr_t) > sizeof(u32) &&
4601             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4602                 using_dac = 1;
4603                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4604                 if (err < 0) {
4605                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4606                                 "for consistent allocations\n");
4607                         goto err_out_free_regions;
4608                 }
4609         } else {
4610                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4611                 if (err) {
4612                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4613                         goto err_out_free_regions;
4614                 }
4615         }
4616
4617
4618 #ifdef __BIG_ENDIAN
4619         /* The sk98lin vendor driver uses hardware byte swapping but
4620          * this driver uses software swapping.
4621          */
4622         reg &= ~PCI_REV_DESC;
4623         err = pci_write_config_dword(pdev,PCI_DEV_REG2, reg);
4624         if (err) {
4625                 dev_err(&pdev->dev, "PCI write config failed\n");
4626                 goto err_out_free_regions;
4627         }
4628 #endif
4629
4630         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4631
4632         err = -ENOMEM;
4633
4634         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4635                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4636         if (!hw) {
4637                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4638                 goto err_out_free_regions;
4639         }
4640
4641         hw->pdev = pdev;
4642         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4643
4644         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4645         if (!hw->regs) {
4646                 dev_err(&pdev->dev, "cannot map device registers\n");
4647                 goto err_out_free_hw;
4648         }
4649
4650         /* ring for status responses */
4651         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4652         if (!hw->st_le)
4653                 goto err_out_iounmap;
4654
4655         err = sky2_init(hw);
4656         if (err)
4657                 goto err_out_iounmap;
4658
4659         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4660                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4661
4662         sky2_reset(hw);
4663
4664         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4665         if (!dev) {
4666                 err = -ENOMEM;
4667                 goto err_out_free_pci;
4668         }
4669
4670         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4671                 err = sky2_test_msi(hw);
4672                 if (err == -EOPNOTSUPP)
4673                         pci_disable_msi(pdev);
4674                 else if (err)
4675                         goto err_out_free_netdev;
4676         }
4677
4678         err = register_netdev(dev);
4679         if (err) {
4680                 dev_err(&pdev->dev, "cannot register net device\n");
4681                 goto err_out_free_netdev;
4682         }
4683
4684         netif_carrier_off(dev);
4685
4686         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4687
4688         err = request_irq(pdev->irq, sky2_intr,
4689                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4690                           hw->irq_name, hw);
4691         if (err) {
4692                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4693                 goto err_out_unregister;
4694         }
4695         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4696         napi_enable(&hw->napi);
4697
4698         sky2_show_addr(dev);
4699
4700         if (hw->ports > 1) {
4701                 struct net_device *dev1;
4702
4703                 err = -ENOMEM;
4704                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4705                 if (dev1 && (err = register_netdev(dev1)) == 0)
4706                         sky2_show_addr(dev1);
4707                 else {
4708                         dev_warn(&pdev->dev,
4709                                  "register of second port failed (%d)\n", err);
4710                         hw->dev[1] = NULL;
4711                         hw->ports = 1;
4712                         if (dev1)
4713                                 free_netdev(dev1);
4714                 }
4715         }
4716
4717         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4718         INIT_WORK(&hw->restart_work, sky2_restart);
4719
4720         pci_set_drvdata(pdev, hw);
4721         pdev->d3_delay = 150;
4722
4723         return 0;
4724
4725 err_out_unregister:
4726         if (hw->flags & SKY2_HW_USE_MSI)
4727                 pci_disable_msi(pdev);
4728         unregister_netdev(dev);
4729 err_out_free_netdev:
4730         free_netdev(dev);
4731 err_out_free_pci:
4732         sky2_write8(hw, B0_CTST, CS_RST_SET);
4733         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4734 err_out_iounmap:
4735         iounmap(hw->regs);
4736 err_out_free_hw:
4737         kfree(hw);
4738 err_out_free_regions:
4739         pci_release_regions(pdev);
4740 err_out_disable:
4741         pci_disable_device(pdev);
4742 err_out:
4743         pci_set_drvdata(pdev, NULL);
4744         return err;
4745 }
4746
4747 static void __devexit sky2_remove(struct pci_dev *pdev)
4748 {
4749         struct sky2_hw *hw = pci_get_drvdata(pdev);
4750         int i;
4751
4752         if (!hw)
4753                 return;
4754
4755         del_timer_sync(&hw->watchdog_timer);
4756         cancel_work_sync(&hw->restart_work);
4757
4758         for (i = hw->ports-1; i >= 0; --i)
4759                 unregister_netdev(hw->dev[i]);
4760
4761         sky2_write32(hw, B0_IMSK, 0);
4762
4763         sky2_power_aux(hw);
4764
4765         sky2_write8(hw, B0_CTST, CS_RST_SET);
4766         sky2_read8(hw, B0_CTST);
4767
4768         free_irq(pdev->irq, hw);
4769         if (hw->flags & SKY2_HW_USE_MSI)
4770                 pci_disable_msi(pdev);
4771         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4772         pci_release_regions(pdev);
4773         pci_disable_device(pdev);
4774
4775         for (i = hw->ports-1; i >= 0; --i)
4776                 free_netdev(hw->dev[i]);
4777
4778         iounmap(hw->regs);
4779         kfree(hw);
4780
4781         pci_set_drvdata(pdev, NULL);
4782 }
4783
4784 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4785 {
4786         struct sky2_hw *hw = pci_get_drvdata(pdev);
4787         int i, wol = 0;
4788
4789         if (!hw)
4790                 return 0;
4791
4792         del_timer_sync(&hw->watchdog_timer);
4793         cancel_work_sync(&hw->restart_work);
4794
4795         rtnl_lock();
4796         for (i = 0; i < hw->ports; i++) {
4797                 struct net_device *dev = hw->dev[i];
4798                 struct sky2_port *sky2 = netdev_priv(dev);
4799
4800                 sky2_detach(dev);
4801
4802                 if (sky2->wol)
4803                         sky2_wol_init(sky2);
4804
4805                 wol |= sky2->wol;
4806         }
4807
4808         device_set_wakeup_enable(&pdev->dev, wol != 0);
4809
4810         sky2_write32(hw, B0_IMSK, 0);
4811         napi_disable(&hw->napi);
4812         sky2_power_aux(hw);
4813         rtnl_unlock();
4814
4815         pci_save_state(pdev);
4816         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4817         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4818
4819         return 0;
4820 }
4821
4822 #ifdef CONFIG_PM
4823 static int sky2_resume(struct pci_dev *pdev)
4824 {
4825         struct sky2_hw *hw = pci_get_drvdata(pdev);
4826         int i, err;
4827
4828         if (!hw)
4829                 return 0;
4830
4831         err = pci_set_power_state(pdev, PCI_D0);
4832         if (err)
4833                 goto out;
4834
4835         err = pci_restore_state(pdev);
4836         if (err)
4837                 goto out;
4838
4839         pci_enable_wake(pdev, PCI_D0, 0);
4840
4841         /* Re-enable all clocks */
4842         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4843         if (err) {
4844                 dev_err(&pdev->dev, "PCI write config failed\n");
4845                 goto out;
4846         }
4847
4848         sky2_reset(hw);
4849         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4850         napi_enable(&hw->napi);
4851
4852         rtnl_lock();
4853         for (i = 0; i < hw->ports; i++) {
4854                 err = sky2_reattach(hw->dev[i]);
4855                 if (err)
4856                         goto out;
4857         }
4858         rtnl_unlock();
4859
4860         return 0;
4861 out:
4862         rtnl_unlock();
4863
4864         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4865         pci_disable_device(pdev);
4866         return err;
4867 }
4868 #endif
4869
4870 static void sky2_shutdown(struct pci_dev *pdev)
4871 {
4872         sky2_suspend(pdev, PMSG_SUSPEND);
4873 }
4874
4875 static struct pci_driver sky2_driver = {
4876         .name = DRV_NAME,
4877         .id_table = sky2_id_table,
4878         .probe = sky2_probe,
4879         .remove = __devexit_p(sky2_remove),
4880 #ifdef CONFIG_PM
4881         .suspend = sky2_suspend,
4882         .resume = sky2_resume,
4883 #endif
4884         .shutdown = sky2_shutdown,
4885 };
4886
4887 static int __init sky2_init_module(void)
4888 {
4889         pr_info(PFX "driver version " DRV_VERSION "\n");
4890
4891         sky2_debug_init();
4892         return pci_register_driver(&sky2_driver);
4893 }
4894
4895 static void __exit sky2_cleanup_module(void)
4896 {
4897         pci_unregister_driver(&sky2_driver);
4898         sky2_debug_cleanup();
4899 }
4900
4901 module_init(sky2_init_module);
4902 module_exit(sky2_cleanup_module);
4903
4904 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4905 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4906 MODULE_LICENSE("GPL");
4907 MODULE_VERSION(DRV_VERSION);