Pileus Git - ~andy/linux/blob - drivers/net/mv643xx_eth.h

   1 #ifndef __MV643XX_ETH_H__
   2 #define __MV643XX_ETH_H__
   3
   4 #include <linux/module.h>
   5 #include <linux/kernel.h>
   6 #include <linux/spinlock.h>
   7 #include <linux/workqueue.h>
   8 #include <linux/mii.h>
   9
  10 #include <linux/mv643xx.h>
  11
  12 #define BIT0    0x00000001
  13 #define BIT1    0x00000002
  14 #define BIT2    0x00000004
  15 #define BIT3    0x00000008
  16 #define BIT4    0x00000010
  17 #define BIT5    0x00000020
  18 #define BIT6    0x00000040
  19 #define BIT7    0x00000080
  20 #define BIT8    0x00000100
  21 #define BIT9    0x00000200
  22 #define BIT10   0x00000400
  23 #define BIT11   0x00000800
  24 #define BIT12   0x00001000
  25 #define BIT13   0x00002000
  26 #define BIT14   0x00004000
  27 #define BIT15   0x00008000
  28 #define BIT16   0x00010000
  29 #define BIT17   0x00020000
  30 #define BIT18   0x00040000
  31 #define BIT19   0x00080000
  32 #define BIT20   0x00100000
  33 #define BIT21   0x00200000
  34 #define BIT22   0x00400000
  35 #define BIT23   0x00800000
  36 #define BIT24   0x01000000
  37 #define BIT25   0x02000000
  38 #define BIT26   0x04000000
  39 #define BIT27   0x08000000
  40 #define BIT28   0x10000000
  41 #define BIT29   0x20000000
  42 #define BIT30   0x40000000
  43 #define BIT31   0x80000000
  44
  45 /*
  46  *  The first part is the high level driver of the gigE ethernet ports.
  47  */
  48
  49 /* Checksum offload for Tx works for most packets, but
  50  * fails if previous packet sent did not use hw csum
  51  */
  52 #define MV643XX_CHECKSUM_OFFLOAD_TX
  53 #define MV643XX_NAPI
  54 #define MV643XX_TX_FAST_REFILL
  55 #undef  MV643XX_COAL
  56
  57 /*
  58  * Number of RX / TX descriptors on RX / TX rings.
  59  * Note that allocating RX descriptors is done by allocating the RX
  60  * ring AND a preallocated RX buffers (skb's) for each descriptor.
  61  * The TX descriptors only allocates the TX descriptors ring,
  62  * with no pre allocated TX buffers (skb's are allocated by higher layers.
  63  */
  64
  65 /* Default TX ring size is 1000 descriptors */
  66 #define MV643XX_DEFAULT_TX_QUEUE_SIZE 1000
  67
  68 /* Default RX ring size is 400 descriptors */
  69 #define MV643XX_DEFAULT_RX_QUEUE_SIZE 400
  70
  71 #define MV643XX_TX_COAL 100
  72 #ifdef MV643XX_COAL
  73 #define MV643XX_RX_COAL 100
  74 #endif
  75
  76 #ifdef MV643XX_CHECKSUM_OFFLOAD_TX
  77 #define MAX_DESCS_PER_SKB       (MAX_SKB_FRAGS + 1)
  78 #else
  79 #define MAX_DESCS_PER_SKB       1
  80 #endif
  81
  82 #define ETH_VLAN_HLEN           4
  83 #define ETH_FCS_LEN             4
  84 #define ETH_DMA_ALIGN           8       /* hw requires 8-byte alignment */
  85 #define ETH_HW_IP_ALIGN         2       /* hw aligns IP header */
  86 #define ETH_WRAPPER_LEN         (ETH_HW_IP_ALIGN + ETH_HLEN + \
  87                                 ETH_VLAN_HLEN + ETH_FCS_LEN)
  88 #define ETH_RX_SKB_SIZE         ((dev->mtu + ETH_WRAPPER_LEN + 7) & ~0x7)
  89
  90 #define ETH_RX_QUEUES_ENABLED   (1 << 0)        /* use only Q0 for receive */
  91 #define ETH_TX_QUEUES_ENABLED   (1 << 0)        /* use only Q0 for transmit */
  92
  93 #define ETH_INT_CAUSE_RX_DONE   (ETH_RX_QUEUES_ENABLED << 2)
  94 #define ETH_INT_CAUSE_RX_ERROR  (ETH_RX_QUEUES_ENABLED << 9)
  95 #define ETH_INT_CAUSE_RX        (ETH_INT_CAUSE_RX_DONE | ETH_INT_CAUSE_RX_ERROR)
  96 #define ETH_INT_CAUSE_EXT       0x00000002
  97 #define ETH_INT_UNMASK_ALL      (ETH_INT_CAUSE_RX | ETH_INT_CAUSE_EXT)
  98
  99 #define ETH_INT_CAUSE_TX_DONE   (ETH_TX_QUEUES_ENABLED << 0)
 100 #define ETH_INT_CAUSE_TX_ERROR  (ETH_TX_QUEUES_ENABLED << 8)
 101 #define ETH_INT_CAUSE_TX        (ETH_INT_CAUSE_TX_DONE | ETH_INT_CAUSE_TX_ERROR)
 102 #define ETH_INT_CAUSE_PHY       0x00010000
 103 #define ETH_INT_UNMASK_ALL_EXT  (ETH_INT_CAUSE_TX | ETH_INT_CAUSE_PHY)
 104
 105 #define ETH_INT_MASK_ALL        0x00000000
 106 #define ETH_INT_MASK_ALL_EXT    0x00000000
 107
 108 #define PHY_WAIT_ITERATIONS     1000    /* 1000 iterations * 10uS = 10mS max */
 109 #define PHY_WAIT_MICRO_SECONDS  10
 110
 111 /* Buffer offset from buffer pointer */
 112 #define RX_BUF_OFFSET                           0x2
 113
 114 /* Gigabit Ethernet Unit Global Registers */
 115
 116 /* MIB Counters register definitions */
 117 #define ETH_MIB_GOOD_OCTETS_RECEIVED_LOW        0x0
 118 #define ETH_MIB_GOOD_OCTETS_RECEIVED_HIGH       0x4
 119 #define ETH_MIB_BAD_OCTETS_RECEIVED             0x8
 120 #define ETH_MIB_INTERNAL_MAC_TRANSMIT_ERR       0xc
 121 #define ETH_MIB_GOOD_FRAMES_RECEIVED            0x10
 122 #define ETH_MIB_BAD_FRAMES_RECEIVED             0x14
 123 #define ETH_MIB_BROADCAST_FRAMES_RECEIVED       0x18
 124 #define ETH_MIB_MULTICAST_FRAMES_RECEIVED       0x1c
 125 #define ETH_MIB_FRAMES_64_OCTETS                0x20
 126 #define ETH_MIB_FRAMES_65_TO_127_OCTETS         0x24
 127 #define ETH_MIB_FRAMES_128_TO_255_OCTETS        0x28
 128 #define ETH_MIB_FRAMES_256_TO_511_OCTETS        0x2c
 129 #define ETH_MIB_FRAMES_512_TO_1023_OCTETS       0x30
 130 #define ETH_MIB_FRAMES_1024_TO_MAX_OCTETS       0x34
 131 #define ETH_MIB_GOOD_OCTETS_SENT_LOW            0x38
 132 #define ETH_MIB_GOOD_OCTETS_SENT_HIGH           0x3c
 133 #define ETH_MIB_GOOD_FRAMES_SENT                0x40
 134 #define ETH_MIB_EXCESSIVE_COLLISION             0x44
 135 #define ETH_MIB_MULTICAST_FRAMES_SENT           0x48
 136 #define ETH_MIB_BROADCAST_FRAMES_SENT           0x4c
 137 #define ETH_MIB_UNREC_MAC_CONTROL_RECEIVED      0x50
 138 #define ETH_MIB_FC_SENT                         0x54
 139 #define ETH_MIB_GOOD_FC_RECEIVED                0x58
 140 #define ETH_MIB_BAD_FC_RECEIVED                 0x5c
 141 #define ETH_MIB_UNDERSIZE_RECEIVED              0x60
 142 #define ETH_MIB_FRAGMENTS_RECEIVED              0x64
 143 #define ETH_MIB_OVERSIZE_RECEIVED               0x68
 144 #define ETH_MIB_JABBER_RECEIVED                 0x6c
 145 #define ETH_MIB_MAC_RECEIVE_ERROR               0x70
 146 #define ETH_MIB_BAD_CRC_EVENT                   0x74
 147 #define ETH_MIB_COLLISION                       0x78
 148 #define ETH_MIB_LATE_COLLISION                  0x7c
 149
 150 /* Port serial status reg (PSR) */
 151 #define ETH_INTERFACE_GMII_MII                  0
 152 #define ETH_INTERFACE_PCM                       BIT0
 153 #define ETH_LINK_IS_DOWN                        0
 154 #define ETH_LINK_IS_UP                          BIT1
 155 #define ETH_PORT_AT_HALF_DUPLEX                 0
 156 #define ETH_PORT_AT_FULL_DUPLEX                 BIT2
 157 #define ETH_RX_FLOW_CTRL_DISABLED               0
 158 #define ETH_RX_FLOW_CTRL_ENBALED                BIT3
 159 #define ETH_GMII_SPEED_100_10                   0
 160 #define ETH_GMII_SPEED_1000                     BIT4
 161 #define ETH_MII_SPEED_10                        0
 162 #define ETH_MII_SPEED_100                       BIT5
 163 #define ETH_NO_TX                               0
 164 #define ETH_TX_IN_PROGRESS                      BIT7
 165 #define ETH_BYPASS_NO_ACTIVE                    0
 166 #define ETH_BYPASS_ACTIVE                       BIT8
 167 #define ETH_PORT_NOT_AT_PARTITION_STATE         0
 168 #define ETH_PORT_AT_PARTITION_STATE             BIT9
 169 #define ETH_PORT_TX_FIFO_NOT_EMPTY              0
 170 #define ETH_PORT_TX_FIFO_EMPTY                  BIT10
 171
 172 #define ETH_DEFAULT_RX_BPDU_QUEUE_3             (BIT23 | BIT22)
 173 #define ETH_DEFAULT_RX_BPDU_QUEUE_4             BIT24
 174 #define ETH_DEFAULT_RX_BPDU_QUEUE_5             (BIT24 | BIT22)
 175 #define ETH_DEFAULT_RX_BPDU_QUEUE_6             (BIT24 | BIT23)
 176 #define ETH_DEFAULT_RX_BPDU_QUEUE_7             (BIT24 | BIT23 | BIT22)
 177
 178 /* SMI reg */
 179 #define ETH_SMI_BUSY            BIT28   /* 0 - Write, 1 - Read          */
 180 #define ETH_SMI_READ_VALID      BIT27   /* 0 - Write, 1 - Read          */
 181 #define ETH_SMI_OPCODE_WRITE    0       /* Completion of Read operation */
 182 #define ETH_SMI_OPCODE_READ     BIT26   /* Operation is in progress     */
 183
 184 /* SDMA command status fields macros */
 185
 186 /* Tx & Rx descriptors status */
 187 #define ETH_ERROR_SUMMARY                       (BIT0)
 188
 189 /* Tx & Rx descriptors command */
 190 #define ETH_BUFFER_OWNED_BY_DMA                 (BIT31)
 191
 192 /* Tx descriptors status */
 193 #define ETH_LC_ERROR                            (0    )
 194 #define ETH_UR_ERROR                            (BIT1 )
 195 #define ETH_RL_ERROR                            (BIT2 )
 196 #define ETH_LLC_SNAP_FORMAT                     (BIT9 )
 197
 198 /* Rx descriptors status */
 199 #define ETH_CRC_ERROR                           (0    )
 200 #define ETH_OVERRUN_ERROR                       (BIT1 )
 201 #define ETH_MAX_FRAME_LENGTH_ERROR              (BIT2 )
 202 #define ETH_RESOURCE_ERROR                      ((BIT2 | BIT1))
 203 #define ETH_VLAN_TAGGED                         (BIT19)
 204 #define ETH_BPDU_FRAME                          (BIT20)
 205 #define ETH_TCP_FRAME_OVER_IP_V_4               (0    )
 206 #define ETH_UDP_FRAME_OVER_IP_V_4               (BIT21)
 207 #define ETH_OTHER_FRAME_TYPE                    (BIT22)
 208 #define ETH_LAYER_2_IS_ETH_V_2                  (BIT23)
 209 #define ETH_FRAME_TYPE_IP_V_4                   (BIT24)
 210 #define ETH_FRAME_HEADER_OK                     (BIT25)
 211 #define ETH_RX_LAST_DESC                        (BIT26)
 212 #define ETH_RX_FIRST_DESC                       (BIT27)
 213 #define ETH_UNKNOWN_DESTINATION_ADDR            (BIT28)
 214 #define ETH_RX_ENABLE_INTERRUPT                 (BIT29)
 215 #define ETH_LAYER_4_CHECKSUM_OK                 (BIT30)
 216
 217 /* Rx descriptors byte count */
 218 #define ETH_FRAME_FRAGMENTED                    (BIT2)
 219
 220 /* Tx descriptors command */
 221 #define ETH_LAYER_4_CHECKSUM_FIRST_DESC         (BIT10)
 222 #define ETH_FRAME_SET_TO_VLAN                   (BIT15)
 223 #define ETH_TCP_FRAME                           (0    )
 224 #define ETH_UDP_FRAME                           (BIT16)
 225 #define ETH_GEN_TCP_UDP_CHECKSUM                (BIT17)
 226 #define ETH_GEN_IP_V_4_CHECKSUM                 (BIT18)
 227 #define ETH_ZERO_PADDING                        (BIT19)
 228 #define ETH_TX_LAST_DESC                        (BIT20)
 229 #define ETH_TX_FIRST_DESC                       (BIT21)
 230 #define ETH_GEN_CRC                             (BIT22)
 231 #define ETH_TX_ENABLE_INTERRUPT                 (BIT23)
 232 #define ETH_AUTO_MODE                           (BIT30)
 233
 234 #define ETH_TX_IHL_SHIFT                        11
 235
 236 /* typedefs */
 237
 238 typedef enum _eth_func_ret_status {
 239         ETH_OK,                 /* Returned as expected.                */
 240         ETH_ERROR,              /* Fundamental error.                   */
 241         ETH_RETRY,              /* Could not process request. Try later.*/
 242         ETH_END_OF_JOB,         /* Ring has nothing to process.         */
 243         ETH_QUEUE_FULL,         /* Ring resource error.                 */
 244         ETH_QUEUE_LAST_RESOURCE /* Ring resources about to exhaust.     */
 245 } ETH_FUNC_RET_STATUS;
 246
 247 typedef enum _eth_target {
 248         ETH_TARGET_DRAM,
 249         ETH_TARGET_DEVICE,
 250         ETH_TARGET_CBS,
 251         ETH_TARGET_PCI0,
 252         ETH_TARGET_PCI1
 253 } ETH_TARGET;
 254
 255 /* These are for big-endian machines.  Little endian needs different
 256  * definitions.
 257  */
 258 #if defined(__BIG_ENDIAN)
 259 struct eth_rx_desc {
 260         u16 byte_cnt;           /* Descriptor buffer byte count         */
 261         u16 buf_size;           /* Buffer size                          */
 262         u32 cmd_sts;            /* Descriptor command status            */
 263         u32 next_desc_ptr;      /* Next descriptor pointer              */
 264         u32 buf_ptr;            /* Descriptor buffer pointer            */
 265 };
 266
 267 struct eth_tx_desc {
 268         u16 byte_cnt;           /* buffer byte count                    */
 269         u16 l4i_chk;            /* CPU provided TCP checksum            */
 270         u32 cmd_sts;            /* Command/status field                 */
 271         u32 next_desc_ptr;      /* Pointer to next descriptor           */
 272         u32 buf_ptr;            /* pointer to buffer for this descriptor*/
 273 };
 274
 275 #elif defined(__LITTLE_ENDIAN)
 276 struct eth_rx_desc {
 277         u32 cmd_sts;            /* Descriptor command status            */
 278         u16 buf_size;           /* Buffer size                          */
 279         u16 byte_cnt;           /* Descriptor buffer byte count         */
 280         u32 buf_ptr;            /* Descriptor buffer pointer            */
 281         u32 next_desc_ptr;      /* Next descriptor pointer              */
 282 };
 283
 284 struct eth_tx_desc {
 285         u32 cmd_sts;            /* Command/status field                 */
 286         u16 l4i_chk;            /* CPU provided TCP checksum            */
 287         u16 byte_cnt;           /* buffer byte count                    */
 288         u32 buf_ptr;            /* pointer to buffer for this descriptor*/
 289         u32 next_desc_ptr;      /* Pointer to next descriptor           */
 290 };
 291 #else
 292 #error One of __BIG_ENDIAN or __LITTLE_ENDIAN must be defined
 293 #endif
 294
 295 /* Unified struct for Rx and Tx operations. The user is not required to */
 296 /* be familier with neither Tx nor Rx descriptors.                      */
 297 struct pkt_info {
 298         unsigned short byte_cnt;        /* Descriptor buffer byte count */
 299         unsigned short l4i_chk;         /* Tx CPU provided TCP Checksum */
 300         unsigned int cmd_sts;           /* Descriptor command status    */
 301         dma_addr_t buf_ptr;             /* Descriptor buffer pointer    */
 302         struct sk_buff *return_info;    /* User resource return information */
 303 };
 304
 305 /* Ethernet port specific infomation */
 306
 307 struct mv643xx_mib_counters {
 308         u64 good_octets_received;
 309         u32 bad_octets_received;
 310         u32 internal_mac_transmit_err;
 311         u32 good_frames_received;
 312         u32 bad_frames_received;
 313         u32 broadcast_frames_received;
 314         u32 multicast_frames_received;
 315         u32 frames_64_octets;
 316         u32 frames_65_to_127_octets;
 317         u32 frames_128_to_255_octets;
 318         u32 frames_256_to_511_octets;
 319         u32 frames_512_to_1023_octets;
 320         u32 frames_1024_to_max_octets;
 321         u64 good_octets_sent;
 322         u32 good_frames_sent;
 323         u32 excessive_collision;
 324         u32 multicast_frames_sent;
 325         u32 broadcast_frames_sent;
 326         u32 unrec_mac_control_received;
 327         u32 fc_sent;
 328         u32 good_fc_received;
 329         u32 bad_fc_received;
 330         u32 undersize_received;
 331         u32 fragments_received;
 332         u32 oversize_received;
 333         u32 jabber_received;
 334         u32 mac_receive_error;
 335         u32 bad_crc_event;
 336         u32 collision;
 337         u32 late_collision;
 338 };
 339
 340 struct mv643xx_private {
 341         int port_num;                   /* User Ethernet port number    */
 342
 343         u32 rx_sram_addr;               /* Base address of rx sram area */
 344         u32 rx_sram_size;               /* Size of rx sram area         */
 345         u32 tx_sram_addr;               /* Base address of tx sram area */
 346         u32 tx_sram_size;               /* Size of tx sram area         */
 347
 348         int rx_resource_err;            /* Rx ring resource error flag */
 349
 350         /* Tx/Rx rings managment indexes fields. For driver use */
 351
 352         /* Next available and first returning Rx resource */
 353         int rx_curr_desc_q, rx_used_desc_q;
 354
 355         /* Next available and first returning Tx resource */
 356         int tx_curr_desc_q, tx_used_desc_q;
 357
 358 #ifdef MV643XX_TX_FAST_REFILL
 359         u32 tx_clean_threshold;
 360 #endif
 361
 362         struct eth_rx_desc *p_rx_desc_area;
 363         dma_addr_t rx_desc_dma;
 364         int rx_desc_area_size;
 365         struct sk_buff **rx_skb;
 366
 367         struct eth_tx_desc *p_tx_desc_area;
 368         dma_addr_t tx_desc_dma;
 369         int tx_desc_area_size;
 370         struct sk_buff **tx_skb;
 371
 372         struct work_struct tx_timeout_task;
 373
 374         struct net_device_stats stats;
 375         struct mv643xx_mib_counters mib_counters;
 376         spinlock_t lock;
 377         /* Size of Tx Ring per queue */
 378         int tx_ring_size;
 379         /* Number of tx descriptors in use */
 380         int tx_desc_count;
 381         /* Size of Rx Ring per queue */
 382         int rx_ring_size;
 383         /* Number of rx descriptors in use */
 384         int rx_desc_count;
 385
 386         /*
 387          * Used in case RX Ring is empty, which can be caused when
 388          * system does not have resources (skb's)
 389          */
 390         struct timer_list timeout;
 391
 392         u32 rx_int_coal;
 393         u32 tx_int_coal;
 394         struct mii_if_info mii;
 395 };
 396
 397 /* Port operation control routines */
 398 static void eth_port_init(struct mv643xx_private *mp);
 399 static void eth_port_reset(unsigned int eth_port_num);
 400 static void eth_port_start(struct net_device *dev);
 401
 402 /* Port MAC address routines */
 403 static void eth_port_uc_addr_set(unsigned int eth_port_num,
 404                                  unsigned char *p_addr);
 405
 406 /* PHY and MIB routines */
 407 static void ethernet_phy_reset(unsigned int eth_port_num);
 408
 409 static void eth_port_write_smi_reg(unsigned int eth_port_num,
 410                                    unsigned int phy_reg, unsigned int value);
 411
 412 static void eth_port_read_smi_reg(unsigned int eth_port_num,
 413                                   unsigned int phy_reg, unsigned int *value);
 414
 415 static void eth_clear_mib_counters(unsigned int eth_port_num);
 416
 417 /* Port data flow control routines */
 418 static ETH_FUNC_RET_STATUS eth_port_receive(struct mv643xx_private *mp,
 419                                             struct pkt_info *p_pkt_info);
 420 static ETH_FUNC_RET_STATUS eth_rx_return_buff(struct mv643xx_private *mp,
 421                                               struct pkt_info *p_pkt_info);
 422
 423 #endif                          /* __MV643XX_ETH_H__ */