Pileus Git - ~andy/linux/blob - drivers/net/ethernet/sfc/siena.c

   1 /****************************************************************************
   2  * Driver for Solarflare Solarstorm network controllers and boards
   3  * Copyright 2005-2006 Fen Systems Ltd.
   4  * Copyright 2006-2010 Solarflare Communications Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation, incorporated herein by reference.
   9  */
  10
  11 #include <linux/bitops.h>
  12 #include <linux/delay.h>
  13 #include <linux/pci.h>
  14 #include <linux/module.h>
  15 #include <linux/slab.h>
  16 #include <linux/random.h>
  17 #include "net_driver.h"
  18 #include "bitfield.h"
  19 #include "efx.h"
  20 #include "nic.h"
  21 #include "spi.h"
  22 #include "regs.h"
  23 #include "io.h"
  24 #include "phy.h"
  25 #include "workarounds.h"
  26 #include "mcdi.h"
  27 #include "mcdi_pcol.h"
  28 #include "selftest.h"
  29
  30 /* Hardware control for SFC9000 family including SFL9021 (aka Siena). */
  31
  32 static void siena_init_wol(struct efx_nic *efx);
  33
  34
  35 static void siena_push_irq_moderation(struct efx_channel *channel)
  36 {
  37         efx_dword_t timer_cmd;
  38
  39         if (channel->irq_moderation)
  40                 EFX_POPULATE_DWORD_2(timer_cmd,
  41                                      FRF_CZ_TC_TIMER_MODE,
  42                                      FFE_CZ_TIMER_MODE_INT_HLDOFF,
  43                                      FRF_CZ_TC_TIMER_VAL,
  44                                      channel->irq_moderation - 1);
  45         else
  46                 EFX_POPULATE_DWORD_2(timer_cmd,
  47                                      FRF_CZ_TC_TIMER_MODE,
  48                                      FFE_CZ_TIMER_MODE_DIS,
  49                                      FRF_CZ_TC_TIMER_VAL, 0);
  50         efx_writed_page_locked(channel->efx, &timer_cmd, FR_BZ_TIMER_COMMAND_P0,
  51                                channel->channel);
  52 }
  53
  54 void siena_prepare_flush(struct efx_nic *efx)
  55 {
  56         if (efx->fc_disable++ == 0)
  57                 efx_mcdi_set_mac(efx);
  58 }
  59
  60 void siena_finish_flush(struct efx_nic *efx)
  61 {
  62         if (--efx->fc_disable == 0)
  63                 efx_mcdi_set_mac(efx);
  64 }
  65
  66 static const struct efx_nic_register_test siena_register_tests[] = {
  67         { FR_AZ_ADR_REGION,
  68           EFX_OWORD32(0x0003FFFF, 0x0003FFFF, 0x0003FFFF, 0x0003FFFF) },
  69         { FR_CZ_USR_EV_CFG,
  70           EFX_OWORD32(0x000103FF, 0x00000000, 0x00000000, 0x00000000) },
  71         { FR_AZ_RX_CFG,
  72           EFX_OWORD32(0xFFFFFFFE, 0xFFFFFFFF, 0x0003FFFF, 0x00000000) },
  73         { FR_AZ_TX_CFG,
  74           EFX_OWORD32(0x7FFF0037, 0xFFFF8000, 0xFFFFFFFF, 0x03FFFFFF) },
  75         { FR_AZ_TX_RESERVED,
  76           EFX_OWORD32(0xFFFEFE80, 0x1FFFFFFF, 0x020000FE, 0x007FFFFF) },
  77         { FR_AZ_SRM_TX_DC_CFG,
  78           EFX_OWORD32(0x001FFFFF, 0x00000000, 0x00000000, 0x00000000) },
  79         { FR_AZ_RX_DC_CFG,
  80           EFX_OWORD32(0x00000003, 0x00000000, 0x00000000, 0x00000000) },
  81         { FR_AZ_RX_DC_PF_WM,
  82           EFX_OWORD32(0x000003FF, 0x00000000, 0x00000000, 0x00000000) },
  83         { FR_BZ_DP_CTRL,
  84           EFX_OWORD32(0x00000FFF, 0x00000000, 0x00000000, 0x00000000) },
  85         { FR_BZ_RX_RSS_TKEY,
  86           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF) },
  87         { FR_CZ_RX_RSS_IPV6_REG1,
  88           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF) },
  89         { FR_CZ_RX_RSS_IPV6_REG2,
  90           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF) },
  91         { FR_CZ_RX_RSS_IPV6_REG3,
  92           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0x00000007, 0x00000000) },
  93 };
  94
  95 static int siena_test_chip(struct efx_nic *efx, struct efx_self_tests *tests)
  96 {
  97         enum reset_type reset_method = RESET_TYPE_ALL;
  98         int rc, rc2;
  99
 100         efx_reset_down(efx, reset_method);
 101
 102         /* Reset the chip immediately so that it is completely
 103          * quiescent regardless of what any VF driver does.
 104          */
 105         rc = efx_mcdi_reset(efx, reset_method);
 106         if (rc)
 107                 goto out;
 108
 109         tests->registers =
 110                 efx_nic_test_registers(efx, siena_register_tests,
 111                                        ARRAY_SIZE(siena_register_tests))
 112                 ? -1 : 1;
 113
 114         rc = efx_mcdi_reset(efx, reset_method);
 115 out:
 116         rc2 = efx_reset_up(efx, reset_method, rc == 0);
 117         return rc ? rc : rc2;
 118 }
 119
 120 /**************************************************************************
 121  *
 122  * Device reset
 123  *
 124  **************************************************************************
 125  */
 126
 127 static int siena_map_reset_flags(u32 *flags)
 128 {
 129         enum {
 130                 SIENA_RESET_PORT = (ETH_RESET_DMA | ETH_RESET_FILTER |
 131                                     ETH_RESET_OFFLOAD | ETH_RESET_MAC |
 132                                     ETH_RESET_PHY),
 133                 SIENA_RESET_MC = (SIENA_RESET_PORT |
 134                                   ETH_RESET_MGMT << ETH_RESET_SHARED_SHIFT),
 135         };
 136
 137         if ((*flags & SIENA_RESET_MC) == SIENA_RESET_MC) {
 138                 *flags &= ~SIENA_RESET_MC;
 139                 return RESET_TYPE_WORLD;
 140         }
 141
 142         if ((*flags & SIENA_RESET_PORT) == SIENA_RESET_PORT) {
 143                 *flags &= ~SIENA_RESET_PORT;
 144                 return RESET_TYPE_ALL;
 145         }
 146
 147         /* no invisible reset implemented */
 148
 149         return -EINVAL;
 150 }
 151
 152 #ifdef CONFIG_EEH
 153 /* When a PCI device is isolated from the bus, a subsequent MMIO read is
 154  * required for the kernel EEH mechanisms to notice. As the Solarflare driver
 155  * was written to minimise MMIO read (for latency) then a periodic call to check
 156  * the EEH status of the device is required so that device recovery can happen
 157  * in a timely fashion.
 158  */
 159 static void siena_monitor(struct efx_nic *efx)
 160 {
 161         struct eeh_dev *eehdev =
 162                 of_node_to_eeh_dev(pci_device_to_OF_node(efx->pci_dev));
 163
 164         eeh_dev_check_failure(eehdev);
 165 }
 166 #endif
 167
 168 static int siena_probe_nvconfig(struct efx_nic *efx)
 169 {
 170         u32 caps = 0;
 171         int rc;
 172
 173         rc = efx_mcdi_get_board_cfg(efx, efx->net_dev->perm_addr, NULL, &caps);
 174
 175         efx->timer_quantum_ns =
 176                 (caps & (1 << MC_CMD_CAPABILITIES_TURBO_ACTIVE_LBN)) ?
 177                 3072 : 6144; /* 768 cycles */
 178         return rc;
 179 }
 180
 181 static void siena_dimension_resources(struct efx_nic *efx)
 182 {
 183         /* Each port has a small block of internal SRAM dedicated to
 184          * the buffer table and descriptor caches.  In theory we can
 185          * map both blocks to one port, but we don't.
 186          */
 187         efx_nic_dimension_resources(efx, FR_CZ_BUF_FULL_TBL_ROWS / 2);
 188 }
 189
 190 static int siena_probe_nic(struct efx_nic *efx)
 191 {
 192         struct siena_nic_data *nic_data;
 193         bool already_attached = false;
 194         efx_oword_t reg;
 195         int rc;
 196
 197         /* Allocate storage for hardware specific data */
 198         nic_data = kzalloc(sizeof(struct siena_nic_data), GFP_KERNEL);
 199         if (!nic_data)
 200                 return -ENOMEM;
 201         efx->nic_data = nic_data;
 202
 203         if (efx_nic_fpga_ver(efx) != 0) {
 204                 netif_err(efx, probe, efx->net_dev,
 205                           "Siena FPGA not supported\n");
 206                 rc = -ENODEV;
 207                 goto fail1;
 208         }
 209
 210         efx_reado(efx, &reg, FR_AZ_CS_DEBUG);
 211         efx->port_num = EFX_OWORD_FIELD(reg, FRF_CZ_CS_PORT_NUM) - 1;
 212
 213         rc = efx_mcdi_init(efx);
 214         if (rc)
 215                 goto fail1;
 216
 217         /* Let the BMC know that the driver is now in charge of link and
 218          * filter settings. We must do this before we reset the NIC */
 219         rc = efx_mcdi_drv_attach(efx, true, &already_attached);
 220         if (rc) {
 221                 netif_err(efx, probe, efx->net_dev,
 222                           "Unable to register driver with MCPU\n");
 223                 goto fail2;
 224         }
 225         if (already_attached)
 226                 /* Not a fatal error */
 227                 netif_err(efx, probe, efx->net_dev,
 228                           "Host already registered with MCPU\n");
 229
 230         /* Now we can reset the NIC */
 231         rc = efx_mcdi_reset(efx, RESET_TYPE_ALL);
 232         if (rc) {
 233                 netif_err(efx, probe, efx->net_dev, "failed to reset NIC\n");
 234                 goto fail3;
 235         }
 236
 237         siena_init_wol(efx);
 238
 239         /* Allocate memory for INT_KER */
 240         rc = efx_nic_alloc_buffer(efx, &efx->irq_status, sizeof(efx_oword_t));
 241         if (rc)
 242                 goto fail4;
 243         BUG_ON(efx->irq_status.dma_addr & 0x0f);
 244
 245         netif_dbg(efx, probe, efx->net_dev,
 246                   "INT_KER at %llx (virt %p phys %llx)\n",
 247                   (unsigned long long)efx->irq_status.dma_addr,
 248                   efx->irq_status.addr,
 249                   (unsigned long long)virt_to_phys(efx->irq_status.addr));
 250
 251         /* Read in the non-volatile configuration */
 252         rc = siena_probe_nvconfig(efx);
 253         if (rc == -EINVAL) {
 254                 netif_err(efx, probe, efx->net_dev,
 255                           "NVRAM is invalid therefore using defaults\n");
 256                 efx->phy_type = PHY_TYPE_NONE;
 257                 efx->mdio.prtad = MDIO_PRTAD_NONE;
 258         } else if (rc) {
 259                 goto fail5;
 260         }
 261
 262         rc = efx_mcdi_mon_probe(efx);
 263         if (rc)
 264                 goto fail5;
 265
 266         efx_sriov_probe(efx);
 267         efx_ptp_probe(efx);
 268
 269         return 0;
 270
 271 fail5:
 272         efx_nic_free_buffer(efx, &efx->irq_status);
 273 fail4:
 274 fail3:
 275         efx_mcdi_drv_attach(efx, false, NULL);
 276 fail2:
 277         efx_mcdi_fini(efx);
 278 fail1:
 279         kfree(efx->nic_data);
 280         return rc;
 281 }
 282
 283 /* This call performs hardware-specific global initialisation, such as
 284  * defining the descriptor cache sizes and number of RSS channels.
 285  * It does not set up any buffers, descriptor rings or event queues.
 286  */
 287 static int siena_init_nic(struct efx_nic *efx)
 288 {
 289         efx_oword_t temp;
 290         int rc;
 291
 292         /* Recover from a failed assertion post-reset */
 293         rc = efx_mcdi_handle_assertion(efx);
 294         if (rc)
 295                 return rc;
 296
 297         /* Squash TX of packets of 16 bytes or less */
 298         efx_reado(efx, &temp, FR_AZ_TX_RESERVED);
 299         EFX_SET_OWORD_FIELD(temp, FRF_BZ_TX_FLUSH_MIN_LEN_EN, 1);
 300         efx_writeo(efx, &temp, FR_AZ_TX_RESERVED);
 301
 302         /* Do not enable TX_NO_EOP_DISC_EN, since it limits packets to 16
 303          * descriptors (which is bad).
 304          */
 305         efx_reado(efx, &temp, FR_AZ_TX_CFG);
 306         EFX_SET_OWORD_FIELD(temp, FRF_AZ_TX_NO_EOP_DISC_EN, 0);
 307         EFX_SET_OWORD_FIELD(temp, FRF_CZ_TX_FILTER_EN_BIT, 1);
 308         efx_writeo(efx, &temp, FR_AZ_TX_CFG);
 309
 310         efx_reado(efx, &temp, FR_AZ_RX_CFG);
 311         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_DESC_PUSH_EN, 0);
 312         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_INGR_EN, 1);
 313         /* Enable hash insertion. This is broken for the 'Falcon' hash
 314          * if IPv6 hashing is also enabled, so also select Toeplitz
 315          * TCP/IPv4 and IPv4 hashes. */
 316         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_HASH_INSRT_HDR, 1);
 317         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_HASH_ALG, 1);
 318         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_IP_HASH, 1);
 319         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_USR_BUF_SIZE,
 320                             EFX_RX_USR_BUF_SIZE >> 5);
 321         efx_writeo(efx, &temp, FR_AZ_RX_CFG);
 322
 323         /* Set hash key for IPv4 */
 324         memcpy(&temp, efx->rx_hash_key, sizeof(temp));
 325         efx_writeo(efx, &temp, FR_BZ_RX_RSS_TKEY);
 326
 327         /* Enable IPv6 RSS */
 328         BUILD_BUG_ON(sizeof(efx->rx_hash_key) <
 329                      2 * sizeof(temp) + FRF_CZ_RX_RSS_IPV6_TKEY_HI_WIDTH / 8 ||
 330                      FRF_CZ_RX_RSS_IPV6_TKEY_HI_LBN != 0);
 331         memcpy(&temp, efx->rx_hash_key, sizeof(temp));
 332         efx_writeo(efx, &temp, FR_CZ_RX_RSS_IPV6_REG1);
 333         memcpy(&temp, efx->rx_hash_key + sizeof(temp), sizeof(temp));
 334         efx_writeo(efx, &temp, FR_CZ_RX_RSS_IPV6_REG2);
 335         EFX_POPULATE_OWORD_2(temp, FRF_CZ_RX_RSS_IPV6_THASH_ENABLE, 1,
 336                              FRF_CZ_RX_RSS_IPV6_IP_THASH_ENABLE, 1);
 337         memcpy(&temp, efx->rx_hash_key + 2 * sizeof(temp),
 338                FRF_CZ_RX_RSS_IPV6_TKEY_HI_WIDTH / 8);
 339         efx_writeo(efx, &temp, FR_CZ_RX_RSS_IPV6_REG3);
 340
 341         /* Enable event logging */
 342         rc = efx_mcdi_log_ctrl(efx, true, false, 0);
 343         if (rc)
 344                 return rc;
 345
 346         /* Set destination of both TX and RX Flush events */
 347         EFX_POPULATE_OWORD_1(temp, FRF_BZ_FLS_EVQ_ID, 0);
 348         efx_writeo(efx, &temp, FR_BZ_DP_CTRL);
 349
 350         EFX_POPULATE_OWORD_1(temp, FRF_CZ_USREV_DIS, 1);
 351         efx_writeo(efx, &temp, FR_CZ_USR_EV_CFG);
 352
 353         efx_nic_init_common(efx);
 354         return 0;
 355 }
 356
 357 static void siena_remove_nic(struct efx_nic *efx)
 358 {
 359         efx_mcdi_mon_remove(efx);
 360
 361         efx_nic_free_buffer(efx, &efx->irq_status);
 362
 363         efx_mcdi_reset(efx, RESET_TYPE_ALL);
 364
 365         /* Relinquish the device back to the BMC */
 366         efx_mcdi_drv_attach(efx, false, NULL);
 367
 368         /* Tear down the private nic state */
 369         kfree(efx->nic_data);
 370         efx->nic_data = NULL;
 371
 372         efx_mcdi_fini(efx);
 373 }
 374
 375 static int siena_try_update_nic_stats(struct efx_nic *efx)
 376 {
 377         __le64 *dma_stats;
 378         struct efx_mac_stats *mac_stats;
 379         __le64 generation_start, generation_end;
 380
 381         mac_stats = &efx->mac_stats;
 382         dma_stats = efx->stats_buffer.addr;
 383
 384         generation_end = dma_stats[MC_CMD_MAC_GENERATION_END];
 385         if (generation_end == EFX_MC_STATS_GENERATION_INVALID)
 386                 return 0;
 387         rmb();
 388
 389 #define MAC_STAT(M, D) \
 390         mac_stats->M = le64_to_cpu(dma_stats[MC_CMD_MAC_ ## D])
 391
 392         MAC_STAT(tx_bytes, TX_BYTES);
 393         MAC_STAT(tx_bad_bytes, TX_BAD_BYTES);
 394         efx_update_diff_stat(&mac_stats->tx_good_bytes,
 395                              mac_stats->tx_bytes - mac_stats->tx_bad_bytes);
 396         MAC_STAT(tx_packets, TX_PKTS);
 397         MAC_STAT(tx_bad, TX_BAD_FCS_PKTS);
 398         MAC_STAT(tx_pause, TX_PAUSE_PKTS);
 399         MAC_STAT(tx_control, TX_CONTROL_PKTS);
 400         MAC_STAT(tx_unicast, TX_UNICAST_PKTS);
 401         MAC_STAT(tx_multicast, TX_MULTICAST_PKTS);
 402         MAC_STAT(tx_broadcast, TX_BROADCAST_PKTS);
 403         MAC_STAT(tx_lt64, TX_LT64_PKTS);
 404         MAC_STAT(tx_64, TX_64_PKTS);
 405         MAC_STAT(tx_65_to_127, TX_65_TO_127_PKTS);
 406         MAC_STAT(tx_128_to_255, TX_128_TO_255_PKTS);
 407         MAC_STAT(tx_256_to_511, TX_256_TO_511_PKTS);
 408         MAC_STAT(tx_512_to_1023, TX_512_TO_1023_PKTS);
 409         MAC_STAT(tx_1024_to_15xx, TX_1024_TO_15XX_PKTS);
 410         MAC_STAT(tx_15xx_to_jumbo, TX_15XX_TO_JUMBO_PKTS);
 411         MAC_STAT(tx_gtjumbo, TX_GTJUMBO_PKTS);
 412         mac_stats->tx_collision = 0;
 413         MAC_STAT(tx_single_collision, TX_SINGLE_COLLISION_PKTS);
 414         MAC_STAT(tx_multiple_collision, TX_MULTIPLE_COLLISION_PKTS);
 415         MAC_STAT(tx_excessive_collision, TX_EXCESSIVE_COLLISION_PKTS);
 416         MAC_STAT(tx_deferred, TX_DEFERRED_PKTS);
 417         MAC_STAT(tx_late_collision, TX_LATE_COLLISION_PKTS);
 418         mac_stats->tx_collision = (mac_stats->tx_single_collision +
 419                                    mac_stats->tx_multiple_collision +
 420                                    mac_stats->tx_excessive_collision +
 421                                    mac_stats->tx_late_collision);
 422         MAC_STAT(tx_excessive_deferred, TX_EXCESSIVE_DEFERRED_PKTS);
 423         MAC_STAT(tx_non_tcpudp, TX_NON_TCPUDP_PKTS);
 424         MAC_STAT(tx_mac_src_error, TX_MAC_SRC_ERR_PKTS);
 425         MAC_STAT(tx_ip_src_error, TX_IP_SRC_ERR_PKTS);
 426         MAC_STAT(rx_bytes, RX_BYTES);
 427         MAC_STAT(rx_bad_bytes, RX_BAD_BYTES);
 428         efx_update_diff_stat(&mac_stats->rx_good_bytes,
 429                              mac_stats->rx_bytes - mac_stats->rx_bad_bytes);
 430         MAC_STAT(rx_packets, RX_PKTS);
 431         MAC_STAT(rx_good, RX_GOOD_PKTS);
 432         MAC_STAT(rx_bad, RX_BAD_FCS_PKTS);
 433         MAC_STAT(rx_pause, RX_PAUSE_PKTS);
 434         MAC_STAT(rx_control, RX_CONTROL_PKTS);
 435         MAC_STAT(rx_unicast, RX_UNICAST_PKTS);
 436         MAC_STAT(rx_multicast, RX_MULTICAST_PKTS);
 437         MAC_STAT(rx_broadcast, RX_BROADCAST_PKTS);
 438         MAC_STAT(rx_lt64, RX_UNDERSIZE_PKTS);
 439         MAC_STAT(rx_64, RX_64_PKTS);
 440         MAC_STAT(rx_65_to_127, RX_65_TO_127_PKTS);
 441         MAC_STAT(rx_128_to_255, RX_128_TO_255_PKTS);
 442         MAC_STAT(rx_256_to_511, RX_256_TO_511_PKTS);
 443         MAC_STAT(rx_512_to_1023, RX_512_TO_1023_PKTS);
 444         MAC_STAT(rx_1024_to_15xx, RX_1024_TO_15XX_PKTS);
 445         MAC_STAT(rx_15xx_to_jumbo, RX_15XX_TO_JUMBO_PKTS);
 446         MAC_STAT(rx_gtjumbo, RX_GTJUMBO_PKTS);
 447         mac_stats->rx_bad_lt64 = 0;
 448         mac_stats->rx_bad_64_to_15xx = 0;
 449         mac_stats->rx_bad_15xx_to_jumbo = 0;
 450         MAC_STAT(rx_bad_gtjumbo, RX_JABBER_PKTS);
 451         MAC_STAT(rx_overflow, RX_OVERFLOW_PKTS);
 452         mac_stats->rx_missed = 0;
 453         MAC_STAT(rx_false_carrier, RX_FALSE_CARRIER_PKTS);
 454         MAC_STAT(rx_symbol_error, RX_SYMBOL_ERROR_PKTS);
 455         MAC_STAT(rx_align_error, RX_ALIGN_ERROR_PKTS);
 456         MAC_STAT(rx_length_error, RX_LENGTH_ERROR_PKTS);
 457         MAC_STAT(rx_internal_error, RX_INTERNAL_ERROR_PKTS);
 458         mac_stats->rx_good_lt64 = 0;
 459
 460         efx->n_rx_nodesc_drop_cnt =
 461                 le64_to_cpu(dma_stats[MC_CMD_MAC_RX_NODESC_DROPS]);
 462
 463 #undef MAC_STAT
 464
 465         rmb();
 466         generation_start = dma_stats[MC_CMD_MAC_GENERATION_START];
 467         if (generation_end != generation_start)
 468                 return -EAGAIN;
 469
 470         return 0;
 471 }
 472
 473 static void siena_update_nic_stats(struct efx_nic *efx)
 474 {
 475         int retry;
 476
 477         /* If we're unlucky enough to read statistics wduring the DMA, wait
 478          * up to 10ms for it to finish (typically takes <500us) */
 479         for (retry = 0; retry < 100; ++retry) {
 480                 if (siena_try_update_nic_stats(efx) == 0)
 481                         return;
 482                 udelay(100);
 483         }
 484
 485         /* Use the old values instead */
 486 }
 487
 488 static int siena_mac_reconfigure(struct efx_nic *efx)
 489 {
 490         MCDI_DECLARE_BUF(inbuf, MC_CMD_SET_MCAST_HASH_IN_LEN);
 491         int rc;
 492
 493         BUILD_BUG_ON(MC_CMD_SET_MCAST_HASH_IN_LEN !=
 494                      MC_CMD_SET_MCAST_HASH_IN_HASH0_OFST +
 495                      sizeof(efx->multicast_hash));
 496
 497         WARN_ON(!mutex_is_locked(&efx->mac_lock));
 498
 499         rc = efx_mcdi_set_mac(efx);
 500         if (rc != 0)
 501                 return rc;
 502
 503         memcpy(MCDI_PTR(inbuf, SET_MCAST_HASH_IN_HASH0),
 504                efx->multicast_hash.byte, sizeof(efx->multicast_hash));
 505         return efx_mcdi_rpc(efx, MC_CMD_SET_MCAST_HASH,
 506                             inbuf, sizeof(inbuf), NULL, 0, NULL);
 507 }
 508
 509 /**************************************************************************
 510  *
 511  * Wake on LAN
 512  *
 513  **************************************************************************
 514  */
 515
 516 static void siena_get_wol(struct efx_nic *efx, struct ethtool_wolinfo *wol)
 517 {
 518         struct siena_nic_data *nic_data = efx->nic_data;
 519
 520         wol->supported = WAKE_MAGIC;
 521         if (nic_data->wol_filter_id != -1)
 522                 wol->wolopts = WAKE_MAGIC;
 523         else
 524                 wol->wolopts = 0;
 525         memset(&wol->sopass, 0, sizeof(wol->sopass));
 526 }
 527
 528
 529 static int siena_set_wol(struct efx_nic *efx, u32 type)
 530 {
 531         struct siena_nic_data *nic_data = efx->nic_data;
 532         int rc;
 533
 534         if (type & ~WAKE_MAGIC)
 535                 return -EINVAL;
 536
 537         if (type & WAKE_MAGIC) {
 538                 if (nic_data->wol_filter_id != -1)
 539                         efx_mcdi_wol_filter_remove(efx,
 540                                                    nic_data->wol_filter_id);
 541                 rc = efx_mcdi_wol_filter_set_magic(efx, efx->net_dev->dev_addr,
 542                                                    &nic_data->wol_filter_id);
 543                 if (rc)
 544                         goto fail;
 545
 546                 pci_wake_from_d3(efx->pci_dev, true);
 547         } else {
 548                 rc = efx_mcdi_wol_filter_reset(efx);
 549                 nic_data->wol_filter_id = -1;
 550                 pci_wake_from_d3(efx->pci_dev, false);
 551                 if (rc)
 552                         goto fail;
 553         }
 554
 555         return 0;
 556  fail:
 557         netif_err(efx, hw, efx->net_dev, "%s failed: type=%d rc=%d\n",
 558                   __func__, type, rc);
 559         return rc;
 560 }
 561
 562
 563 static void siena_init_wol(struct efx_nic *efx)
 564 {
 565         struct siena_nic_data *nic_data = efx->nic_data;
 566         int rc;
 567
 568         rc = efx_mcdi_wol_filter_get_magic(efx, &nic_data->wol_filter_id);
 569
 570         if (rc != 0) {
 571                 /* If it failed, attempt to get into a synchronised
 572                  * state with MC by resetting any set WoL filters */
 573                 efx_mcdi_wol_filter_reset(efx);
 574                 nic_data->wol_filter_id = -1;
 575         } else if (nic_data->wol_filter_id != -1) {
 576                 pci_wake_from_d3(efx->pci_dev, true);
 577         }
 578 }
 579
 580 /**************************************************************************
 581  *
 582  * MCDI
 583  *
 584  **************************************************************************
 585  */
 586
 587 #define MCDI_PDU(efx)                                                   \
 588         (efx_port_num(efx) ? MC_SMEM_P1_PDU_OFST : MC_SMEM_P0_PDU_OFST)
 589 #define MCDI_DOORBELL(efx)                                              \
 590         (efx_port_num(efx) ? MC_SMEM_P1_DOORBELL_OFST : MC_SMEM_P0_DOORBELL_OFST)
 591 #define MCDI_STATUS(efx)                                                \
 592         (efx_port_num(efx) ? MC_SMEM_P1_STATUS_OFST : MC_SMEM_P0_STATUS_OFST)
 593
 594 static void siena_mcdi_request(struct efx_nic *efx,
 595                                const efx_dword_t *hdr, size_t hdr_len,
 596                                const efx_dword_t *sdu, size_t sdu_len)
 597 {
 598         unsigned pdu = FR_CZ_MC_TREG_SMEM + MCDI_PDU(efx);
 599         unsigned doorbell = FR_CZ_MC_TREG_SMEM + MCDI_DOORBELL(efx);
 600         unsigned int i;
 601         unsigned int inlen_dw = DIV_ROUND_UP(sdu_len, 4);
 602
 603         EFX_BUG_ON_PARANOID(hdr_len != 4);
 604
 605         efx_writed(efx, hdr, pdu);
 606
 607         for (i = 0; i < inlen_dw; i++)
 608                 efx_writed(efx, &sdu[i], pdu + hdr_len + 4 * i);
 609
 610         /* Ensure the request is written out before the doorbell */
 611         wmb();
 612
 613         /* ring the doorbell with a distinctive value */
 614         _efx_writed(efx, (__force __le32) 0x45789abc, doorbell);
 615 }
 616
 617 static bool siena_mcdi_poll_response(struct efx_nic *efx)
 618 {
 619         unsigned int pdu = FR_CZ_MC_TREG_SMEM + MCDI_PDU(efx);
 620         efx_dword_t hdr;
 621
 622         efx_readd(efx, &hdr, pdu);
 623
 624         /* All 1's indicates that shared memory is in reset (and is
 625          * not a valid hdr). Wait for it to come out reset before
 626          * completing the command
 627          */
 628         return EFX_DWORD_FIELD(hdr, EFX_DWORD_0) != 0xffffffff &&
 629                 EFX_DWORD_FIELD(hdr, MCDI_HEADER_RESPONSE);
 630 }
 631
 632 static void siena_mcdi_read_response(struct efx_nic *efx, efx_dword_t *outbuf,
 633                                      size_t offset, size_t outlen)
 634 {
 635         unsigned int pdu = FR_CZ_MC_TREG_SMEM + MCDI_PDU(efx);
 636         unsigned int outlen_dw = DIV_ROUND_UP(outlen, 4);
 637         int i;
 638
 639         for (i = 0; i < outlen_dw; i++)
 640                 efx_readd(efx, &outbuf[i], pdu + offset + 4 * i);
 641 }
 642
 643 static int siena_mcdi_poll_reboot(struct efx_nic *efx)
 644 {
 645         unsigned int addr = FR_CZ_MC_TREG_SMEM + MCDI_STATUS(efx);
 646         efx_dword_t reg;
 647         u32 value;
 648
 649         efx_readd(efx, &reg, addr);
 650         value = EFX_DWORD_FIELD(reg, EFX_DWORD_0);
 651
 652         if (value == 0)
 653                 return 0;
 654
 655         EFX_ZERO_DWORD(reg);
 656         efx_writed(efx, &reg, addr);
 657
 658         if (value == MC_STATUS_DWORD_ASSERT)
 659                 return -EINTR;
 660         else
 661                 return -EIO;
 662 }
 663
 664 /**************************************************************************
 665  *
 666  * Revision-dependent attributes used by efx.c and nic.c
 667  *
 668  **************************************************************************
 669  */
 670
 671 const struct efx_nic_type siena_a0_nic_type = {
 672         .probe = siena_probe_nic,
 673         .remove = siena_remove_nic,
 674         .init = siena_init_nic,
 675         .dimension_resources = siena_dimension_resources,
 676         .fini = efx_port_dummy_op_void,
 677 #ifdef CONFIG_EEH
 678         .monitor = siena_monitor,
 679 #else
 680         .monitor = NULL,
 681 #endif
 682         .map_reset_reason = efx_mcdi_map_reset_reason,
 683         .map_reset_flags = siena_map_reset_flags,
 684         .reset = efx_mcdi_reset,
 685         .probe_port = efx_mcdi_port_probe,
 686         .remove_port = efx_mcdi_port_remove,
 687         .prepare_flush = siena_prepare_flush,
 688         .finish_flush = siena_finish_flush,
 689         .update_stats = siena_update_nic_stats,
 690         .start_stats = efx_mcdi_mac_start_stats,
 691         .stop_stats = efx_mcdi_mac_stop_stats,
 692         .set_id_led = efx_mcdi_set_id_led,
 693         .push_irq_moderation = siena_push_irq_moderation,
 694         .reconfigure_mac = siena_mac_reconfigure,
 695         .check_mac_fault = efx_mcdi_mac_check_fault,
 696         .reconfigure_port = efx_mcdi_port_reconfigure,
 697         .get_wol = siena_get_wol,
 698         .set_wol = siena_set_wol,
 699         .resume_wol = siena_init_wol,
 700         .test_chip = siena_test_chip,
 701         .test_nvram = efx_mcdi_nvram_test_all,
 702         .mcdi_request = siena_mcdi_request,
 703         .mcdi_poll_response = siena_mcdi_poll_response,
 704         .mcdi_read_response = siena_mcdi_read_response,
 705         .mcdi_poll_reboot = siena_mcdi_poll_reboot,
 706
 707         .revision = EFX_REV_SIENA_A0,
 708         .mem_map_size = (FR_CZ_MC_TREG_SMEM +
 709                          FR_CZ_MC_TREG_SMEM_STEP * FR_CZ_MC_TREG_SMEM_ROWS),
 710         .txd_ptr_tbl_base = FR_BZ_TX_DESC_PTR_TBL,
 711         .rxd_ptr_tbl_base = FR_BZ_RX_DESC_PTR_TBL,
 712         .buf_tbl_base = FR_BZ_BUF_FULL_TBL,
 713         .evq_ptr_tbl_base = FR_BZ_EVQ_PTR_TBL,
 714         .evq_rptr_tbl_base = FR_BZ_EVQ_RPTR,
 715         .max_dma_mask = DMA_BIT_MASK(FSF_AZ_TX_KER_BUF_ADDR_WIDTH),
 716         .rx_buffer_hash_size = 0x10,
 717         .rx_buffer_padding = 0,
 718         .can_rx_scatter = true,
 719         .max_interrupt_mode = EFX_INT_MODE_MSIX,
 720         .phys_addr_channels = 32, /* Hardware limit is 64, but the legacy
 721                                    * interrupt handler only supports 32
 722                                    * channels */
 723         .timer_period_max = 1 << FRF_CZ_TC_TIMER_VAL_WIDTH,
 724         .offload_features = (NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
 725                              NETIF_F_RXHASH | NETIF_F_NTUPLE),
 726 };