Pileus Git - ~andy/linux/blob - drivers/net/ethernet/sfc/siena.c

   1 /****************************************************************************
   2  * Driver for Solarflare Solarstorm network controllers and boards
   3  * Copyright 2005-2006 Fen Systems Ltd.
   4  * Copyright 2006-2010 Solarflare Communications Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation, incorporated herein by reference.
   9  */
  10
  11 #include <linux/bitops.h>
  12 #include <linux/delay.h>
  13 #include <linux/pci.h>
  14 #include <linux/module.h>
  15 #include <linux/slab.h>
  16 #include <linux/random.h>
  17 #include "net_driver.h"
  18 #include "bitfield.h"
  19 #include "efx.h"
  20 #include "nic.h"
  21 #include "spi.h"
  22 #include "regs.h"
  23 #include "io.h"
  24 #include "phy.h"
  25 #include "workarounds.h"
  26 #include "mcdi.h"
  27 #include "mcdi_pcol.h"
  28 #include "selftest.h"
  29
  30 /* Hardware control for SFC9000 family including SFL9021 (aka Siena). */
  31
  32 static void siena_init_wol(struct efx_nic *efx);
  33
  34
  35 static void siena_push_irq_moderation(struct efx_channel *channel)
  36 {
  37         efx_dword_t timer_cmd;
  38
  39         if (channel->irq_moderation)
  40                 EFX_POPULATE_DWORD_2(timer_cmd,
  41                                      FRF_CZ_TC_TIMER_MODE,
  42                                      FFE_CZ_TIMER_MODE_INT_HLDOFF,
  43                                      FRF_CZ_TC_TIMER_VAL,
  44                                      channel->irq_moderation - 1);
  45         else
  46                 EFX_POPULATE_DWORD_2(timer_cmd,
  47                                      FRF_CZ_TC_TIMER_MODE,
  48                                      FFE_CZ_TIMER_MODE_DIS,
  49                                      FRF_CZ_TC_TIMER_VAL, 0);
  50         efx_writed_page_locked(channel->efx, &timer_cmd, FR_BZ_TIMER_COMMAND_P0,
  51                                channel->channel);
  52 }
  53
  54 static int siena_mdio_write(struct net_device *net_dev,
  55                             int prtad, int devad, u16 addr, u16 value)
  56 {
  57         struct efx_nic *efx = netdev_priv(net_dev);
  58         uint32_t status;
  59         int rc;
  60
  61         rc = efx_mcdi_mdio_write(efx, efx->mdio_bus, prtad, devad,
  62                                  addr, value, &status);
  63         if (rc)
  64                 return rc;
  65         if (status != MC_CMD_MDIO_STATUS_GOOD)
  66                 return -EIO;
  67
  68         return 0;
  69 }
  70
  71 static int siena_mdio_read(struct net_device *net_dev,
  72                            int prtad, int devad, u16 addr)
  73 {
  74         struct efx_nic *efx = netdev_priv(net_dev);
  75         uint16_t value;
  76         uint32_t status;
  77         int rc;
  78
  79         rc = efx_mcdi_mdio_read(efx, efx->mdio_bus, prtad, devad,
  80                                 addr, &value, &status);
  81         if (rc)
  82                 return rc;
  83         if (status != MC_CMD_MDIO_STATUS_GOOD)
  84                 return -EIO;
  85
  86         return (int)value;
  87 }
  88
  89 /* This call is responsible for hooking in the MAC and PHY operations */
  90 static int siena_probe_port(struct efx_nic *efx)
  91 {
  92         int rc;
  93
  94         /* Hook in PHY operations table */
  95         efx->phy_op = &efx_mcdi_phy_ops;
  96
  97         /* Set up MDIO structure for PHY */
  98         efx->mdio.mode_support = MDIO_SUPPORTS_C45 | MDIO_EMULATE_C22;
  99         efx->mdio.mdio_read = siena_mdio_read;
 100         efx->mdio.mdio_write = siena_mdio_write;
 101
 102         /* Fill out MDIO structure, loopback modes, and initial link state */
 103         rc = efx->phy_op->probe(efx);
 104         if (rc != 0)
 105                 return rc;
 106
 107         /* Allocate buffer for stats */
 108         rc = efx_nic_alloc_buffer(efx, &efx->stats_buffer,
 109                                   MC_CMD_MAC_NSTATS * sizeof(u64));
 110         if (rc)
 111                 return rc;
 112         netif_dbg(efx, probe, efx->net_dev,
 113                   "stats buffer at %llx (virt %p phys %llx)\n",
 114                   (u64)efx->stats_buffer.dma_addr,
 115                   efx->stats_buffer.addr,
 116                   (u64)virt_to_phys(efx->stats_buffer.addr));
 117
 118         efx_mcdi_mac_stats(efx, efx->stats_buffer.dma_addr, 0, 0, 1);
 119
 120         return 0;
 121 }
 122
 123 static void siena_remove_port(struct efx_nic *efx)
 124 {
 125         efx->phy_op->remove(efx);
 126         efx_nic_free_buffer(efx, &efx->stats_buffer);
 127 }
 128
 129 void siena_prepare_flush(struct efx_nic *efx)
 130 {
 131         if (efx->fc_disable++ == 0)
 132                 efx_mcdi_set_mac(efx);
 133 }
 134
 135 void siena_finish_flush(struct efx_nic *efx)
 136 {
 137         if (--efx->fc_disable == 0)
 138                 efx_mcdi_set_mac(efx);
 139 }
 140
 141 static const struct efx_nic_register_test siena_register_tests[] = {
 142         { FR_AZ_ADR_REGION,
 143           EFX_OWORD32(0x0003FFFF, 0x0003FFFF, 0x0003FFFF, 0x0003FFFF) },
 144         { FR_CZ_USR_EV_CFG,
 145           EFX_OWORD32(0x000103FF, 0x00000000, 0x00000000, 0x00000000) },
 146         { FR_AZ_RX_CFG,
 147           EFX_OWORD32(0xFFFFFFFE, 0xFFFFFFFF, 0x0003FFFF, 0x00000000) },
 148         { FR_AZ_TX_CFG,
 149           EFX_OWORD32(0x7FFF0037, 0xFFFF8000, 0xFFFFFFFF, 0x03FFFFFF) },
 150         { FR_AZ_TX_RESERVED,
 151           EFX_OWORD32(0xFFFEFE80, 0x1FFFFFFF, 0x020000FE, 0x007FFFFF) },
 152         { FR_AZ_SRM_TX_DC_CFG,
 153           EFX_OWORD32(0x001FFFFF, 0x00000000, 0x00000000, 0x00000000) },
 154         { FR_AZ_RX_DC_CFG,
 155           EFX_OWORD32(0x00000003, 0x00000000, 0x00000000, 0x00000000) },
 156         { FR_AZ_RX_DC_PF_WM,
 157           EFX_OWORD32(0x000003FF, 0x00000000, 0x00000000, 0x00000000) },
 158         { FR_BZ_DP_CTRL,
 159           EFX_OWORD32(0x00000FFF, 0x00000000, 0x00000000, 0x00000000) },
 160         { FR_BZ_RX_RSS_TKEY,
 161           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF) },
 162         { FR_CZ_RX_RSS_IPV6_REG1,
 163           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF) },
 164         { FR_CZ_RX_RSS_IPV6_REG2,
 165           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF, 0xFFFFFFFF) },
 166         { FR_CZ_RX_RSS_IPV6_REG3,
 167           EFX_OWORD32(0xFFFFFFFF, 0xFFFFFFFF, 0x00000007, 0x00000000) },
 168 };
 169
 170 static int siena_test_chip(struct efx_nic *efx, struct efx_self_tests *tests)
 171 {
 172         enum reset_type reset_method = RESET_TYPE_ALL;
 173         int rc, rc2;
 174
 175         efx_reset_down(efx, reset_method);
 176
 177         /* Reset the chip immediately so that it is completely
 178          * quiescent regardless of what any VF driver does.
 179          */
 180         rc = efx_mcdi_reset(efx, reset_method);
 181         if (rc)
 182                 goto out;
 183
 184         tests->registers =
 185                 efx_nic_test_registers(efx, siena_register_tests,
 186                                        ARRAY_SIZE(siena_register_tests))
 187                 ? -1 : 1;
 188
 189         rc = efx_mcdi_reset(efx, reset_method);
 190 out:
 191         rc2 = efx_reset_up(efx, reset_method, rc == 0);
 192         return rc ? rc : rc2;
 193 }
 194
 195 /**************************************************************************
 196  *
 197  * Device reset
 198  *
 199  **************************************************************************
 200  */
 201
 202 static int siena_map_reset_flags(u32 *flags)
 203 {
 204         enum {
 205                 SIENA_RESET_PORT = (ETH_RESET_DMA | ETH_RESET_FILTER |
 206                                     ETH_RESET_OFFLOAD | ETH_RESET_MAC |
 207                                     ETH_RESET_PHY),
 208                 SIENA_RESET_MC = (SIENA_RESET_PORT |
 209                                   ETH_RESET_MGMT << ETH_RESET_SHARED_SHIFT),
 210         };
 211
 212         if ((*flags & SIENA_RESET_MC) == SIENA_RESET_MC) {
 213                 *flags &= ~SIENA_RESET_MC;
 214                 return RESET_TYPE_WORLD;
 215         }
 216
 217         if ((*flags & SIENA_RESET_PORT) == SIENA_RESET_PORT) {
 218                 *flags &= ~SIENA_RESET_PORT;
 219                 return RESET_TYPE_ALL;
 220         }
 221
 222         /* no invisible reset implemented */
 223
 224         return -EINVAL;
 225 }
 226
 227 #ifdef CONFIG_EEH
 228 /* When a PCI device is isolated from the bus, a subsequent MMIO read is
 229  * required for the kernel EEH mechanisms to notice. As the Solarflare driver
 230  * was written to minimise MMIO read (for latency) then a periodic call to check
 231  * the EEH status of the device is required so that device recovery can happen
 232  * in a timely fashion.
 233  */
 234 static void siena_monitor(struct efx_nic *efx)
 235 {
 236         struct eeh_dev *eehdev =
 237                 of_node_to_eeh_dev(pci_device_to_OF_node(efx->pci_dev));
 238
 239         eeh_dev_check_failure(eehdev);
 240 }
 241 #endif
 242
 243 static int siena_probe_nvconfig(struct efx_nic *efx)
 244 {
 245         u32 caps = 0;
 246         int rc;
 247
 248         rc = efx_mcdi_get_board_cfg(efx, efx->net_dev->perm_addr, NULL, &caps);
 249
 250         efx->timer_quantum_ns =
 251                 (caps & (1 << MC_CMD_CAPABILITIES_TURBO_ACTIVE_LBN)) ?
 252                 3072 : 6144; /* 768 cycles */
 253         return rc;
 254 }
 255
 256 static void siena_dimension_resources(struct efx_nic *efx)
 257 {
 258         /* Each port has a small block of internal SRAM dedicated to
 259          * the buffer table and descriptor caches.  In theory we can
 260          * map both blocks to one port, but we don't.
 261          */
 262         efx_nic_dimension_resources(efx, FR_CZ_BUF_FULL_TBL_ROWS / 2);
 263 }
 264
 265 static int siena_probe_nic(struct efx_nic *efx)
 266 {
 267         struct siena_nic_data *nic_data;
 268         bool already_attached = false;
 269         efx_oword_t reg;
 270         int rc;
 271
 272         /* Allocate storage for hardware specific data */
 273         nic_data = kzalloc(sizeof(struct siena_nic_data), GFP_KERNEL);
 274         if (!nic_data)
 275                 return -ENOMEM;
 276         efx->nic_data = nic_data;
 277
 278         if (efx_nic_fpga_ver(efx) != 0) {
 279                 netif_err(efx, probe, efx->net_dev,
 280                           "Siena FPGA not supported\n");
 281                 rc = -ENODEV;
 282                 goto fail1;
 283         }
 284
 285         efx_reado(efx, &reg, FR_AZ_CS_DEBUG);
 286         efx->port_num = EFX_OWORD_FIELD(reg, FRF_CZ_CS_PORT_NUM) - 1;
 287
 288         efx_mcdi_init(efx);
 289
 290         /* Recover from a failed assertion before probing */
 291         rc = efx_mcdi_handle_assertion(efx);
 292         if (rc)
 293                 goto fail1;
 294
 295         /* Let the BMC know that the driver is now in charge of link and
 296          * filter settings. We must do this before we reset the NIC */
 297         rc = efx_mcdi_drv_attach(efx, true, &already_attached);
 298         if (rc) {
 299                 netif_err(efx, probe, efx->net_dev,
 300                           "Unable to register driver with MCPU\n");
 301                 goto fail2;
 302         }
 303         if (already_attached)
 304                 /* Not a fatal error */
 305                 netif_err(efx, probe, efx->net_dev,
 306                           "Host already registered with MCPU\n");
 307
 308         /* Now we can reset the NIC */
 309         rc = efx_mcdi_reset(efx, RESET_TYPE_ALL);
 310         if (rc) {
 311                 netif_err(efx, probe, efx->net_dev, "failed to reset NIC\n");
 312                 goto fail3;
 313         }
 314
 315         siena_init_wol(efx);
 316
 317         /* Allocate memory for INT_KER */
 318         rc = efx_nic_alloc_buffer(efx, &efx->irq_status, sizeof(efx_oword_t));
 319         if (rc)
 320                 goto fail4;
 321         BUG_ON(efx->irq_status.dma_addr & 0x0f);
 322
 323         netif_dbg(efx, probe, efx->net_dev,
 324                   "INT_KER at %llx (virt %p phys %llx)\n",
 325                   (unsigned long long)efx->irq_status.dma_addr,
 326                   efx->irq_status.addr,
 327                   (unsigned long long)virt_to_phys(efx->irq_status.addr));
 328
 329         /* Read in the non-volatile configuration */
 330         rc = siena_probe_nvconfig(efx);
 331         if (rc == -EINVAL) {
 332                 netif_err(efx, probe, efx->net_dev,
 333                           "NVRAM is invalid therefore using defaults\n");
 334                 efx->phy_type = PHY_TYPE_NONE;
 335                 efx->mdio.prtad = MDIO_PRTAD_NONE;
 336         } else if (rc) {
 337                 goto fail5;
 338         }
 339
 340         rc = efx_mcdi_mon_probe(efx);
 341         if (rc)
 342                 goto fail5;
 343
 344         efx_sriov_probe(efx);
 345         efx_ptp_probe(efx);
 346
 347         return 0;
 348
 349 fail5:
 350         efx_nic_free_buffer(efx, &efx->irq_status);
 351 fail4:
 352 fail3:
 353         efx_mcdi_drv_attach(efx, false, NULL);
 354 fail2:
 355 fail1:
 356         kfree(efx->nic_data);
 357         return rc;
 358 }
 359
 360 /* This call performs hardware-specific global initialisation, such as
 361  * defining the descriptor cache sizes and number of RSS channels.
 362  * It does not set up any buffers, descriptor rings or event queues.
 363  */
 364 static int siena_init_nic(struct efx_nic *efx)
 365 {
 366         efx_oword_t temp;
 367         int rc;
 368
 369         /* Recover from a failed assertion post-reset */
 370         rc = efx_mcdi_handle_assertion(efx);
 371         if (rc)
 372                 return rc;
 373
 374         /* Squash TX of packets of 16 bytes or less */
 375         efx_reado(efx, &temp, FR_AZ_TX_RESERVED);
 376         EFX_SET_OWORD_FIELD(temp, FRF_BZ_TX_FLUSH_MIN_LEN_EN, 1);
 377         efx_writeo(efx, &temp, FR_AZ_TX_RESERVED);
 378
 379         /* Do not enable TX_NO_EOP_DISC_EN, since it limits packets to 16
 380          * descriptors (which is bad).
 381          */
 382         efx_reado(efx, &temp, FR_AZ_TX_CFG);
 383         EFX_SET_OWORD_FIELD(temp, FRF_AZ_TX_NO_EOP_DISC_EN, 0);
 384         EFX_SET_OWORD_FIELD(temp, FRF_CZ_TX_FILTER_EN_BIT, 1);
 385         efx_writeo(efx, &temp, FR_AZ_TX_CFG);
 386
 387         efx_reado(efx, &temp, FR_AZ_RX_CFG);
 388         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_DESC_PUSH_EN, 0);
 389         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_INGR_EN, 1);
 390         /* Enable hash insertion. This is broken for the 'Falcon' hash
 391          * if IPv6 hashing is also enabled, so also select Toeplitz
 392          * TCP/IPv4 and IPv4 hashes. */
 393         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_HASH_INSRT_HDR, 1);
 394         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_HASH_ALG, 1);
 395         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_IP_HASH, 1);
 396         EFX_SET_OWORD_FIELD(temp, FRF_BZ_RX_USR_BUF_SIZE,
 397                             EFX_RX_USR_BUF_SIZE >> 5);
 398         efx_writeo(efx, &temp, FR_AZ_RX_CFG);
 399
 400         /* Set hash key for IPv4 */
 401         memcpy(&temp, efx->rx_hash_key, sizeof(temp));
 402         efx_writeo(efx, &temp, FR_BZ_RX_RSS_TKEY);
 403
 404         /* Enable IPv6 RSS */
 405         BUILD_BUG_ON(sizeof(efx->rx_hash_key) <
 406                      2 * sizeof(temp) + FRF_CZ_RX_RSS_IPV6_TKEY_HI_WIDTH / 8 ||
 407                      FRF_CZ_RX_RSS_IPV6_TKEY_HI_LBN != 0);
 408         memcpy(&temp, efx->rx_hash_key, sizeof(temp));
 409         efx_writeo(efx, &temp, FR_CZ_RX_RSS_IPV6_REG1);
 410         memcpy(&temp, efx->rx_hash_key + sizeof(temp), sizeof(temp));
 411         efx_writeo(efx, &temp, FR_CZ_RX_RSS_IPV6_REG2);
 412         EFX_POPULATE_OWORD_2(temp, FRF_CZ_RX_RSS_IPV6_THASH_ENABLE, 1,
 413                              FRF_CZ_RX_RSS_IPV6_IP_THASH_ENABLE, 1);
 414         memcpy(&temp, efx->rx_hash_key + 2 * sizeof(temp),
 415                FRF_CZ_RX_RSS_IPV6_TKEY_HI_WIDTH / 8);
 416         efx_writeo(efx, &temp, FR_CZ_RX_RSS_IPV6_REG3);
 417
 418         /* Enable event logging */
 419         rc = efx_mcdi_log_ctrl(efx, true, false, 0);
 420         if (rc)
 421                 return rc;
 422
 423         /* Set destination of both TX and RX Flush events */
 424         EFX_POPULATE_OWORD_1(temp, FRF_BZ_FLS_EVQ_ID, 0);
 425         efx_writeo(efx, &temp, FR_BZ_DP_CTRL);
 426
 427         EFX_POPULATE_OWORD_1(temp, FRF_CZ_USREV_DIS, 1);
 428         efx_writeo(efx, &temp, FR_CZ_USR_EV_CFG);
 429
 430         efx_nic_init_common(efx);
 431         return 0;
 432 }
 433
 434 static void siena_remove_nic(struct efx_nic *efx)
 435 {
 436         efx_mcdi_mon_remove(efx);
 437
 438         efx_nic_free_buffer(efx, &efx->irq_status);
 439
 440         efx_mcdi_reset(efx, RESET_TYPE_ALL);
 441
 442         /* Relinquish the device back to the BMC */
 443         efx_mcdi_drv_attach(efx, false, NULL);
 444
 445         /* Tear down the private nic state */
 446         kfree(efx->nic_data);
 447         efx->nic_data = NULL;
 448 }
 449
 450 #define STATS_GENERATION_INVALID ((__force __le64)(-1))
 451
 452 static int siena_try_update_nic_stats(struct efx_nic *efx)
 453 {
 454         __le64 *dma_stats;
 455         struct efx_mac_stats *mac_stats;
 456         __le64 generation_start, generation_end;
 457
 458         mac_stats = &efx->mac_stats;
 459         dma_stats = efx->stats_buffer.addr;
 460
 461         generation_end = dma_stats[MC_CMD_MAC_GENERATION_END];
 462         if (generation_end == STATS_GENERATION_INVALID)
 463                 return 0;
 464         rmb();
 465
 466 #define MAC_STAT(M, D) \
 467         mac_stats->M = le64_to_cpu(dma_stats[MC_CMD_MAC_ ## D])
 468
 469         MAC_STAT(tx_bytes, TX_BYTES);
 470         MAC_STAT(tx_bad_bytes, TX_BAD_BYTES);
 471         efx_update_diff_stat(&mac_stats->tx_good_bytes,
 472                              mac_stats->tx_bytes - mac_stats->tx_bad_bytes);
 473         MAC_STAT(tx_packets, TX_PKTS);
 474         MAC_STAT(tx_bad, TX_BAD_FCS_PKTS);
 475         MAC_STAT(tx_pause, TX_PAUSE_PKTS);
 476         MAC_STAT(tx_control, TX_CONTROL_PKTS);
 477         MAC_STAT(tx_unicast, TX_UNICAST_PKTS);
 478         MAC_STAT(tx_multicast, TX_MULTICAST_PKTS);
 479         MAC_STAT(tx_broadcast, TX_BROADCAST_PKTS);
 480         MAC_STAT(tx_lt64, TX_LT64_PKTS);
 481         MAC_STAT(tx_64, TX_64_PKTS);
 482         MAC_STAT(tx_65_to_127, TX_65_TO_127_PKTS);
 483         MAC_STAT(tx_128_to_255, TX_128_TO_255_PKTS);
 484         MAC_STAT(tx_256_to_511, TX_256_TO_511_PKTS);
 485         MAC_STAT(tx_512_to_1023, TX_512_TO_1023_PKTS);
 486         MAC_STAT(tx_1024_to_15xx, TX_1024_TO_15XX_PKTS);
 487         MAC_STAT(tx_15xx_to_jumbo, TX_15XX_TO_JUMBO_PKTS);
 488         MAC_STAT(tx_gtjumbo, TX_GTJUMBO_PKTS);
 489         mac_stats->tx_collision = 0;
 490         MAC_STAT(tx_single_collision, TX_SINGLE_COLLISION_PKTS);
 491         MAC_STAT(tx_multiple_collision, TX_MULTIPLE_COLLISION_PKTS);
 492         MAC_STAT(tx_excessive_collision, TX_EXCESSIVE_COLLISION_PKTS);
 493         MAC_STAT(tx_deferred, TX_DEFERRED_PKTS);
 494         MAC_STAT(tx_late_collision, TX_LATE_COLLISION_PKTS);
 495         mac_stats->tx_collision = (mac_stats->tx_single_collision +
 496                                    mac_stats->tx_multiple_collision +
 497                                    mac_stats->tx_excessive_collision +
 498                                    mac_stats->tx_late_collision);
 499         MAC_STAT(tx_excessive_deferred, TX_EXCESSIVE_DEFERRED_PKTS);
 500         MAC_STAT(tx_non_tcpudp, TX_NON_TCPUDP_PKTS);
 501         MAC_STAT(tx_mac_src_error, TX_MAC_SRC_ERR_PKTS);
 502         MAC_STAT(tx_ip_src_error, TX_IP_SRC_ERR_PKTS);
 503         MAC_STAT(rx_bytes, RX_BYTES);
 504         MAC_STAT(rx_bad_bytes, RX_BAD_BYTES);
 505         efx_update_diff_stat(&mac_stats->rx_good_bytes,
 506                              mac_stats->rx_bytes - mac_stats->rx_bad_bytes);
 507         MAC_STAT(rx_packets, RX_PKTS);
 508         MAC_STAT(rx_good, RX_GOOD_PKTS);
 509         MAC_STAT(rx_bad, RX_BAD_FCS_PKTS);
 510         MAC_STAT(rx_pause, RX_PAUSE_PKTS);
 511         MAC_STAT(rx_control, RX_CONTROL_PKTS);
 512         MAC_STAT(rx_unicast, RX_UNICAST_PKTS);
 513         MAC_STAT(rx_multicast, RX_MULTICAST_PKTS);
 514         MAC_STAT(rx_broadcast, RX_BROADCAST_PKTS);
 515         MAC_STAT(rx_lt64, RX_UNDERSIZE_PKTS);
 516         MAC_STAT(rx_64, RX_64_PKTS);
 517         MAC_STAT(rx_65_to_127, RX_65_TO_127_PKTS);
 518         MAC_STAT(rx_128_to_255, RX_128_TO_255_PKTS);
 519         MAC_STAT(rx_256_to_511, RX_256_TO_511_PKTS);
 520         MAC_STAT(rx_512_to_1023, RX_512_TO_1023_PKTS);
 521         MAC_STAT(rx_1024_to_15xx, RX_1024_TO_15XX_PKTS);
 522         MAC_STAT(rx_15xx_to_jumbo, RX_15XX_TO_JUMBO_PKTS);
 523         MAC_STAT(rx_gtjumbo, RX_GTJUMBO_PKTS);
 524         mac_stats->rx_bad_lt64 = 0;
 525         mac_stats->rx_bad_64_to_15xx = 0;
 526         mac_stats->rx_bad_15xx_to_jumbo = 0;
 527         MAC_STAT(rx_bad_gtjumbo, RX_JABBER_PKTS);
 528         MAC_STAT(rx_overflow, RX_OVERFLOW_PKTS);
 529         mac_stats->rx_missed = 0;
 530         MAC_STAT(rx_false_carrier, RX_FALSE_CARRIER_PKTS);
 531         MAC_STAT(rx_symbol_error, RX_SYMBOL_ERROR_PKTS);
 532         MAC_STAT(rx_align_error, RX_ALIGN_ERROR_PKTS);
 533         MAC_STAT(rx_length_error, RX_LENGTH_ERROR_PKTS);
 534         MAC_STAT(rx_internal_error, RX_INTERNAL_ERROR_PKTS);
 535         mac_stats->rx_good_lt64 = 0;
 536
 537         efx->n_rx_nodesc_drop_cnt =
 538                 le64_to_cpu(dma_stats[MC_CMD_MAC_RX_NODESC_DROPS]);
 539
 540 #undef MAC_STAT
 541
 542         rmb();
 543         generation_start = dma_stats[MC_CMD_MAC_GENERATION_START];
 544         if (generation_end != generation_start)
 545                 return -EAGAIN;
 546
 547         return 0;
 548 }
 549
 550 static void siena_update_nic_stats(struct efx_nic *efx)
 551 {
 552         int retry;
 553
 554         /* If we're unlucky enough to read statistics wduring the DMA, wait
 555          * up to 10ms for it to finish (typically takes <500us) */
 556         for (retry = 0; retry < 100; ++retry) {
 557                 if (siena_try_update_nic_stats(efx) == 0)
 558                         return;
 559                 udelay(100);
 560         }
 561
 562         /* Use the old values instead */
 563 }
 564
 565 static void siena_start_nic_stats(struct efx_nic *efx)
 566 {
 567         __le64 *dma_stats = efx->stats_buffer.addr;
 568
 569         dma_stats[MC_CMD_MAC_GENERATION_END] = STATS_GENERATION_INVALID;
 570
 571         efx_mcdi_mac_stats(efx, efx->stats_buffer.dma_addr,
 572                            MC_CMD_MAC_NSTATS * sizeof(u64), 1, 0);
 573 }
 574
 575 static void siena_stop_nic_stats(struct efx_nic *efx)
 576 {
 577         efx_mcdi_mac_stats(efx, efx->stats_buffer.dma_addr, 0, 0, 0);
 578 }
 579
 580 static int siena_mac_reconfigure(struct efx_nic *efx)
 581 {
 582         MCDI_DECLARE_BUF(inbuf, MC_CMD_SET_MCAST_HASH_IN_LEN);
 583         int rc;
 584
 585         BUILD_BUG_ON(MC_CMD_SET_MCAST_HASH_IN_LEN !=
 586                      MC_CMD_SET_MCAST_HASH_IN_HASH0_OFST +
 587                      sizeof(efx->multicast_hash));
 588
 589         WARN_ON(!mutex_is_locked(&efx->mac_lock));
 590
 591         rc = efx_mcdi_set_mac(efx);
 592         if (rc != 0)
 593                 return rc;
 594
 595         memcpy(MCDI_PTR(inbuf, SET_MCAST_HASH_IN_HASH0),
 596                efx->multicast_hash.byte, sizeof(efx->multicast_hash));
 597         return efx_mcdi_rpc(efx, MC_CMD_SET_MCAST_HASH,
 598                             inbuf, sizeof(inbuf), NULL, 0, NULL);
 599 }
 600
 601 /**************************************************************************
 602  *
 603  * Wake on LAN
 604  *
 605  **************************************************************************
 606  */
 607
 608 static void siena_get_wol(struct efx_nic *efx, struct ethtool_wolinfo *wol)
 609 {
 610         struct siena_nic_data *nic_data = efx->nic_data;
 611
 612         wol->supported = WAKE_MAGIC;
 613         if (nic_data->wol_filter_id != -1)
 614                 wol->wolopts = WAKE_MAGIC;
 615         else
 616                 wol->wolopts = 0;
 617         memset(&wol->sopass, 0, sizeof(wol->sopass));
 618 }
 619
 620
 621 static int siena_set_wol(struct efx_nic *efx, u32 type)
 622 {
 623         struct siena_nic_data *nic_data = efx->nic_data;
 624         int rc;
 625
 626         if (type & ~WAKE_MAGIC)
 627                 return -EINVAL;
 628
 629         if (type & WAKE_MAGIC) {
 630                 if (nic_data->wol_filter_id != -1)
 631                         efx_mcdi_wol_filter_remove(efx,
 632                                                    nic_data->wol_filter_id);
 633                 rc = efx_mcdi_wol_filter_set_magic(efx, efx->net_dev->dev_addr,
 634                                                    &nic_data->wol_filter_id);
 635                 if (rc)
 636                         goto fail;
 637
 638                 pci_wake_from_d3(efx->pci_dev, true);
 639         } else {
 640                 rc = efx_mcdi_wol_filter_reset(efx);
 641                 nic_data->wol_filter_id = -1;
 642                 pci_wake_from_d3(efx->pci_dev, false);
 643                 if (rc)
 644                         goto fail;
 645         }
 646
 647         return 0;
 648  fail:
 649         netif_err(efx, hw, efx->net_dev, "%s failed: type=%d rc=%d\n",
 650                   __func__, type, rc);
 651         return rc;
 652 }
 653
 654
 655 static void siena_init_wol(struct efx_nic *efx)
 656 {
 657         struct siena_nic_data *nic_data = efx->nic_data;
 658         int rc;
 659
 660         rc = efx_mcdi_wol_filter_get_magic(efx, &nic_data->wol_filter_id);
 661
 662         if (rc != 0) {
 663                 /* If it failed, attempt to get into a synchronised
 664                  * state with MC by resetting any set WoL filters */
 665                 efx_mcdi_wol_filter_reset(efx);
 666                 nic_data->wol_filter_id = -1;
 667         } else if (nic_data->wol_filter_id != -1) {
 668                 pci_wake_from_d3(efx->pci_dev, true);
 669         }
 670 }
 671
 672
 673 /**************************************************************************
 674  *
 675  * Revision-dependent attributes used by efx.c and nic.c
 676  *
 677  **************************************************************************
 678  */
 679
 680 const struct efx_nic_type siena_a0_nic_type = {
 681         .probe = siena_probe_nic,
 682         .remove = siena_remove_nic,
 683         .init = siena_init_nic,
 684         .dimension_resources = siena_dimension_resources,
 685         .fini = efx_port_dummy_op_void,
 686 #ifdef CONFIG_EEH
 687         .monitor = siena_monitor,
 688 #else
 689         .monitor = NULL,
 690 #endif
 691         .map_reset_reason = efx_mcdi_map_reset_reason,
 692         .map_reset_flags = siena_map_reset_flags,
 693         .reset = efx_mcdi_reset,
 694         .probe_port = siena_probe_port,
 695         .remove_port = siena_remove_port,
 696         .prepare_flush = siena_prepare_flush,
 697         .finish_flush = siena_finish_flush,
 698         .update_stats = siena_update_nic_stats,
 699         .start_stats = siena_start_nic_stats,
 700         .stop_stats = siena_stop_nic_stats,
 701         .set_id_led = efx_mcdi_set_id_led,
 702         .push_irq_moderation = siena_push_irq_moderation,
 703         .reconfigure_mac = siena_mac_reconfigure,
 704         .check_mac_fault = efx_mcdi_mac_check_fault,
 705         .reconfigure_port = efx_mcdi_phy_reconfigure,
 706         .get_wol = siena_get_wol,
 707         .set_wol = siena_set_wol,
 708         .resume_wol = siena_init_wol,
 709         .test_chip = siena_test_chip,
 710         .test_nvram = efx_mcdi_nvram_test_all,
 711
 712         .revision = EFX_REV_SIENA_A0,
 713         .mem_map_size = (FR_CZ_MC_TREG_SMEM +
 714                          FR_CZ_MC_TREG_SMEM_STEP * FR_CZ_MC_TREG_SMEM_ROWS),
 715         .txd_ptr_tbl_base = FR_BZ_TX_DESC_PTR_TBL,
 716         .rxd_ptr_tbl_base = FR_BZ_RX_DESC_PTR_TBL,
 717         .buf_tbl_base = FR_BZ_BUF_FULL_TBL,
 718         .evq_ptr_tbl_base = FR_BZ_EVQ_PTR_TBL,
 719         .evq_rptr_tbl_base = FR_BZ_EVQ_RPTR,
 720         .max_dma_mask = DMA_BIT_MASK(FSF_AZ_TX_KER_BUF_ADDR_WIDTH),
 721         .rx_buffer_hash_size = 0x10,
 722         .rx_buffer_padding = 0,
 723         .can_rx_scatter = true,
 724         .max_interrupt_mode = EFX_INT_MODE_MSIX,
 725         .phys_addr_channels = 32, /* Hardware limit is 64, but the legacy
 726                                    * interrupt handler only supports 32
 727                                    * channels */
 728         .timer_period_max = 1 << FRF_CZ_TC_TIMER_VAL_WIDTH,
 729         .offload_features = (NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
 730                              NETIF_F_RXHASH | NETIF_F_NTUPLE),
 731 };