Pileus Git - ~andy/linux/blob - drivers/iommu/amd_iommu_types.h

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #ifndef _ASM_X86_AMD_IOMMU_TYPES_H
  21 #define _ASM_X86_AMD_IOMMU_TYPES_H
  22
  23 #include <linux/types.h>
  24 #include <linux/mutex.h>
  25 #include <linux/list.h>
  26 #include <linux/spinlock.h>
  27
  28 /*
  29  * Maximum number of IOMMUs supported
  30  */
  31 #define MAX_IOMMUS      32
  32
  33 /*
  34  * some size calculation constants
  35  */
  36 #define DEV_TABLE_ENTRY_SIZE            32
  37 #define ALIAS_TABLE_ENTRY_SIZE          2
  38 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
  39
  40 /* Length of the MMIO region for the AMD IOMMU */
  41 #define MMIO_REGION_LENGTH       0x4000
  42
  43 /* Capability offsets used by the driver */
  44 #define MMIO_CAP_HDR_OFFSET     0x00
  45 #define MMIO_RANGE_OFFSET       0x0c
  46 #define MMIO_MISC_OFFSET        0x10
  47
  48 /* Masks, shifts and macros to parse the device range capability */
  49 #define MMIO_RANGE_LD_MASK      0xff000000
  50 #define MMIO_RANGE_FD_MASK      0x00ff0000
  51 #define MMIO_RANGE_BUS_MASK     0x0000ff00
  52 #define MMIO_RANGE_LD_SHIFT     24
  53 #define MMIO_RANGE_FD_SHIFT     16
  54 #define MMIO_RANGE_BUS_SHIFT    8
  55 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
  56 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
  57 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
  58 #define MMIO_MSI_NUM(x) ((x) & 0x1f)
  59
  60 /* Flag masks for the AMD IOMMU exclusion range */
  61 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
  62 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
  63
  64 /* Used offsets into the MMIO space */
  65 #define MMIO_DEV_TABLE_OFFSET   0x0000
  66 #define MMIO_CMD_BUF_OFFSET     0x0008
  67 #define MMIO_EVT_BUF_OFFSET     0x0010
  68 #define MMIO_CONTROL_OFFSET     0x0018
  69 #define MMIO_EXCL_BASE_OFFSET   0x0020
  70 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
  71 #define MMIO_EXT_FEATURES       0x0030
  72 #define MMIO_PPR_LOG_OFFSET     0x0038
  73 #define MMIO_CMD_HEAD_OFFSET    0x2000
  74 #define MMIO_CMD_TAIL_OFFSET    0x2008
  75 #define MMIO_EVT_HEAD_OFFSET    0x2010
  76 #define MMIO_EVT_TAIL_OFFSET    0x2018
  77 #define MMIO_STATUS_OFFSET      0x2020
  78 #define MMIO_PPR_HEAD_OFFSET    0x2030
  79 #define MMIO_PPR_TAIL_OFFSET    0x2038
  80
  81
  82 /* Extended Feature Bits */
  83 #define FEATURE_PREFETCH        (1ULL<<0)
  84 #define FEATURE_PPR             (1ULL<<1)
  85 #define FEATURE_X2APIC          (1ULL<<2)
  86 #define FEATURE_NX              (1ULL<<3)
  87 #define FEATURE_GT              (1ULL<<4)
  88 #define FEATURE_IA              (1ULL<<6)
  89 #define FEATURE_GA              (1ULL<<7)
  90 #define FEATURE_HE              (1ULL<<8)
  91 #define FEATURE_PC              (1ULL<<9)
  92
  93 #define FEATURE_PASID_SHIFT     32
  94 #define FEATURE_PASID_MASK      (0x1fULL << FEATURE_PASID_SHIFT)
  95
  96 /* MMIO status bits */
  97 #define MMIO_STATUS_COM_WAIT_INT_MASK   (1 << 2)
  98 #define MMIO_STATUS_PPR_INT_MASK        (1 << 6)
  99
 100 /* event logging constants */
 101 #define EVENT_ENTRY_SIZE        0x10
 102 #define EVENT_TYPE_SHIFT        28
 103 #define EVENT_TYPE_MASK         0xf
 104 #define EVENT_TYPE_ILL_DEV      0x1
 105 #define EVENT_TYPE_IO_FAULT     0x2
 106 #define EVENT_TYPE_DEV_TAB_ERR  0x3
 107 #define EVENT_TYPE_PAGE_TAB_ERR 0x4
 108 #define EVENT_TYPE_ILL_CMD      0x5
 109 #define EVENT_TYPE_CMD_HARD_ERR 0x6
 110 #define EVENT_TYPE_IOTLB_INV_TO 0x7
 111 #define EVENT_TYPE_INV_DEV_REQ  0x8
 112 #define EVENT_DEVID_MASK        0xffff
 113 #define EVENT_DEVID_SHIFT       0
 114 #define EVENT_DOMID_MASK        0xffff
 115 #define EVENT_DOMID_SHIFT       0
 116 #define EVENT_FLAGS_MASK        0xfff
 117 #define EVENT_FLAGS_SHIFT       0x10
 118
 119 /* feature control bits */
 120 #define CONTROL_IOMMU_EN        0x00ULL
 121 #define CONTROL_HT_TUN_EN       0x01ULL
 122 #define CONTROL_EVT_LOG_EN      0x02ULL
 123 #define CONTROL_EVT_INT_EN      0x03ULL
 124 #define CONTROL_COMWAIT_EN      0x04ULL
 125 #define CONTROL_PASSPW_EN       0x08ULL
 126 #define CONTROL_RESPASSPW_EN    0x09ULL
 127 #define CONTROL_COHERENT_EN     0x0aULL
 128 #define CONTROL_ISOC_EN         0x0bULL
 129 #define CONTROL_CMDBUF_EN       0x0cULL
 130 #define CONTROL_PPFLOG_EN       0x0dULL
 131 #define CONTROL_PPFINT_EN       0x0eULL
 132 #define CONTROL_PPR_EN          0x0fULL
 133 #define CONTROL_GT_EN           0x10ULL
 134
 135 /* command specific defines */
 136 #define CMD_COMPL_WAIT          0x01
 137 #define CMD_INV_DEV_ENTRY       0x02
 138 #define CMD_INV_IOMMU_PAGES     0x03
 139 #define CMD_INV_IOTLB_PAGES     0x04
 140 #define CMD_INV_ALL             0x08
 141
 142 #define CMD_COMPL_WAIT_STORE_MASK       0x01
 143 #define CMD_COMPL_WAIT_INT_MASK         0x02
 144 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
 145 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
 146
 147 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
 148
 149 /* macros and definitions for device table entries */
 150 #define DEV_ENTRY_VALID         0x00
 151 #define DEV_ENTRY_TRANSLATION   0x01
 152 #define DEV_ENTRY_IR            0x3d
 153 #define DEV_ENTRY_IW            0x3e
 154 #define DEV_ENTRY_NO_PAGE_FAULT 0x62
 155 #define DEV_ENTRY_EX            0x67
 156 #define DEV_ENTRY_SYSMGT1       0x68
 157 #define DEV_ENTRY_SYSMGT2       0x69
 158 #define DEV_ENTRY_INIT_PASS     0xb8
 159 #define DEV_ENTRY_EINT_PASS     0xb9
 160 #define DEV_ENTRY_NMI_PASS      0xba
 161 #define DEV_ENTRY_LINT0_PASS    0xbe
 162 #define DEV_ENTRY_LINT1_PASS    0xbf
 163 #define DEV_ENTRY_MODE_MASK     0x07
 164 #define DEV_ENTRY_MODE_SHIFT    0x09
 165
 166 /* constants to configure the command buffer */
 167 #define CMD_BUFFER_SIZE    8192
 168 #define CMD_BUFFER_UNINITIALIZED 1
 169 #define CMD_BUFFER_ENTRIES 512
 170 #define MMIO_CMD_SIZE_SHIFT 56
 171 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
 172
 173 /* constants for event buffer handling */
 174 #define EVT_BUFFER_SIZE         8192 /* 512 entries */
 175 #define EVT_LEN_MASK            (0x9ULL << 56)
 176
 177 /* Constants for PPR Log handling */
 178 #define PPR_LOG_ENTRIES         512
 179 #define PPR_LOG_SIZE_SHIFT      56
 180 #define PPR_LOG_SIZE_512        (0x9ULL << PPR_LOG_SIZE_SHIFT)
 181 #define PPR_ENTRY_SIZE          16
 182 #define PPR_LOG_SIZE            (PPR_ENTRY_SIZE * PPR_LOG_ENTRIES)
 183
 184 #define PPR_REQ_TYPE(x)         (((x) >> 60) & 0xfULL)
 185 #define PPR_FLAGS(x)            (((x) >> 48) & 0xfffULL)
 186 #define PPR_DEVID(x)            ((x) & 0xffffULL)
 187 #define PPR_TAG(x)              (((x) >> 32) & 0x3ffULL)
 188 #define PPR_PASID1(x)           (((x) >> 16) & 0xffffULL)
 189 #define PPR_PASID2(x)           (((x) >> 42) & 0xfULL)
 190 #define PPR_PASID(x)            ((PPR_PASID2(x) << 16) | PPR_PASID1(x))
 191
 192 #define PPR_REQ_FAULT           0x01
 193
 194 #define PAGE_MODE_NONE    0x00
 195 #define PAGE_MODE_1_LEVEL 0x01
 196 #define PAGE_MODE_2_LEVEL 0x02
 197 #define PAGE_MODE_3_LEVEL 0x03
 198 #define PAGE_MODE_4_LEVEL 0x04
 199 #define PAGE_MODE_5_LEVEL 0x05
 200 #define PAGE_MODE_6_LEVEL 0x06
 201
 202 #define PM_LEVEL_SHIFT(x)       (12 + ((x) * 9))
 203 #define PM_LEVEL_SIZE(x)        (((x) < 6) ? \
 204                                   ((1ULL << PM_LEVEL_SHIFT((x))) - 1): \
 205                                    (0xffffffffffffffffULL))
 206 #define PM_LEVEL_INDEX(x, a)    (((a) >> PM_LEVEL_SHIFT((x))) & 0x1ffULL)
 207 #define PM_LEVEL_ENC(x)         (((x) << 9) & 0xe00ULL)
 208 #define PM_LEVEL_PDE(x, a)      ((a) | PM_LEVEL_ENC((x)) | \
 209                                  IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 210 #define PM_PTE_LEVEL(pte)       (((pte) >> 9) & 0x7ULL)
 211
 212 #define PM_MAP_4k               0
 213 #define PM_ADDR_MASK            0x000ffffffffff000ULL
 214 #define PM_MAP_MASK(lvl)        (PM_ADDR_MASK & \
 215                                 (~((1ULL << (12 + ((lvl) * 9))) - 1)))
 216 #define PM_ALIGNED(lvl, addr)   ((PM_MAP_MASK(lvl) & (addr)) == (addr))
 217
 218 /*
 219  * Returns the page table level to use for a given page size
 220  * Pagesize is expected to be a power-of-two
 221  */
 222 #define PAGE_SIZE_LEVEL(pagesize) \
 223                 ((__ffs(pagesize) - 12) / 9)
 224 /*
 225  * Returns the number of ptes to use for a given page size
 226  * Pagesize is expected to be a power-of-two
 227  */
 228 #define PAGE_SIZE_PTE_COUNT(pagesize) \
 229                 (1ULL << ((__ffs(pagesize) - 12) % 9))
 230
 231 /*
 232  * Aligns a given io-virtual address to a given page size
 233  * Pagesize is expected to be a power-of-two
 234  */
 235 #define PAGE_SIZE_ALIGN(address, pagesize) \
 236                 ((address) & ~((pagesize) - 1))
 237 /*
 238  * Creates an IOMMU PTE for an address an a given pagesize
 239  * The PTE has no permission bits set
 240  * Pagesize is expected to be a power-of-two larger than 4096
 241  */
 242 #define PAGE_SIZE_PTE(address, pagesize)                \
 243                 (((address) | ((pagesize) - 1)) &       \
 244                  (~(pagesize >> 1)) & PM_ADDR_MASK)
 245
 246 /*
 247  * Takes a PTE value with mode=0x07 and returns the page size it maps
 248  */
 249 #define PTE_PAGE_SIZE(pte) \
 250         (1ULL << (1 + ffz(((pte) | 0xfffULL))))
 251
 252 #define IOMMU_PTE_P  (1ULL << 0)
 253 #define IOMMU_PTE_TV (1ULL << 1)
 254 #define IOMMU_PTE_U  (1ULL << 59)
 255 #define IOMMU_PTE_FC (1ULL << 60)
 256 #define IOMMU_PTE_IR (1ULL << 61)
 257 #define IOMMU_PTE_IW (1ULL << 62)
 258
 259 #define DTE_FLAG_IOTLB  (0x01UL << 32)
 260
 261 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
 262 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_P)
 263 #define IOMMU_PTE_PAGE(pte) (phys_to_virt((pte) & IOMMU_PAGE_MASK))
 264 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
 265
 266 #define IOMMU_PROT_MASK 0x03
 267 #define IOMMU_PROT_IR 0x01
 268 #define IOMMU_PROT_IW 0x02
 269
 270 /* IOMMU capabilities */
 271 #define IOMMU_CAP_IOTLB   24
 272 #define IOMMU_CAP_NPCACHE 26
 273 #define IOMMU_CAP_EFR     27
 274
 275 #define MAX_DOMAIN_ID 65536
 276
 277 /* FIXME: move this macro to <linux/pci.h> */
 278 #define PCI_BUS(x) (((x) >> 8) & 0xff)
 279
 280 /* Protection domain flags */
 281 #define PD_DMA_OPS_MASK         (1UL << 0) /* domain used for dma_ops */
 282 #define PD_DEFAULT_MASK         (1UL << 1) /* domain is a default dma_ops
 283                                               domain for an IOMMU */
 284 #define PD_PASSTHROUGH_MASK     (1UL << 2) /* domain has no page
 285                                               translation */
 286
 287 extern bool amd_iommu_dump;
 288 #define DUMP_printk(format, arg...)                                     \
 289         do {                                                            \
 290                 if (amd_iommu_dump)                                             \
 291                         printk(KERN_INFO "AMD-Vi: " format, ## arg);    \
 292         } while(0);
 293
 294 /* global flag if IOMMUs cache non-present entries */
 295 extern bool amd_iommu_np_cache;
 296 /* Only true if all IOMMUs support device IOTLBs */
 297 extern bool amd_iommu_iotlb_sup;
 298
 299 /*
 300  * Make iterating over all IOMMUs easier
 301  */
 302 #define for_each_iommu(iommu) \
 303         list_for_each_entry((iommu), &amd_iommu_list, list)
 304 #define for_each_iommu_safe(iommu, next) \
 305         list_for_each_entry_safe((iommu), (next), &amd_iommu_list, list)
 306
 307 #define APERTURE_RANGE_SHIFT    27      /* 128 MB */
 308 #define APERTURE_RANGE_SIZE     (1ULL << APERTURE_RANGE_SHIFT)
 309 #define APERTURE_RANGE_PAGES    (APERTURE_RANGE_SIZE >> PAGE_SHIFT)
 310 #define APERTURE_MAX_RANGES     32      /* allows 4GB of DMA address space */
 311 #define APERTURE_RANGE_INDEX(a) ((a) >> APERTURE_RANGE_SHIFT)
 312 #define APERTURE_PAGE_INDEX(a)  (((a) >> 21) & 0x3fULL)
 313
 314
 315 /*
 316  * This struct is used to pass information about
 317  * incoming PPR faults around.
 318  */
 319 struct amd_iommu_fault {
 320         u64 address;    /* IO virtual address of the fault*/
 321         u32 pasid;      /* Address space identifier */
 322         u16 device_id;  /* Originating PCI device id */
 323         u16 tag;        /* PPR tag */
 324         u16 flags;      /* Fault flags */
 325
 326 };
 327
 328 #define PPR_FAULT_EXEC  (1 << 1)
 329 #define PPR_FAULT_READ  (1 << 2)
 330 #define PPR_FAULT_WRITE (1 << 5)
 331 #define PPR_FAULT_USER  (1 << 6)
 332 #define PPR_FAULT_RSVD  (1 << 7)
 333 #define PPR_FAULT_GN    (1 << 8)
 334
 335 /*
 336  * This structure contains generic data for  IOMMU protection domains
 337  * independent of their use.
 338  */
 339 struct protection_domain {
 340         struct list_head list;  /* for list of all protection domains */
 341         struct list_head dev_list; /* List of all devices in this domain */
 342         spinlock_t lock;        /* mostly used to lock the page table*/
 343         struct mutex api_lock;  /* protect page tables in the iommu-api path */
 344         u16 id;                 /* the domain id written to the device table */
 345         int mode;               /* paging mode (0-6 levels) */
 346         u64 *pt_root;           /* page table root pointer */
 347         unsigned long flags;    /* flags to find out type of domain */
 348         bool updated;           /* complete domain flush required */
 349         unsigned dev_cnt;       /* devices assigned to this domain */
 350         unsigned dev_iommu[MAX_IOMMUS]; /* per-IOMMU reference count */
 351         void *priv;             /* private data */
 352
 353 };
 354
 355 /*
 356  * This struct contains device specific data for the IOMMU
 357  */
 358 struct iommu_dev_data {
 359         struct list_head list;            /* For domain->dev_list */
 360         struct list_head dev_data_list;   /* For global dev_data_list */
 361         struct iommu_dev_data *alias_data;/* The alias dev_data */
 362         struct protection_domain *domain; /* Domain the device is bound to */
 363         atomic_t bind;                    /* Domain attach reverent count */
 364         u16 devid;                        /* PCI Device ID */
 365         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 366         bool passthrough;                 /* Default for device is pt_domain */
 367         struct {
 368                 bool enabled;
 369                 int qdep;
 370         } ats;                            /* ATS state */
 371 };
 372
 373 /*
 374  * For dynamic growth the aperture size is split into ranges of 128MB of
 375  * DMA address space each. This struct represents one such range.
 376  */
 377 struct aperture_range {
 378
 379         /* address allocation bitmap */
 380         unsigned long *bitmap;
 381
 382         /*
 383          * Array of PTE pages for the aperture. In this array we save all the
 384          * leaf pages of the domain page table used for the aperture. This way
 385          * we don't need to walk the page table to find a specific PTE. We can
 386          * just calculate its address in constant time.
 387          */
 388         u64 *pte_pages[64];
 389
 390         unsigned long offset;
 391 };
 392
 393 /*
 394  * Data container for a dma_ops specific protection domain
 395  */
 396 struct dma_ops_domain {
 397         struct list_head list;
 398
 399         /* generic protection domain information */
 400         struct protection_domain domain;
 401
 402         /* size of the aperture for the mappings */
 403         unsigned long aperture_size;
 404
 405         /* address we start to search for free addresses */
 406         unsigned long next_address;
 407
 408         /* address space relevant data */
 409         struct aperture_range *aperture[APERTURE_MAX_RANGES];
 410
 411         /* This will be set to true when TLB needs to be flushed */
 412         bool need_flush;
 413
 414         /*
 415          * if this is a preallocated domain, keep the device for which it was
 416          * preallocated in this variable
 417          */
 418         u16 target_dev;
 419 };
 420
 421 /*
 422  * Structure where we save information about one hardware AMD IOMMU in the
 423  * system.
 424  */
 425 struct amd_iommu {
 426         struct list_head list;
 427
 428         /* Index within the IOMMU array */
 429         int index;
 430
 431         /* locks the accesses to the hardware */
 432         spinlock_t lock;
 433
 434         /* Pointer to PCI device of this IOMMU */
 435         struct pci_dev *dev;
 436
 437         /* physical address of MMIO space */
 438         u64 mmio_phys;
 439         /* virtual address of MMIO space */
 440         u8 *mmio_base;
 441
 442         /* capabilities of that IOMMU read from ACPI */
 443         u32 cap;
 444
 445         /* flags read from acpi table */
 446         u8 acpi_flags;
 447
 448         /* Extended features */
 449         u64 features;
 450
 451         /* IOMMUv2 */
 452         bool is_iommu_v2;
 453
 454         /*
 455          * Capability pointer. There could be more than one IOMMU per PCI
 456          * device function if there are more than one AMD IOMMU capability
 457          * pointers.
 458          */
 459         u16 cap_ptr;
 460
 461         /* pci domain of this IOMMU */
 462         u16 pci_seg;
 463
 464         /* first device this IOMMU handles. read from PCI */
 465         u16 first_device;
 466         /* last device this IOMMU handles. read from PCI */
 467         u16 last_device;
 468
 469         /* start of exclusion range of that IOMMU */
 470         u64 exclusion_start;
 471         /* length of exclusion range of that IOMMU */
 472         u64 exclusion_length;
 473
 474         /* command buffer virtual address */
 475         u8 *cmd_buf;
 476         /* size of command buffer */
 477         u32 cmd_buf_size;
 478
 479         /* size of event buffer */
 480         u32 evt_buf_size;
 481         /* event buffer virtual address */
 482         u8 *evt_buf;
 483         /* MSI number for event interrupt */
 484         u16 evt_msi_num;
 485
 486         /* Base of the PPR log, if present */
 487         u8 *ppr_log;
 488
 489         /* true if interrupts for this IOMMU are already enabled */
 490         bool int_enabled;
 491
 492         /* if one, we need to send a completion wait command */
 493         bool need_sync;
 494
 495         /* default dma_ops domain for that IOMMU */
 496         struct dma_ops_domain *default_dom;
 497
 498         /*
 499          * We can't rely on the BIOS to restore all values on reinit, so we
 500          * need to stash them
 501          */
 502
 503         /* The iommu BAR */
 504         u32 stored_addr_lo;
 505         u32 stored_addr_hi;
 506
 507         /*
 508          * Each iommu has 6 l1s, each of which is documented as having 0x12
 509          * registers
 510          */
 511         u32 stored_l1[6][0x12];
 512
 513         /* The l2 indirect registers */
 514         u32 stored_l2[0x83];
 515 };
 516
 517 /*
 518  * List with all IOMMUs in the system. This list is not locked because it is
 519  * only written and read at driver initialization or suspend time
 520  */
 521 extern struct list_head amd_iommu_list;
 522
 523 /*
 524  * Array with pointers to each IOMMU struct
 525  * The indices are referenced in the protection domains
 526  */
 527 extern struct amd_iommu *amd_iommus[MAX_IOMMUS];
 528
 529 /* Number of IOMMUs present in the system */
 530 extern int amd_iommus_present;
 531
 532 /*
 533  * Declarations for the global list of all protection domains
 534  */
 535 extern spinlock_t amd_iommu_pd_lock;
 536 extern struct list_head amd_iommu_pd_list;
 537
 538 /*
 539  * Structure defining one entry in the device table
 540  */
 541 struct dev_table_entry {
 542         u64 data[4];
 543 };
 544
 545 /*
 546  * One entry for unity mappings parsed out of the ACPI table.
 547  */
 548 struct unity_map_entry {
 549         struct list_head list;
 550
 551         /* starting device id this entry is used for (including) */
 552         u16 devid_start;
 553         /* end device id this entry is used for (including) */
 554         u16 devid_end;
 555
 556         /* start address to unity map (including) */
 557         u64 address_start;
 558         /* end address to unity map (including) */
 559         u64 address_end;
 560
 561         /* required protection */
 562         int prot;
 563 };
 564
 565 /*
 566  * List of all unity mappings. It is not locked because as runtime it is only
 567  * read. It is created at ACPI table parsing time.
 568  */
 569 extern struct list_head amd_iommu_unity_map;
 570
 571 /*
 572  * Data structures for device handling
 573  */
 574
 575 /*
 576  * Device table used by hardware. Read and write accesses by software are
 577  * locked with the amd_iommu_pd_table lock.
 578  */
 579 extern struct dev_table_entry *amd_iommu_dev_table;
 580
 581 /*
 582  * Alias table to find requestor ids to device ids. Not locked because only
 583  * read on runtime.
 584  */
 585 extern u16 *amd_iommu_alias_table;
 586
 587 /*
 588  * Reverse lookup table to find the IOMMU which translates a specific device.
 589  */
 590 extern struct amd_iommu **amd_iommu_rlookup_table;
 591
 592 /* size of the dma_ops aperture as power of 2 */
 593 extern unsigned amd_iommu_aperture_order;
 594
 595 /* largest PCI device id we expect translation requests for */
 596 extern u16 amd_iommu_last_bdf;
 597
 598 /* allocation bitmap for domain ids */
 599 extern unsigned long *amd_iommu_pd_alloc_bitmap;
 600
 601 /*
 602  * If true, the addresses will be flushed on unmap time, not when
 603  * they are reused
 604  */
 605 extern bool amd_iommu_unmap_flush;
 606
 607 /* Smallest number of PASIDs supported by any IOMMU in the system */
 608 extern u32 amd_iommu_max_pasids;
 609
 610 extern bool amd_iommu_v2_present;
 611
 612 extern bool amd_iommu_force_isolation;
 613
 614 /* takes bus and device/function and returns the device id
 615  * FIXME: should that be in generic PCI code? */
 616 static inline u16 calc_devid(u8 bus, u8 devfn)
 617 {
 618         return (((u16)bus) << 8) | devfn;
 619 }
 620
 621 #ifdef CONFIG_AMD_IOMMU_STATS
 622
 623 struct __iommu_counter {
 624         char *name;
 625         struct dentry *dent;
 626         u64 value;
 627 };
 628
 629 #define DECLARE_STATS_COUNTER(nm) \
 630         static struct __iommu_counter nm = {    \
 631                 .name = #nm,                    \
 632         }
 633
 634 #define INC_STATS_COUNTER(name)         name.value += 1
 635 #define ADD_STATS_COUNTER(name, x)      name.value += (x)
 636 #define SUB_STATS_COUNTER(name, x)      name.value -= (x)
 637
 638 #else /* CONFIG_AMD_IOMMU_STATS */
 639
 640 #define DECLARE_STATS_COUNTER(name)
 641 #define INC_STATS_COUNTER(name)
 642 #define ADD_STATS_COUNTER(name, x)
 643 #define SUB_STATS_COUNTER(name, x)
 644
 645 #endif /* CONFIG_AMD_IOMMU_STATS */
 646
 647 #endif /* _ASM_X86_AMD_IOMMU_TYPES_H */