Pileus Git - ~andy/linux/blob - drivers/iommu/amd_iommu_init.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/pci.h>
  21 #include <linux/acpi.h>
  22 #include <linux/list.h>
  23 #include <linux/slab.h>
  24 #include <linux/syscore_ops.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/msi.h>
  27 #include <linux/amd-iommu.h>
  28 #include <linux/export.h>
  29 #include <asm/pci-direct.h>
  30 #include <asm/iommu.h>
  31 #include <asm/gart.h>
  32 #include <asm/x86_init.h>
  33 #include <asm/iommu_table.h>
  34
  35 #include "amd_iommu_proto.h"
  36 #include "amd_iommu_types.h"
  37
  38 /*
  39  * definitions for the ACPI scanning code
  40  */
  41 #define IVRS_HEADER_LENGTH 48
  42
  43 #define ACPI_IVHD_TYPE                  0x10
  44 #define ACPI_IVMD_TYPE_ALL              0x20
  45 #define ACPI_IVMD_TYPE                  0x21
  46 #define ACPI_IVMD_TYPE_RANGE            0x22
  47
  48 #define IVHD_DEV_ALL                    0x01
  49 #define IVHD_DEV_SELECT                 0x02
  50 #define IVHD_DEV_SELECT_RANGE_START     0x03
  51 #define IVHD_DEV_RANGE_END              0x04
  52 #define IVHD_DEV_ALIAS                  0x42
  53 #define IVHD_DEV_ALIAS_RANGE            0x43
  54 #define IVHD_DEV_EXT_SELECT             0x46
  55 #define IVHD_DEV_EXT_SELECT_RANGE       0x47
  56
  57 #define IVHD_FLAG_HT_TUN_EN_MASK        0x01
  58 #define IVHD_FLAG_PASSPW_EN_MASK        0x02
  59 #define IVHD_FLAG_RESPASSPW_EN_MASK     0x04
  60 #define IVHD_FLAG_ISOC_EN_MASK          0x08
  61
  62 #define IVMD_FLAG_EXCL_RANGE            0x08
  63 #define IVMD_FLAG_UNITY_MAP             0x01
  64
  65 #define ACPI_DEVFLAG_INITPASS           0x01
  66 #define ACPI_DEVFLAG_EXTINT             0x02
  67 #define ACPI_DEVFLAG_NMI                0x04
  68 #define ACPI_DEVFLAG_SYSMGT1            0x10
  69 #define ACPI_DEVFLAG_SYSMGT2            0x20
  70 #define ACPI_DEVFLAG_LINT0              0x40
  71 #define ACPI_DEVFLAG_LINT1              0x80
  72 #define ACPI_DEVFLAG_ATSDIS             0x10000000
  73
  74 /*
  75  * ACPI table definitions
  76  *
  77  * These data structures are laid over the table to parse the important values
  78  * out of it.
  79  */
  80
  81 /*
  82  * structure describing one IOMMU in the ACPI table. Typically followed by one
  83  * or more ivhd_entrys.
  84  */
  85 struct ivhd_header {
  86         u8 type;
  87         u8 flags;
  88         u16 length;
  89         u16 devid;
  90         u16 cap_ptr;
  91         u64 mmio_phys;
  92         u16 pci_seg;
  93         u16 info;
  94         u32 reserved;
  95 } __attribute__((packed));
  96
  97 /*
  98  * A device entry describing which devices a specific IOMMU translates and
  99  * which requestor ids they use.
 100  */
 101 struct ivhd_entry {
 102         u8 type;
 103         u16 devid;
 104         u8 flags;
 105         u32 ext;
 106 } __attribute__((packed));
 107
 108 /*
 109  * An AMD IOMMU memory definition structure. It defines things like exclusion
 110  * ranges for devices and regions that should be unity mapped.
 111  */
 112 struct ivmd_header {
 113         u8 type;
 114         u8 flags;
 115         u16 length;
 116         u16 devid;
 117         u16 aux;
 118         u64 resv;
 119         u64 range_start;
 120         u64 range_length;
 121 } __attribute__((packed));
 122
 123 bool amd_iommu_dump;
 124
 125 static int __initdata amd_iommu_detected;
 126 static bool __initdata amd_iommu_disabled;
 127
 128 u16 amd_iommu_last_bdf;                 /* largest PCI device id we have
 129                                            to handle */
 130 LIST_HEAD(amd_iommu_unity_map);         /* a list of required unity mappings
 131                                            we find in ACPI */
 132 bool amd_iommu_unmap_flush;             /* if true, flush on every unmap */
 133
 134 LIST_HEAD(amd_iommu_list);              /* list of all AMD IOMMUs in the
 135                                            system */
 136
 137 /* Array to assign indices to IOMMUs*/
 138 struct amd_iommu *amd_iommus[MAX_IOMMUS];
 139 int amd_iommus_present;
 140
 141 /* IOMMUs have a non-present cache? */
 142 bool amd_iommu_np_cache __read_mostly;
 143 bool amd_iommu_iotlb_sup __read_mostly = true;
 144
 145 u32 amd_iommu_max_pasids __read_mostly = ~0;
 146
 147 bool amd_iommu_v2_present __read_mostly;
 148
 149 bool amd_iommu_force_isolation __read_mostly;
 150
 151 /*
 152  * The ACPI table parsing functions set this variable on an error
 153  */
 154 static int __initdata amd_iommu_init_err;
 155
 156 /*
 157  * List of protection domains - used during resume
 158  */
 159 LIST_HEAD(amd_iommu_pd_list);
 160 spinlock_t amd_iommu_pd_lock;
 161
 162 /*
 163  * Pointer to the device table which is shared by all AMD IOMMUs
 164  * it is indexed by the PCI device id or the HT unit id and contains
 165  * information about the domain the device belongs to as well as the
 166  * page table root pointer.
 167  */
 168 struct dev_table_entry *amd_iommu_dev_table;
 169
 170 /*
 171  * The alias table is a driver specific data structure which contains the
 172  * mappings of the PCI device ids to the actual requestor ids on the IOMMU.
 173  * More than one device can share the same requestor id.
 174  */
 175 u16 *amd_iommu_alias_table;
 176
 177 /*
 178  * The rlookup table is used to find the IOMMU which is responsible
 179  * for a specific device. It is also indexed by the PCI device id.
 180  */
 181 struct amd_iommu **amd_iommu_rlookup_table;
 182
 183 /*
 184  * AMD IOMMU allows up to 2^16 differend protection domains. This is a bitmap
 185  * to know which ones are already in use.
 186  */
 187 unsigned long *amd_iommu_pd_alloc_bitmap;
 188
 189 static u32 dev_table_size;      /* size of the device table */
 190 static u32 alias_table_size;    /* size of the alias table */
 191 static u32 rlookup_table_size;  /* size if the rlookup table */
 192
 193 /*
 194  * This function flushes all internal caches of
 195  * the IOMMU used by this driver.
 196  */
 197 extern void iommu_flush_all_caches(struct amd_iommu *iommu);
 198
 199 static inline void update_last_devid(u16 devid)
 200 {
 201         if (devid > amd_iommu_last_bdf)
 202                 amd_iommu_last_bdf = devid;
 203 }
 204
 205 static inline unsigned long tbl_size(int entry_size)
 206 {
 207         unsigned shift = PAGE_SHIFT +
 208                          get_order(((int)amd_iommu_last_bdf + 1) * entry_size);
 209
 210         return 1UL << shift;
 211 }
 212
 213 /* Access to l1 and l2 indexed register spaces */
 214
 215 static u32 iommu_read_l1(struct amd_iommu *iommu, u16 l1, u8 address)
 216 {
 217         u32 val;
 218
 219         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 220         pci_read_config_dword(iommu->dev, 0xfc, &val);
 221         return val;
 222 }
 223
 224 static void iommu_write_l1(struct amd_iommu *iommu, u16 l1, u8 address, u32 val)
 225 {
 226         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16 | 1 << 31));
 227         pci_write_config_dword(iommu->dev, 0xfc, val);
 228         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 229 }
 230
 231 static u32 iommu_read_l2(struct amd_iommu *iommu, u8 address)
 232 {
 233         u32 val;
 234
 235         pci_write_config_dword(iommu->dev, 0xf0, address);
 236         pci_read_config_dword(iommu->dev, 0xf4, &val);
 237         return val;
 238 }
 239
 240 static void iommu_write_l2(struct amd_iommu *iommu, u8 address, u32 val)
 241 {
 242         pci_write_config_dword(iommu->dev, 0xf0, (address | 1 << 8));
 243         pci_write_config_dword(iommu->dev, 0xf4, val);
 244 }
 245
 246 /****************************************************************************
 247  *
 248  * AMD IOMMU MMIO register space handling functions
 249  *
 250  * These functions are used to program the IOMMU device registers in
 251  * MMIO space required for that driver.
 252  *
 253  ****************************************************************************/
 254
 255 /*
 256  * This function set the exclusion range in the IOMMU. DMA accesses to the
 257  * exclusion range are passed through untranslated
 258  */
 259 static void iommu_set_exclusion_range(struct amd_iommu *iommu)
 260 {
 261         u64 start = iommu->exclusion_start & PAGE_MASK;
 262         u64 limit = (start + iommu->exclusion_length) & PAGE_MASK;
 263         u64 entry;
 264
 265         if (!iommu->exclusion_start)
 266                 return;
 267
 268         entry = start | MMIO_EXCL_ENABLE_MASK;
 269         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 270                         &entry, sizeof(entry));
 271
 272         entry = limit;
 273         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 274                         &entry, sizeof(entry));
 275 }
 276
 277 /* Programs the physical address of the device table into the IOMMU hardware */
 278 static void __init iommu_set_device_table(struct amd_iommu *iommu)
 279 {
 280         u64 entry;
 281
 282         BUG_ON(iommu->mmio_base == NULL);
 283
 284         entry = virt_to_phys(amd_iommu_dev_table);
 285         entry |= (dev_table_size >> 12) - 1;
 286         memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,
 287                         &entry, sizeof(entry));
 288 }
 289
 290 /* Generic functions to enable/disable certain features of the IOMMU. */
 291 static void iommu_feature_enable(struct amd_iommu *iommu, u8 bit)
 292 {
 293         u32 ctrl;
 294
 295         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 296         ctrl |= (1 << bit);
 297         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 298 }
 299
 300 static void iommu_feature_disable(struct amd_iommu *iommu, u8 bit)
 301 {
 302         u32 ctrl;
 303
 304         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 305         ctrl &= ~(1 << bit);
 306         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 307 }
 308
 309 /* Function to enable the hardware */
 310 static void iommu_enable(struct amd_iommu *iommu)
 311 {
 312         static const char * const feat_str[] = {
 313                 "PreF", "PPR", "X2APIC", "NX", "GT", "[5]",
 314                 "IA", "GA", "HE", "PC", NULL
 315         };
 316         int i;
 317
 318         printk(KERN_INFO "AMD-Vi: Enabling IOMMU at %s cap 0x%hx",
 319                dev_name(&iommu->dev->dev), iommu->cap_ptr);
 320
 321         if (iommu->cap & (1 << IOMMU_CAP_EFR)) {
 322                 printk(KERN_CONT " extended features: ");
 323                 for (i = 0; feat_str[i]; ++i)
 324                         if (iommu_feature(iommu, (1ULL << i)))
 325                                 printk(KERN_CONT " %s", feat_str[i]);
 326         }
 327         printk(KERN_CONT "\n");
 328
 329         iommu_feature_enable(iommu, CONTROL_IOMMU_EN);
 330 }
 331
 332 static void iommu_disable(struct amd_iommu *iommu)
 333 {
 334         /* Disable command buffer */
 335         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 336
 337         /* Disable event logging and event interrupts */
 338         iommu_feature_disable(iommu, CONTROL_EVT_INT_EN);
 339         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 340
 341         /* Disable IOMMU hardware itself */
 342         iommu_feature_disable(iommu, CONTROL_IOMMU_EN);
 343 }
 344
 345 /*
 346  * mapping and unmapping functions for the IOMMU MMIO space. Each AMD IOMMU in
 347  * the system has one.
 348  */
 349 static u8 * __init iommu_map_mmio_space(u64 address)
 350 {
 351         u8 *ret;
 352
 353         if (!request_mem_region(address, MMIO_REGION_LENGTH, "amd_iommu")) {
 354                 pr_err("AMD-Vi: Can not reserve memory region %llx for mmio\n",
 355                         address);
 356                 pr_err("AMD-Vi: This is a BIOS bug. Please contact your hardware vendor\n");
 357                 return NULL;
 358         }
 359
 360         ret = ioremap_nocache(address, MMIO_REGION_LENGTH);
 361         if (ret != NULL)
 362                 return ret;
 363
 364         release_mem_region(address, MMIO_REGION_LENGTH);
 365
 366         return NULL;
 367 }
 368
 369 static void __init iommu_unmap_mmio_space(struct amd_iommu *iommu)
 370 {
 371         if (iommu->mmio_base)
 372                 iounmap(iommu->mmio_base);
 373         release_mem_region(iommu->mmio_phys, MMIO_REGION_LENGTH);
 374 }
 375
 376 /****************************************************************************
 377  *
 378  * The functions below belong to the first pass of AMD IOMMU ACPI table
 379  * parsing. In this pass we try to find out the highest device id this
 380  * code has to handle. Upon this information the size of the shared data
 381  * structures is determined later.
 382  *
 383  ****************************************************************************/
 384
 385 /*
 386  * This function calculates the length of a given IVHD entry
 387  */
 388 static inline int ivhd_entry_length(u8 *ivhd)
 389 {
 390         return 0x04 << (*ivhd >> 6);
 391 }
 392
 393 /*
 394  * This function reads the last device id the IOMMU has to handle from the PCI
 395  * capability header for this IOMMU
 396  */
 397 static int __init find_last_devid_on_pci(int bus, int dev, int fn, int cap_ptr)
 398 {
 399         u32 cap;
 400
 401         cap = read_pci_config(bus, dev, fn, cap_ptr+MMIO_RANGE_OFFSET);
 402         update_last_devid(calc_devid(MMIO_GET_BUS(cap), MMIO_GET_LD(cap)));
 403
 404         return 0;
 405 }
 406
 407 /*
 408  * After reading the highest device id from the IOMMU PCI capability header
 409  * this function looks if there is a higher device id defined in the ACPI table
 410  */
 411 static int __init find_last_devid_from_ivhd(struct ivhd_header *h)
 412 {
 413         u8 *p = (void *)h, *end = (void *)h;
 414         struct ivhd_entry *dev;
 415
 416         p += sizeof(*h);
 417         end += h->length;
 418
 419         find_last_devid_on_pci(PCI_BUS(h->devid),
 420                         PCI_SLOT(h->devid),
 421                         PCI_FUNC(h->devid),
 422                         h->cap_ptr);
 423
 424         while (p < end) {
 425                 dev = (struct ivhd_entry *)p;
 426                 switch (dev->type) {
 427                 case IVHD_DEV_SELECT:
 428                 case IVHD_DEV_RANGE_END:
 429                 case IVHD_DEV_ALIAS:
 430                 case IVHD_DEV_EXT_SELECT:
 431                         /* all the above subfield types refer to device ids */
 432                         update_last_devid(dev->devid);
 433                         break;
 434                 default:
 435                         break;
 436                 }
 437                 p += ivhd_entry_length(p);
 438         }
 439
 440         WARN_ON(p != end);
 441
 442         return 0;
 443 }
 444
 445 /*
 446  * Iterate over all IVHD entries in the ACPI table and find the highest device
 447  * id which we need to handle. This is the first of three functions which parse
 448  * the ACPI table. So we check the checksum here.
 449  */
 450 static int __init find_last_devid_acpi(struct acpi_table_header *table)
 451 {
 452         int i;
 453         u8 checksum = 0, *p = (u8 *)table, *end = (u8 *)table;
 454         struct ivhd_header *h;
 455
 456         /*
 457          * Validate checksum here so we don't need to do it when
 458          * we actually parse the table
 459          */
 460         for (i = 0; i < table->length; ++i)
 461                 checksum += p[i];
 462         if (checksum != 0) {
 463                 /* ACPI table corrupt */
 464                 amd_iommu_init_err = -ENODEV;
 465                 return 0;
 466         }
 467
 468         p += IVRS_HEADER_LENGTH;
 469
 470         end += table->length;
 471         while (p < end) {
 472                 h = (struct ivhd_header *)p;
 473                 switch (h->type) {
 474                 case ACPI_IVHD_TYPE:
 475                         find_last_devid_from_ivhd(h);
 476                         break;
 477                 default:
 478                         break;
 479                 }
 480                 p += h->length;
 481         }
 482         WARN_ON(p != end);
 483
 484         return 0;
 485 }
 486
 487 /****************************************************************************
 488  *
 489  * The following functions belong the the code path which parses the ACPI table
 490  * the second time. In this ACPI parsing iteration we allocate IOMMU specific
 491  * data structures, initialize the device/alias/rlookup table and also
 492  * basically initialize the hardware.
 493  *
 494  ****************************************************************************/
 495
 496 /*
 497  * Allocates the command buffer. This buffer is per AMD IOMMU. We can
 498  * write commands to that buffer later and the IOMMU will execute them
 499  * asynchronously
 500  */
 501 static u8 * __init alloc_command_buffer(struct amd_iommu *iommu)
 502 {
 503         u8 *cmd_buf = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 504                         get_order(CMD_BUFFER_SIZE));
 505
 506         if (cmd_buf == NULL)
 507                 return NULL;
 508
 509         iommu->cmd_buf_size = CMD_BUFFER_SIZE | CMD_BUFFER_UNINITIALIZED;
 510
 511         return cmd_buf;
 512 }
 513
 514 /*
 515  * This function resets the command buffer if the IOMMU stopped fetching
 516  * commands from it.
 517  */
 518 void amd_iommu_reset_cmd_buffer(struct amd_iommu *iommu)
 519 {
 520         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 521
 522         writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 523         writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 524
 525         iommu_feature_enable(iommu, CONTROL_CMDBUF_EN);
 526 }
 527
 528 /*
 529  * This function writes the command buffer address to the hardware and
 530  * enables it.
 531  */
 532 static void iommu_enable_command_buffer(struct amd_iommu *iommu)
 533 {
 534         u64 entry;
 535
 536         BUG_ON(iommu->cmd_buf == NULL);
 537
 538         entry = (u64)virt_to_phys(iommu->cmd_buf);
 539         entry |= MMIO_CMD_SIZE_512;
 540
 541         memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,
 542                     &entry, sizeof(entry));
 543
 544         amd_iommu_reset_cmd_buffer(iommu);
 545         iommu->cmd_buf_size &= ~(CMD_BUFFER_UNINITIALIZED);
 546 }
 547
 548 static void __init free_command_buffer(struct amd_iommu *iommu)
 549 {
 550         free_pages((unsigned long)iommu->cmd_buf,
 551                    get_order(iommu->cmd_buf_size & ~(CMD_BUFFER_UNINITIALIZED)));
 552 }
 553
 554 /* allocates the memory where the IOMMU will log its events to */
 555 static u8 * __init alloc_event_buffer(struct amd_iommu *iommu)
 556 {
 557         iommu->evt_buf = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 558                                                 get_order(EVT_BUFFER_SIZE));
 559
 560         if (iommu->evt_buf == NULL)
 561                 return NULL;
 562
 563         iommu->evt_buf_size = EVT_BUFFER_SIZE;
 564
 565         return iommu->evt_buf;
 566 }
 567
 568 static void iommu_enable_event_buffer(struct amd_iommu *iommu)
 569 {
 570         u64 entry;
 571
 572         BUG_ON(iommu->evt_buf == NULL);
 573
 574         entry = (u64)virt_to_phys(iommu->evt_buf) | EVT_LEN_MASK;
 575
 576         memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,
 577                     &entry, sizeof(entry));
 578
 579         /* set head and tail to zero manually */
 580         writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 581         writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 582
 583         iommu_feature_enable(iommu, CONTROL_EVT_LOG_EN);
 584 }
 585
 586 static void __init free_event_buffer(struct amd_iommu *iommu)
 587 {
 588         free_pages((unsigned long)iommu->evt_buf, get_order(EVT_BUFFER_SIZE));
 589 }
 590
 591 /* allocates the memory where the IOMMU will log its events to */
 592 static u8 * __init alloc_ppr_log(struct amd_iommu *iommu)
 593 {
 594         iommu->ppr_log = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 595                                                 get_order(PPR_LOG_SIZE));
 596
 597         if (iommu->ppr_log == NULL)
 598                 return NULL;
 599
 600         return iommu->ppr_log;
 601 }
 602
 603 static void iommu_enable_ppr_log(struct amd_iommu *iommu)
 604 {
 605         u64 entry;
 606
 607         if (iommu->ppr_log == NULL)
 608                 return;
 609
 610         entry = (u64)virt_to_phys(iommu->ppr_log) | PPR_LOG_SIZE_512;
 611
 612         memcpy_toio(iommu->mmio_base + MMIO_PPR_LOG_OFFSET,
 613                     &entry, sizeof(entry));
 614
 615         /* set head and tail to zero manually */
 616         writel(0x00, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 617         writel(0x00, iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 618
 619         iommu_feature_enable(iommu, CONTROL_PPFLOG_EN);
 620         iommu_feature_enable(iommu, CONTROL_PPR_EN);
 621 }
 622
 623 static void __init free_ppr_log(struct amd_iommu *iommu)
 624 {
 625         if (iommu->ppr_log == NULL)
 626                 return;
 627
 628         free_pages((unsigned long)iommu->ppr_log, get_order(PPR_LOG_SIZE));
 629 }
 630
 631 static void iommu_enable_gt(struct amd_iommu *iommu)
 632 {
 633         if (!iommu_feature(iommu, FEATURE_GT))
 634                 return;
 635
 636         iommu_feature_enable(iommu, CONTROL_GT_EN);
 637 }
 638
 639 /* sets a specific bit in the device table entry. */
 640 static void set_dev_entry_bit(u16 devid, u8 bit)
 641 {
 642         int i = (bit >> 6) & 0x03;
 643         int _bit = bit & 0x3f;
 644
 645         amd_iommu_dev_table[devid].data[i] |= (1UL << _bit);
 646 }
 647
 648 static int get_dev_entry_bit(u16 devid, u8 bit)
 649 {
 650         int i = (bit >> 6) & 0x03;
 651         int _bit = bit & 0x3f;
 652
 653         return (amd_iommu_dev_table[devid].data[i] & (1UL << _bit)) >> _bit;
 654 }
 655
 656
 657 void amd_iommu_apply_erratum_63(u16 devid)
 658 {
 659         int sysmgt;
 660
 661         sysmgt = get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1) |
 662                  (get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2) << 1);
 663
 664         if (sysmgt == 0x01)
 665                 set_dev_entry_bit(devid, DEV_ENTRY_IW);
 666 }
 667
 668 /* Writes the specific IOMMU for a device into the rlookup table */
 669 static void __init set_iommu_for_device(struct amd_iommu *iommu, u16 devid)
 670 {
 671         amd_iommu_rlookup_table[devid] = iommu;
 672 }
 673
 674 /*
 675  * This function takes the device specific flags read from the ACPI
 676  * table and sets up the device table entry with that information
 677  */
 678 static void __init set_dev_entry_from_acpi(struct amd_iommu *iommu,
 679                                            u16 devid, u32 flags, u32 ext_flags)
 680 {
 681         if (flags & ACPI_DEVFLAG_INITPASS)
 682                 set_dev_entry_bit(devid, DEV_ENTRY_INIT_PASS);
 683         if (flags & ACPI_DEVFLAG_EXTINT)
 684                 set_dev_entry_bit(devid, DEV_ENTRY_EINT_PASS);
 685         if (flags & ACPI_DEVFLAG_NMI)
 686                 set_dev_entry_bit(devid, DEV_ENTRY_NMI_PASS);
 687         if (flags & ACPI_DEVFLAG_SYSMGT1)
 688                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1);
 689         if (flags & ACPI_DEVFLAG_SYSMGT2)
 690                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2);
 691         if (flags & ACPI_DEVFLAG_LINT0)
 692                 set_dev_entry_bit(devid, DEV_ENTRY_LINT0_PASS);
 693         if (flags & ACPI_DEVFLAG_LINT1)
 694                 set_dev_entry_bit(devid, DEV_ENTRY_LINT1_PASS);
 695
 696         amd_iommu_apply_erratum_63(devid);
 697
 698         set_iommu_for_device(iommu, devid);
 699 }
 700
 701 /*
 702  * Reads the device exclusion range from ACPI and initialize IOMMU with
 703  * it
 704  */
 705 static void __init set_device_exclusion_range(u16 devid, struct ivmd_header *m)
 706 {
 707         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 708
 709         if (!(m->flags & IVMD_FLAG_EXCL_RANGE))
 710                 return;
 711
 712         if (iommu) {
 713                 /*
 714                  * We only can configure exclusion ranges per IOMMU, not
 715                  * per device. But we can enable the exclusion range per
 716                  * device. This is done here
 717                  */
 718                 set_dev_entry_bit(m->devid, DEV_ENTRY_EX);
 719                 iommu->exclusion_start = m->range_start;
 720                 iommu->exclusion_length = m->range_length;
 721         }
 722 }
 723
 724 /*
 725  * This function reads some important data from the IOMMU PCI space and
 726  * initializes the driver data structure with it. It reads the hardware
 727  * capabilities and the first/last device entries
 728  */
 729 static void __init init_iommu_from_pci(struct amd_iommu *iommu)
 730 {
 731         int cap_ptr = iommu->cap_ptr;
 732         u32 range, misc, low, high;
 733         int i, j;
 734
 735         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_CAP_HDR_OFFSET,
 736                               &iommu->cap);
 737         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_RANGE_OFFSET,
 738                               &range);
 739         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_MISC_OFFSET,
 740                               &misc);
 741
 742         iommu->first_device = calc_devid(MMIO_GET_BUS(range),
 743                                          MMIO_GET_FD(range));
 744         iommu->last_device = calc_devid(MMIO_GET_BUS(range),
 745                                         MMIO_GET_LD(range));
 746         iommu->evt_msi_num = MMIO_MSI_NUM(misc);
 747
 748         if (!(iommu->cap & (1 << IOMMU_CAP_IOTLB)))
 749                 amd_iommu_iotlb_sup = false;
 750
 751         /* read extended feature bits */
 752         low  = readl(iommu->mmio_base + MMIO_EXT_FEATURES);
 753         high = readl(iommu->mmio_base + MMIO_EXT_FEATURES + 4);
 754
 755         iommu->features = ((u64)high << 32) | low;
 756
 757         if (iommu_feature(iommu, FEATURE_GT)) {
 758                 int glxval;
 759                 u32 pasids;
 760                 u64 shift;
 761
 762                 shift   = iommu->features & FEATURE_PASID_MASK;
 763                 shift >>= FEATURE_PASID_SHIFT;
 764                 pasids  = (1 << shift);
 765
 766                 amd_iommu_max_pasids = min(amd_iommu_max_pasids, pasids);
 767
 768                 glxval   = iommu->features & FEATURE_GLXVAL_MASK;
 769                 glxval >>= FEATURE_GLXVAL_SHIFT;
 770
 771                 if (amd_iommu_max_glx_val == -1)
 772                         amd_iommu_max_glx_val = glxval;
 773                 else
 774                         amd_iommu_max_glx_val = min(amd_iommu_max_glx_val, glxval);
 775         }
 776
 777         if (iommu_feature(iommu, FEATURE_GT) &&
 778             iommu_feature(iommu, FEATURE_PPR)) {
 779                 iommu->is_iommu_v2   = true;
 780                 amd_iommu_v2_present = true;
 781         }
 782
 783         if (!is_rd890_iommu(iommu->dev))
 784                 return;
 785
 786         /*
 787          * Some rd890 systems may not be fully reconfigured by the BIOS, so
 788          * it's necessary for us to store this information so it can be
 789          * reprogrammed on resume
 790          */
 791
 792         pci_read_config_dword(iommu->dev, iommu->cap_ptr + 4,
 793                               &iommu->stored_addr_lo);
 794         pci_read_config_dword(iommu->dev, iommu->cap_ptr + 8,
 795                               &iommu->stored_addr_hi);
 796
 797         /* Low bit locks writes to configuration space */
 798         iommu->stored_addr_lo &= ~1;
 799
 800         for (i = 0; i < 6; i++)
 801                 for (j = 0; j < 0x12; j++)
 802                         iommu->stored_l1[i][j] = iommu_read_l1(iommu, i, j);
 803
 804         for (i = 0; i < 0x83; i++)
 805                 iommu->stored_l2[i] = iommu_read_l2(iommu, i);
 806 }
 807
 808 /*
 809  * Takes a pointer to an AMD IOMMU entry in the ACPI table and
 810  * initializes the hardware and our data structures with it.
 811  */
 812 static void __init init_iommu_from_acpi(struct amd_iommu *iommu,
 813                                         struct ivhd_header *h)
 814 {
 815         u8 *p = (u8 *)h;
 816         u8 *end = p, flags = 0;
 817         u16 devid = 0, devid_start = 0, devid_to = 0;
 818         u32 dev_i, ext_flags = 0;
 819         bool alias = false;
 820         struct ivhd_entry *e;
 821
 822         /*
 823          * First save the recommended feature enable bits from ACPI
 824          */
 825         iommu->acpi_flags = h->flags;
 826
 827         /*
 828          * Done. Now parse the device entries
 829          */
 830         p += sizeof(struct ivhd_header);
 831         end += h->length;
 832
 833
 834         while (p < end) {
 835                 e = (struct ivhd_entry *)p;
 836                 switch (e->type) {
 837                 case IVHD_DEV_ALL:
 838
 839                         DUMP_printk("  DEV_ALL\t\t\t first devid: %02x:%02x.%x"
 840                                     " last device %02x:%02x.%x flags: %02x\n",
 841                                     PCI_BUS(iommu->first_device),
 842                                     PCI_SLOT(iommu->first_device),
 843                                     PCI_FUNC(iommu->first_device),
 844                                     PCI_BUS(iommu->last_device),
 845                                     PCI_SLOT(iommu->last_device),
 846                                     PCI_FUNC(iommu->last_device),
 847                                     e->flags);
 848
 849                         for (dev_i = iommu->first_device;
 850                                         dev_i <= iommu->last_device; ++dev_i)
 851                                 set_dev_entry_from_acpi(iommu, dev_i,
 852                                                         e->flags, 0);
 853                         break;
 854                 case IVHD_DEV_SELECT:
 855
 856                         DUMP_printk("  DEV_SELECT\t\t\t devid: %02x:%02x.%x "
 857                                     "flags: %02x\n",
 858                                     PCI_BUS(e->devid),
 859                                     PCI_SLOT(e->devid),
 860                                     PCI_FUNC(e->devid),
 861                                     e->flags);
 862
 863                         devid = e->devid;
 864                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 865                         break;
 866                 case IVHD_DEV_SELECT_RANGE_START:
 867
 868                         DUMP_printk("  DEV_SELECT_RANGE_START\t "
 869                                     "devid: %02x:%02x.%x flags: %02x\n",
 870                                     PCI_BUS(e->devid),
 871                                     PCI_SLOT(e->devid),
 872                                     PCI_FUNC(e->devid),
 873                                     e->flags);
 874
 875                         devid_start = e->devid;
 876                         flags = e->flags;
 877                         ext_flags = 0;
 878                         alias = false;
 879                         break;
 880                 case IVHD_DEV_ALIAS:
 881
 882                         DUMP_printk("  DEV_ALIAS\t\t\t devid: %02x:%02x.%x "
 883                                     "flags: %02x devid_to: %02x:%02x.%x\n",
 884                                     PCI_BUS(e->devid),
 885                                     PCI_SLOT(e->devid),
 886                                     PCI_FUNC(e->devid),
 887                                     e->flags,
 888                                     PCI_BUS(e->ext >> 8),
 889                                     PCI_SLOT(e->ext >> 8),
 890                                     PCI_FUNC(e->ext >> 8));
 891
 892                         devid = e->devid;
 893                         devid_to = e->ext >> 8;
 894                         set_dev_entry_from_acpi(iommu, devid   , e->flags, 0);
 895                         set_dev_entry_from_acpi(iommu, devid_to, e->flags, 0);
 896                         amd_iommu_alias_table[devid] = devid_to;
 897                         break;
 898                 case IVHD_DEV_ALIAS_RANGE:
 899
 900                         DUMP_printk("  DEV_ALIAS_RANGE\t\t "
 901                                     "devid: %02x:%02x.%x flags: %02x "
 902                                     "devid_to: %02x:%02x.%x\n",
 903                                     PCI_BUS(e->devid),
 904                                     PCI_SLOT(e->devid),
 905                                     PCI_FUNC(e->devid),
 906                                     e->flags,
 907                                     PCI_BUS(e->ext >> 8),
 908                                     PCI_SLOT(e->ext >> 8),
 909                                     PCI_FUNC(e->ext >> 8));
 910
 911                         devid_start = e->devid;
 912                         flags = e->flags;
 913                         devid_to = e->ext >> 8;
 914                         ext_flags = 0;
 915                         alias = true;
 916                         break;
 917                 case IVHD_DEV_EXT_SELECT:
 918
 919                         DUMP_printk("  DEV_EXT_SELECT\t\t devid: %02x:%02x.%x "
 920                                     "flags: %02x ext: %08x\n",
 921                                     PCI_BUS(e->devid),
 922                                     PCI_SLOT(e->devid),
 923                                     PCI_FUNC(e->devid),
 924                                     e->flags, e->ext);
 925
 926                         devid = e->devid;
 927                         set_dev_entry_from_acpi(iommu, devid, e->flags,
 928                                                 e->ext);
 929                         break;
 930                 case IVHD_DEV_EXT_SELECT_RANGE:
 931
 932                         DUMP_printk("  DEV_EXT_SELECT_RANGE\t devid: "
 933                                     "%02x:%02x.%x flags: %02x ext: %08x\n",
 934                                     PCI_BUS(e->devid),
 935                                     PCI_SLOT(e->devid),
 936                                     PCI_FUNC(e->devid),
 937                                     e->flags, e->ext);
 938
 939                         devid_start = e->devid;
 940                         flags = e->flags;
 941                         ext_flags = e->ext;
 942                         alias = false;
 943                         break;
 944                 case IVHD_DEV_RANGE_END:
 945
 946                         DUMP_printk("  DEV_RANGE_END\t\t devid: %02x:%02x.%x\n",
 947                                     PCI_BUS(e->devid),
 948                                     PCI_SLOT(e->devid),
 949                                     PCI_FUNC(e->devid));
 950
 951                         devid = e->devid;
 952                         for (dev_i = devid_start; dev_i <= devid; ++dev_i) {
 953                                 if (alias) {
 954                                         amd_iommu_alias_table[dev_i] = devid_to;
 955                                         set_dev_entry_from_acpi(iommu,
 956                                                 devid_to, flags, ext_flags);
 957                                 }
 958                                 set_dev_entry_from_acpi(iommu, dev_i,
 959                                                         flags, ext_flags);
 960                         }
 961                         break;
 962                 default:
 963                         break;
 964                 }
 965
 966                 p += ivhd_entry_length(p);
 967         }
 968 }
 969
 970 /* Initializes the device->iommu mapping for the driver */
 971 static int __init init_iommu_devices(struct amd_iommu *iommu)
 972 {
 973         u32 i;
 974
 975         for (i = iommu->first_device; i <= iommu->last_device; ++i)
 976                 set_iommu_for_device(iommu, i);
 977
 978         return 0;
 979 }
 980
 981 static void __init free_iommu_one(struct amd_iommu *iommu)
 982 {
 983         free_command_buffer(iommu);
 984         free_event_buffer(iommu);
 985         free_ppr_log(iommu);
 986         iommu_unmap_mmio_space(iommu);
 987 }
 988
 989 static void __init free_iommu_all(void)
 990 {
 991         struct amd_iommu *iommu, *next;
 992
 993         for_each_iommu_safe(iommu, next) {
 994                 list_del(&iommu->list);
 995                 free_iommu_one(iommu);
 996                 kfree(iommu);
 997         }
 998 }
 999
1000 /*
1001  * This function clues the initialization function for one IOMMU
1002  * together and also allocates the command buffer and programs the
1003  * hardware. It does NOT enable the IOMMU. This is done afterwards.
1004  */
1005 static int __init init_iommu_one(struct amd_iommu *iommu, struct ivhd_header *h)
1006 {
1007         spin_lock_init(&iommu->lock);
1008
1009         /* Add IOMMU to internal data structures */
1010         list_add_tail(&iommu->list, &amd_iommu_list);
1011         iommu->index             = amd_iommus_present++;
1012
1013         if (unlikely(iommu->index >= MAX_IOMMUS)) {
1014                 WARN(1, "AMD-Vi: System has more IOMMUs than supported by this driver\n");
1015                 return -ENOSYS;
1016         }
1017
1018         /* Index is fine - add IOMMU to the array */
1019         amd_iommus[iommu->index] = iommu;
1020
1021         /*
1022          * Copy data from ACPI table entry to the iommu struct
1023          */
1024         iommu->dev = pci_get_bus_and_slot(PCI_BUS(h->devid), h->devid & 0xff);
1025         if (!iommu->dev)
1026                 return 1;
1027
1028         iommu->cap_ptr = h->cap_ptr;
1029         iommu->pci_seg = h->pci_seg;
1030         iommu->mmio_phys = h->mmio_phys;
1031         iommu->mmio_base = iommu_map_mmio_space(h->mmio_phys);
1032         if (!iommu->mmio_base)
1033                 return -ENOMEM;
1034
1035         iommu->cmd_buf = alloc_command_buffer(iommu);
1036         if (!iommu->cmd_buf)
1037                 return -ENOMEM;
1038
1039         iommu->evt_buf = alloc_event_buffer(iommu);
1040         if (!iommu->evt_buf)
1041                 return -ENOMEM;
1042
1043         iommu->int_enabled = false;
1044
1045         init_iommu_from_pci(iommu);
1046         init_iommu_from_acpi(iommu, h);
1047         init_iommu_devices(iommu);
1048
1049         if (iommu_feature(iommu, FEATURE_PPR)) {
1050                 iommu->ppr_log = alloc_ppr_log(iommu);
1051                 if (!iommu->ppr_log)
1052                         return -ENOMEM;
1053         }
1054
1055         if (iommu->cap & (1UL << IOMMU_CAP_NPCACHE))
1056                 amd_iommu_np_cache = true;
1057
1058         return pci_enable_device(iommu->dev);
1059 }
1060
1061 /*
1062  * Iterates over all IOMMU entries in the ACPI table, allocates the
1063  * IOMMU structure and initializes it with init_iommu_one()
1064  */
1065 static int __init init_iommu_all(struct acpi_table_header *table)
1066 {
1067         u8 *p = (u8 *)table, *end = (u8 *)table;
1068         struct ivhd_header *h;
1069         struct amd_iommu *iommu;
1070         int ret;
1071
1072         end += table->length;
1073         p += IVRS_HEADER_LENGTH;
1074
1075         while (p < end) {
1076                 h = (struct ivhd_header *)p;
1077                 switch (*p) {
1078                 case ACPI_IVHD_TYPE:
1079
1080                         DUMP_printk("device: %02x:%02x.%01x cap: %04x "
1081                                     "seg: %d flags: %01x info %04x\n",
1082                                     PCI_BUS(h->devid), PCI_SLOT(h->devid),
1083                                     PCI_FUNC(h->devid), h->cap_ptr,
1084                                     h->pci_seg, h->flags, h->info);
1085                         DUMP_printk("       mmio-addr: %016llx\n",
1086                                     h->mmio_phys);
1087
1088                         iommu = kzalloc(sizeof(struct amd_iommu), GFP_KERNEL);
1089                         if (iommu == NULL) {
1090                                 amd_iommu_init_err = -ENOMEM;
1091                                 return 0;
1092                         }
1093
1094                         ret = init_iommu_one(iommu, h);
1095                         if (ret) {
1096                                 amd_iommu_init_err = ret;
1097                                 return 0;
1098                         }
1099                         break;
1100                 default:
1101                         break;
1102                 }
1103                 p += h->length;
1104
1105         }
1106         WARN_ON(p != end);
1107
1108         return 0;
1109 }
1110
1111 /****************************************************************************
1112  *
1113  * The following functions initialize the MSI interrupts for all IOMMUs
1114  * in the system. Its a bit challenging because there could be multiple
1115  * IOMMUs per PCI BDF but we can call pci_enable_msi(x) only once per
1116  * pci_dev.
1117  *
1118  ****************************************************************************/
1119
1120 static int iommu_setup_msi(struct amd_iommu *iommu)
1121 {
1122         int r;
1123
1124         if (pci_enable_msi(iommu->dev))
1125                 return 1;
1126
1127         r = request_threaded_irq(iommu->dev->irq,
1128                                  amd_iommu_int_handler,
1129                                  amd_iommu_int_thread,
1130                                  0, "AMD-Vi",
1131                                  iommu->dev);
1132
1133         if (r) {
1134                 pci_disable_msi(iommu->dev);
1135                 return 1;
1136         }
1137
1138         iommu->int_enabled = true;
1139         iommu_feature_enable(iommu, CONTROL_EVT_INT_EN);
1140
1141         if (iommu->ppr_log != NULL)
1142                 iommu_feature_enable(iommu, CONTROL_PPFINT_EN);
1143
1144         return 0;
1145 }
1146
1147 static int iommu_init_msi(struct amd_iommu *iommu)
1148 {
1149         if (iommu->int_enabled)
1150                 return 0;
1151
1152         if (pci_find_capability(iommu->dev, PCI_CAP_ID_MSI))
1153                 return iommu_setup_msi(iommu);
1154
1155         return 1;
1156 }
1157
1158 /****************************************************************************
1159  *
1160  * The next functions belong to the third pass of parsing the ACPI
1161  * table. In this last pass the memory mapping requirements are
1162  * gathered (like exclusion and unity mapping reanges).
1163  *
1164  ****************************************************************************/
1165
1166 static void __init free_unity_maps(void)
1167 {
1168         struct unity_map_entry *entry, *next;
1169
1170         list_for_each_entry_safe(entry, next, &amd_iommu_unity_map, list) {
1171                 list_del(&entry->list);
1172                 kfree(entry);
1173         }
1174 }
1175
1176 /* called when we find an exclusion range definition in ACPI */
1177 static int __init init_exclusion_range(struct ivmd_header *m)
1178 {
1179         int i;
1180
1181         switch (m->type) {
1182         case ACPI_IVMD_TYPE:
1183                 set_device_exclusion_range(m->devid, m);
1184                 break;
1185         case ACPI_IVMD_TYPE_ALL:
1186                 for (i = 0; i <= amd_iommu_last_bdf; ++i)
1187                         set_device_exclusion_range(i, m);
1188                 break;
1189         case ACPI_IVMD_TYPE_RANGE:
1190                 for (i = m->devid; i <= m->aux; ++i)
1191                         set_device_exclusion_range(i, m);
1192                 break;
1193         default:
1194                 break;
1195         }
1196
1197         return 0;
1198 }
1199
1200 /* called for unity map ACPI definition */
1201 static int __init init_unity_map_range(struct ivmd_header *m)
1202 {
1203         struct unity_map_entry *e = 0;
1204         char *s;
1205
1206         e = kzalloc(sizeof(*e), GFP_KERNEL);
1207         if (e == NULL)
1208                 return -ENOMEM;
1209
1210         switch (m->type) {
1211         default:
1212                 kfree(e);
1213                 return 0;
1214         case ACPI_IVMD_TYPE:
1215                 s = "IVMD_TYPEi\t\t\t";
1216                 e->devid_start = e->devid_end = m->devid;
1217                 break;
1218         case ACPI_IVMD_TYPE_ALL:
1219                 s = "IVMD_TYPE_ALL\t\t";
1220                 e->devid_start = 0;
1221                 e->devid_end = amd_iommu_last_bdf;
1222                 break;
1223         case ACPI_IVMD_TYPE_RANGE:
1224                 s = "IVMD_TYPE_RANGE\t\t";
1225                 e->devid_start = m->devid;
1226                 e->devid_end = m->aux;
1227                 break;
1228         }
1229         e->address_start = PAGE_ALIGN(m->range_start);
1230         e->address_end = e->address_start + PAGE_ALIGN(m->range_length);
1231         e->prot = m->flags >> 1;
1232
1233         DUMP_printk("%s devid_start: %02x:%02x.%x devid_end: %02x:%02x.%x"
1234                     " range_start: %016llx range_end: %016llx flags: %x\n", s,
1235                     PCI_BUS(e->devid_start), PCI_SLOT(e->devid_start),
1236                     PCI_FUNC(e->devid_start), PCI_BUS(e->devid_end),
1237                     PCI_SLOT(e->devid_end), PCI_FUNC(e->devid_end),
1238                     e->address_start, e->address_end, m->flags);
1239
1240         list_add_tail(&e->list, &amd_iommu_unity_map);
1241
1242         return 0;
1243 }
1244
1245 /* iterates over all memory definitions we find in the ACPI table */
1246 static int __init init_memory_definitions(struct acpi_table_header *table)
1247 {
1248         u8 *p = (u8 *)table, *end = (u8 *)table;
1249         struct ivmd_header *m;
1250
1251         end += table->length;
1252         p += IVRS_HEADER_LENGTH;
1253
1254         while (p < end) {
1255                 m = (struct ivmd_header *)p;
1256                 if (m->flags & IVMD_FLAG_EXCL_RANGE)
1257                         init_exclusion_range(m);
1258                 else if (m->flags & IVMD_FLAG_UNITY_MAP)
1259                         init_unity_map_range(m);
1260
1261                 p += m->length;
1262         }
1263
1264         return 0;
1265 }
1266
1267 /*
1268  * Init the device table to not allow DMA access for devices and
1269  * suppress all page faults
1270  */
1271 static void init_device_table(void)
1272 {
1273         u32 devid;
1274
1275         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1276                 set_dev_entry_bit(devid, DEV_ENTRY_VALID);
1277                 set_dev_entry_bit(devid, DEV_ENTRY_TRANSLATION);
1278         }
1279 }
1280
1281 static void iommu_init_flags(struct amd_iommu *iommu)
1282 {
1283         iommu->acpi_flags & IVHD_FLAG_HT_TUN_EN_MASK ?
1284                 iommu_feature_enable(iommu, CONTROL_HT_TUN_EN) :
1285                 iommu_feature_disable(iommu, CONTROL_HT_TUN_EN);
1286
1287         iommu->acpi_flags & IVHD_FLAG_PASSPW_EN_MASK ?
1288                 iommu_feature_enable(iommu, CONTROL_PASSPW_EN) :
1289                 iommu_feature_disable(iommu, CONTROL_PASSPW_EN);
1290
1291         iommu->acpi_flags & IVHD_FLAG_RESPASSPW_EN_MASK ?
1292                 iommu_feature_enable(iommu, CONTROL_RESPASSPW_EN) :
1293                 iommu_feature_disable(iommu, CONTROL_RESPASSPW_EN);
1294
1295         iommu->acpi_flags & IVHD_FLAG_ISOC_EN_MASK ?
1296                 iommu_feature_enable(iommu, CONTROL_ISOC_EN) :
1297                 iommu_feature_disable(iommu, CONTROL_ISOC_EN);
1298
1299         /*
1300          * make IOMMU memory accesses cache coherent
1301          */
1302         iommu_feature_enable(iommu, CONTROL_COHERENT_EN);
1303 }
1304
1305 static void iommu_apply_resume_quirks(struct amd_iommu *iommu)
1306 {
1307         int i, j;
1308         u32 ioc_feature_control;
1309         struct pci_dev *pdev = NULL;
1310
1311         /* RD890 BIOSes may not have completely reconfigured the iommu */
1312         if (!is_rd890_iommu(iommu->dev))
1313                 return;
1314
1315         /*
1316          * First, we need to ensure that the iommu is enabled. This is
1317          * controlled by a register in the northbridge
1318          */
1319         pdev = pci_get_bus_and_slot(iommu->dev->bus->number, PCI_DEVFN(0, 0));
1320
1321         if (!pdev)
1322                 return;
1323
1324         /* Select Northbridge indirect register 0x75 and enable writing */
1325         pci_write_config_dword(pdev, 0x60, 0x75 | (1 << 7));
1326         pci_read_config_dword(pdev, 0x64, &ioc_feature_control);
1327
1328         /* Enable the iommu */
1329         if (!(ioc_feature_control & 0x1))
1330                 pci_write_config_dword(pdev, 0x64, ioc_feature_control | 1);
1331
1332         pci_dev_put(pdev);
1333
1334         /* Restore the iommu BAR */
1335         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1336                                iommu->stored_addr_lo);
1337         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 8,
1338                                iommu->stored_addr_hi);
1339
1340         /* Restore the l1 indirect regs for each of the 6 l1s */
1341         for (i = 0; i < 6; i++)
1342                 for (j = 0; j < 0x12; j++)
1343                         iommu_write_l1(iommu, i, j, iommu->stored_l1[i][j]);
1344
1345         /* Restore the l2 indirect regs */
1346         for (i = 0; i < 0x83; i++)
1347                 iommu_write_l2(iommu, i, iommu->stored_l2[i]);
1348
1349         /* Lock PCI setup registers */
1350         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1351                                iommu->stored_addr_lo | 1);
1352 }
1353
1354 /*
1355  * This function finally enables all IOMMUs found in the system after
1356  * they have been initialized
1357  */
1358 static void enable_iommus(void)
1359 {
1360         struct amd_iommu *iommu;
1361
1362         for_each_iommu(iommu) {
1363                 iommu_disable(iommu);
1364                 iommu_init_flags(iommu);
1365                 iommu_set_device_table(iommu);
1366                 iommu_enable_command_buffer(iommu);
1367                 iommu_enable_event_buffer(iommu);
1368                 iommu_enable_ppr_log(iommu);
1369                 iommu_enable_gt(iommu);
1370                 iommu_set_exclusion_range(iommu);
1371                 iommu_init_msi(iommu);
1372                 iommu_enable(iommu);
1373                 iommu_flush_all_caches(iommu);
1374         }
1375 }
1376
1377 static void disable_iommus(void)
1378 {
1379         struct amd_iommu *iommu;
1380
1381         for_each_iommu(iommu)
1382                 iommu_disable(iommu);
1383 }
1384
1385 /*
1386  * Suspend/Resume support
1387  * disable suspend until real resume implemented
1388  */
1389
1390 static void amd_iommu_resume(void)
1391 {
1392         struct amd_iommu *iommu;
1393
1394         for_each_iommu(iommu)
1395                 iommu_apply_resume_quirks(iommu);
1396
1397         /* re-load the hardware */
1398         enable_iommus();
1399
1400         /*
1401          * we have to flush after the IOMMUs are enabled because a
1402          * disabled IOMMU will never execute the commands we send
1403          */
1404         for_each_iommu(iommu)
1405                 iommu_flush_all_caches(iommu);
1406 }
1407
1408 static int amd_iommu_suspend(void)
1409 {
1410         /* disable IOMMUs to go out of the way for BIOS */
1411         disable_iommus();
1412
1413         return 0;
1414 }
1415
1416 static struct syscore_ops amd_iommu_syscore_ops = {
1417         .suspend = amd_iommu_suspend,
1418         .resume = amd_iommu_resume,
1419 };
1420
1421 /*
1422  * This is the core init function for AMD IOMMU hardware in the system.
1423  * This function is called from the generic x86 DMA layer initialization
1424  * code.
1425  *
1426  * This function basically parses the ACPI table for AMD IOMMU (IVRS)
1427  * three times:
1428  *
1429  *      1 pass) Find the highest PCI device id the driver has to handle.
1430  *              Upon this information the size of the data structures is
1431  *              determined that needs to be allocated.
1432  *
1433  *      2 pass) Initialize the data structures just allocated with the
1434  *              information in the ACPI table about available AMD IOMMUs
1435  *              in the system. It also maps the PCI devices in the
1436  *              system to specific IOMMUs
1437  *
1438  *      3 pass) After the basic data structures are allocated and
1439  *              initialized we update them with information about memory
1440  *              remapping requirements parsed out of the ACPI table in
1441  *              this last pass.
1442  *
1443  * After that the hardware is initialized and ready to go. In the last
1444  * step we do some Linux specific things like registering the driver in
1445  * the dma_ops interface and initializing the suspend/resume support
1446  * functions. Finally it prints some information about AMD IOMMUs and
1447  * the driver state and enables the hardware.
1448  */
1449 static int __init amd_iommu_init(void)
1450 {
1451         int i, ret = 0;
1452
1453         /*
1454          * First parse ACPI tables to find the largest Bus/Dev/Func
1455          * we need to handle. Upon this information the shared data
1456          * structures for the IOMMUs in the system will be allocated
1457          */
1458         if (acpi_table_parse("IVRS", find_last_devid_acpi) != 0)
1459                 return -ENODEV;
1460
1461         ret = amd_iommu_init_err;
1462         if (ret)
1463                 goto out;
1464
1465         dev_table_size     = tbl_size(DEV_TABLE_ENTRY_SIZE);
1466         alias_table_size   = tbl_size(ALIAS_TABLE_ENTRY_SIZE);
1467         rlookup_table_size = tbl_size(RLOOKUP_TABLE_ENTRY_SIZE);
1468
1469         ret = -ENOMEM;
1470
1471         /* Device table - directly used by all IOMMUs */
1472         amd_iommu_dev_table = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
1473                                       get_order(dev_table_size));
1474         if (amd_iommu_dev_table == NULL)
1475                 goto out;
1476
1477         /*
1478          * Alias table - map PCI Bus/Dev/Func to Bus/Dev/Func the
1479          * IOMMU see for that device
1480          */
1481         amd_iommu_alias_table = (void *)__get_free_pages(GFP_KERNEL,
1482                         get_order(alias_table_size));
1483         if (amd_iommu_alias_table == NULL)
1484                 goto free;
1485
1486         /* IOMMU rlookup table - find the IOMMU for a specific device */
1487         amd_iommu_rlookup_table = (void *)__get_free_pages(
1488                         GFP_KERNEL | __GFP_ZERO,
1489                         get_order(rlookup_table_size));
1490         if (amd_iommu_rlookup_table == NULL)
1491                 goto free;
1492
1493         amd_iommu_pd_alloc_bitmap = (void *)__get_free_pages(
1494                                             GFP_KERNEL | __GFP_ZERO,
1495                                             get_order(MAX_DOMAIN_ID/8));
1496         if (amd_iommu_pd_alloc_bitmap == NULL)
1497                 goto free;
1498
1499         /* init the device table */
1500         init_device_table();
1501
1502         /*
1503          * let all alias entries point to itself
1504          */
1505         for (i = 0; i <= amd_iommu_last_bdf; ++i)
1506                 amd_iommu_alias_table[i] = i;
1507
1508         /*
1509          * never allocate domain 0 because its used as the non-allocated and
1510          * error value placeholder
1511          */
1512         amd_iommu_pd_alloc_bitmap[0] = 1;
1513
1514         spin_lock_init(&amd_iommu_pd_lock);
1515
1516         /*
1517          * now the data structures are allocated and basically initialized
1518          * start the real acpi table scan
1519          */
1520         ret = -ENODEV;
1521         if (acpi_table_parse("IVRS", init_iommu_all) != 0)
1522                 goto free;
1523
1524         if (amd_iommu_init_err) {
1525                 ret = amd_iommu_init_err;
1526                 goto free;
1527         }
1528
1529         if (acpi_table_parse("IVRS", init_memory_definitions) != 0)
1530                 goto free;
1531
1532         if (amd_iommu_init_err) {
1533                 ret = amd_iommu_init_err;
1534                 goto free;
1535         }
1536
1537         ret = amd_iommu_init_devices();
1538         if (ret)
1539                 goto free;
1540
1541         enable_iommus();
1542
1543         if (iommu_pass_through)
1544                 ret = amd_iommu_init_passthrough();
1545         else
1546                 ret = amd_iommu_init_dma_ops();
1547
1548         if (ret)
1549                 goto free_disable;
1550
1551         amd_iommu_init_api();
1552
1553         amd_iommu_init_notifier();
1554
1555         register_syscore_ops(&amd_iommu_syscore_ops);
1556
1557         if (iommu_pass_through)
1558                 goto out;
1559
1560         if (amd_iommu_unmap_flush)
1561                 printk(KERN_INFO "AMD-Vi: IO/TLB flush on unmap enabled\n");
1562         else
1563                 printk(KERN_INFO "AMD-Vi: Lazy IO/TLB flushing enabled\n");
1564
1565         x86_platform.iommu_shutdown = disable_iommus;
1566 out:
1567         return ret;
1568
1569 free_disable:
1570         disable_iommus();
1571
1572 free:
1573         amd_iommu_uninit_devices();
1574
1575         free_pages((unsigned long)amd_iommu_pd_alloc_bitmap,
1576                    get_order(MAX_DOMAIN_ID/8));
1577
1578         free_pages((unsigned long)amd_iommu_rlookup_table,
1579                    get_order(rlookup_table_size));
1580
1581         free_pages((unsigned long)amd_iommu_alias_table,
1582                    get_order(alias_table_size));
1583
1584         free_pages((unsigned long)amd_iommu_dev_table,
1585                    get_order(dev_table_size));
1586
1587         free_iommu_all();
1588
1589         free_unity_maps();
1590
1591 #ifdef CONFIG_GART_IOMMU
1592         /*
1593          * We failed to initialize the AMD IOMMU - try fallback to GART
1594          * if possible.
1595          */
1596         gart_iommu_init();
1597
1598 #endif
1599
1600         goto out;
1601 }
1602
1603 /****************************************************************************
1604  *
1605  * Early detect code. This code runs at IOMMU detection time in the DMA
1606  * layer. It just looks if there is an IVRS ACPI table to detect AMD
1607  * IOMMUs
1608  *
1609  ****************************************************************************/
1610 static int __init early_amd_iommu_detect(struct acpi_table_header *table)
1611 {
1612         return 0;
1613 }
1614
1615 int __init amd_iommu_detect(void)
1616 {
1617         if (no_iommu || (iommu_detected && !gart_iommu_aperture))
1618                 return -ENODEV;
1619
1620         if (amd_iommu_disabled)
1621                 return -ENODEV;
1622
1623         if (acpi_table_parse("IVRS", early_amd_iommu_detect) == 0) {
1624                 iommu_detected = 1;
1625                 amd_iommu_detected = 1;
1626                 x86_init.iommu.iommu_init = amd_iommu_init;
1627
1628                 /* Make sure ACS will be enabled */
1629                 pci_request_acs();
1630                 return 1;
1631         }
1632         return -ENODEV;
1633 }
1634
1635 /****************************************************************************
1636  *
1637  * Parsing functions for the AMD IOMMU specific kernel command line
1638  * options.
1639  *
1640  ****************************************************************************/
1641
1642 static int __init parse_amd_iommu_dump(char *str)
1643 {
1644         amd_iommu_dump = true;
1645
1646         return 1;
1647 }
1648
1649 static int __init parse_amd_iommu_options(char *str)
1650 {
1651         for (; *str; ++str) {
1652                 if (strncmp(str, "fullflush", 9) == 0)
1653                         amd_iommu_unmap_flush = true;
1654                 if (strncmp(str, "off", 3) == 0)
1655                         amd_iommu_disabled = true;
1656                 if (strncmp(str, "force_isolation", 15) == 0)
1657                         amd_iommu_force_isolation = true;
1658         }
1659
1660         return 1;
1661 }
1662
1663 __setup("amd_iommu_dump", parse_amd_iommu_dump);
1664 __setup("amd_iommu=", parse_amd_iommu_options);
1665
1666 IOMMU_INIT_FINISH(amd_iommu_detect,
1667                   gart_iommu_hole_init,
1668                   0,
1669                   0);
1670
1671 bool amd_iommu_v2_supported(void)
1672 {
1673         return amd_iommu_v2_present;
1674 }
1675 EXPORT_SYMBOL(amd_iommu_v2_supported);