Pileus Git - ~andy/linux/blob - drivers/iommu/amd_iommu_init.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/pci.h>
  21 #include <linux/acpi.h>
  22 #include <linux/list.h>
  23 #include <linux/slab.h>
  24 #include <linux/syscore_ops.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/msi.h>
  27 #include <linux/amd-iommu.h>
  28 #include <linux/export.h>
  29 #include <linux/acpi.h>
  30 #include <acpi/acpi.h>
  31 #include <asm/pci-direct.h>
  32 #include <asm/iommu.h>
  33 #include <asm/gart.h>
  34 #include <asm/x86_init.h>
  35 #include <asm/iommu_table.h>
  36
  37 #include "amd_iommu_proto.h"
  38 #include "amd_iommu_types.h"
  39
  40 /*
  41  * definitions for the ACPI scanning code
  42  */
  43 #define IVRS_HEADER_LENGTH 48
  44
  45 #define ACPI_IVHD_TYPE                  0x10
  46 #define ACPI_IVMD_TYPE_ALL              0x20
  47 #define ACPI_IVMD_TYPE                  0x21
  48 #define ACPI_IVMD_TYPE_RANGE            0x22
  49
  50 #define IVHD_DEV_ALL                    0x01
  51 #define IVHD_DEV_SELECT                 0x02
  52 #define IVHD_DEV_SELECT_RANGE_START     0x03
  53 #define IVHD_DEV_RANGE_END              0x04
  54 #define IVHD_DEV_ALIAS                  0x42
  55 #define IVHD_DEV_ALIAS_RANGE            0x43
  56 #define IVHD_DEV_EXT_SELECT             0x46
  57 #define IVHD_DEV_EXT_SELECT_RANGE       0x47
  58
  59 #define IVHD_FLAG_HT_TUN_EN_MASK        0x01
  60 #define IVHD_FLAG_PASSPW_EN_MASK        0x02
  61 #define IVHD_FLAG_RESPASSPW_EN_MASK     0x04
  62 #define IVHD_FLAG_ISOC_EN_MASK          0x08
  63
  64 #define IVMD_FLAG_EXCL_RANGE            0x08
  65 #define IVMD_FLAG_UNITY_MAP             0x01
  66
  67 #define ACPI_DEVFLAG_INITPASS           0x01
  68 #define ACPI_DEVFLAG_EXTINT             0x02
  69 #define ACPI_DEVFLAG_NMI                0x04
  70 #define ACPI_DEVFLAG_SYSMGT1            0x10
  71 #define ACPI_DEVFLAG_SYSMGT2            0x20
  72 #define ACPI_DEVFLAG_LINT0              0x40
  73 #define ACPI_DEVFLAG_LINT1              0x80
  74 #define ACPI_DEVFLAG_ATSDIS             0x10000000
  75
  76 /*
  77  * ACPI table definitions
  78  *
  79  * These data structures are laid over the table to parse the important values
  80  * out of it.
  81  */
  82
  83 /*
  84  * structure describing one IOMMU in the ACPI table. Typically followed by one
  85  * or more ivhd_entrys.
  86  */
  87 struct ivhd_header {
  88         u8 type;
  89         u8 flags;
  90         u16 length;
  91         u16 devid;
  92         u16 cap_ptr;
  93         u64 mmio_phys;
  94         u16 pci_seg;
  95         u16 info;
  96         u32 reserved;
  97 } __attribute__((packed));
  98
  99 /*
 100  * A device entry describing which devices a specific IOMMU translates and
 101  * which requestor ids they use.
 102  */
 103 struct ivhd_entry {
 104         u8 type;
 105         u16 devid;
 106         u8 flags;
 107         u32 ext;
 108 } __attribute__((packed));
 109
 110 /*
 111  * An AMD IOMMU memory definition structure. It defines things like exclusion
 112  * ranges for devices and regions that should be unity mapped.
 113  */
 114 struct ivmd_header {
 115         u8 type;
 116         u8 flags;
 117         u16 length;
 118         u16 devid;
 119         u16 aux;
 120         u64 resv;
 121         u64 range_start;
 122         u64 range_length;
 123 } __attribute__((packed));
 124
 125 bool amd_iommu_dump;
 126
 127 static bool amd_iommu_detected;
 128 static bool __initdata amd_iommu_disabled;
 129
 130 u16 amd_iommu_last_bdf;                 /* largest PCI device id we have
 131                                            to handle */
 132 LIST_HEAD(amd_iommu_unity_map);         /* a list of required unity mappings
 133                                            we find in ACPI */
 134 u32 amd_iommu_unmap_flush;              /* if true, flush on every unmap */
 135
 136 LIST_HEAD(amd_iommu_list);              /* list of all AMD IOMMUs in the
 137                                            system */
 138
 139 /* Array to assign indices to IOMMUs*/
 140 struct amd_iommu *amd_iommus[MAX_IOMMUS];
 141 int amd_iommus_present;
 142
 143 /* IOMMUs have a non-present cache? */
 144 bool amd_iommu_np_cache __read_mostly;
 145 bool amd_iommu_iotlb_sup __read_mostly = true;
 146
 147 u32 amd_iommu_max_pasids __read_mostly = ~0;
 148
 149 bool amd_iommu_v2_present __read_mostly;
 150
 151 bool amd_iommu_force_isolation __read_mostly;
 152
 153 /*
 154  * List of protection domains - used during resume
 155  */
 156 LIST_HEAD(amd_iommu_pd_list);
 157 spinlock_t amd_iommu_pd_lock;
 158
 159 /*
 160  * Pointer to the device table which is shared by all AMD IOMMUs
 161  * it is indexed by the PCI device id or the HT unit id and contains
 162  * information about the domain the device belongs to as well as the
 163  * page table root pointer.
 164  */
 165 struct dev_table_entry *amd_iommu_dev_table;
 166
 167 /*
 168  * The alias table is a driver specific data structure which contains the
 169  * mappings of the PCI device ids to the actual requestor ids on the IOMMU.
 170  * More than one device can share the same requestor id.
 171  */
 172 u16 *amd_iommu_alias_table;
 173
 174 /*
 175  * The rlookup table is used to find the IOMMU which is responsible
 176  * for a specific device. It is also indexed by the PCI device id.
 177  */
 178 struct amd_iommu **amd_iommu_rlookup_table;
 179
 180 /*
 181  * AMD IOMMU allows up to 2^16 differend protection domains. This is a bitmap
 182  * to know which ones are already in use.
 183  */
 184 unsigned long *amd_iommu_pd_alloc_bitmap;
 185
 186 static u32 dev_table_size;      /* size of the device table */
 187 static u32 alias_table_size;    /* size of the alias table */
 188 static u32 rlookup_table_size;  /* size if the rlookup table */
 189
 190 static int amd_iommu_enable_interrupts(void);
 191
 192 static inline void update_last_devid(u16 devid)
 193 {
 194         if (devid > amd_iommu_last_bdf)
 195                 amd_iommu_last_bdf = devid;
 196 }
 197
 198 static inline unsigned long tbl_size(int entry_size)
 199 {
 200         unsigned shift = PAGE_SHIFT +
 201                          get_order(((int)amd_iommu_last_bdf + 1) * entry_size);
 202
 203         return 1UL << shift;
 204 }
 205
 206 /* Access to l1 and l2 indexed register spaces */
 207
 208 static u32 iommu_read_l1(struct amd_iommu *iommu, u16 l1, u8 address)
 209 {
 210         u32 val;
 211
 212         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 213         pci_read_config_dword(iommu->dev, 0xfc, &val);
 214         return val;
 215 }
 216
 217 static void iommu_write_l1(struct amd_iommu *iommu, u16 l1, u8 address, u32 val)
 218 {
 219         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16 | 1 << 31));
 220         pci_write_config_dword(iommu->dev, 0xfc, val);
 221         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 222 }
 223
 224 static u32 iommu_read_l2(struct amd_iommu *iommu, u8 address)
 225 {
 226         u32 val;
 227
 228         pci_write_config_dword(iommu->dev, 0xf0, address);
 229         pci_read_config_dword(iommu->dev, 0xf4, &val);
 230         return val;
 231 }
 232
 233 static void iommu_write_l2(struct amd_iommu *iommu, u8 address, u32 val)
 234 {
 235         pci_write_config_dword(iommu->dev, 0xf0, (address | 1 << 8));
 236         pci_write_config_dword(iommu->dev, 0xf4, val);
 237 }
 238
 239 /****************************************************************************
 240  *
 241  * AMD IOMMU MMIO register space handling functions
 242  *
 243  * These functions are used to program the IOMMU device registers in
 244  * MMIO space required for that driver.
 245  *
 246  ****************************************************************************/
 247
 248 /*
 249  * This function set the exclusion range in the IOMMU. DMA accesses to the
 250  * exclusion range are passed through untranslated
 251  */
 252 static void iommu_set_exclusion_range(struct amd_iommu *iommu)
 253 {
 254         u64 start = iommu->exclusion_start & PAGE_MASK;
 255         u64 limit = (start + iommu->exclusion_length) & PAGE_MASK;
 256         u64 entry;
 257
 258         if (!iommu->exclusion_start)
 259                 return;
 260
 261         entry = start | MMIO_EXCL_ENABLE_MASK;
 262         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 263                         &entry, sizeof(entry));
 264
 265         entry = limit;
 266         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 267                         &entry, sizeof(entry));
 268 }
 269
 270 /* Programs the physical address of the device table into the IOMMU hardware */
 271 static void iommu_set_device_table(struct amd_iommu *iommu)
 272 {
 273         u64 entry;
 274
 275         BUG_ON(iommu->mmio_base == NULL);
 276
 277         entry = virt_to_phys(amd_iommu_dev_table);
 278         entry |= (dev_table_size >> 12) - 1;
 279         memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,
 280                         &entry, sizeof(entry));
 281 }
 282
 283 /* Generic functions to enable/disable certain features of the IOMMU. */
 284 static void iommu_feature_enable(struct amd_iommu *iommu, u8 bit)
 285 {
 286         u32 ctrl;
 287
 288         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 289         ctrl |= (1 << bit);
 290         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 291 }
 292
 293 static void iommu_feature_disable(struct amd_iommu *iommu, u8 bit)
 294 {
 295         u32 ctrl;
 296
 297         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 298         ctrl &= ~(1 << bit);
 299         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 300 }
 301
 302 static void iommu_set_inv_tlb_timeout(struct amd_iommu *iommu, int timeout)
 303 {
 304         u32 ctrl;
 305
 306         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 307         ctrl &= ~CTRL_INV_TO_MASK;
 308         ctrl |= (timeout << CONTROL_INV_TIMEOUT) & CTRL_INV_TO_MASK;
 309         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 310 }
 311
 312 /* Function to enable the hardware */
 313 static void iommu_enable(struct amd_iommu *iommu)
 314 {
 315         iommu_feature_enable(iommu, CONTROL_IOMMU_EN);
 316 }
 317
 318 static void iommu_disable(struct amd_iommu *iommu)
 319 {
 320         /* Disable command buffer */
 321         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 322
 323         /* Disable event logging and event interrupts */
 324         iommu_feature_disable(iommu, CONTROL_EVT_INT_EN);
 325         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 326
 327         /* Disable IOMMU hardware itself */
 328         iommu_feature_disable(iommu, CONTROL_IOMMU_EN);
 329 }
 330
 331 /*
 332  * mapping and unmapping functions for the IOMMU MMIO space. Each AMD IOMMU in
 333  * the system has one.
 334  */
 335 static u8 __iomem * __init iommu_map_mmio_space(u64 address)
 336 {
 337         if (!request_mem_region(address, MMIO_REGION_LENGTH, "amd_iommu")) {
 338                 pr_err("AMD-Vi: Can not reserve memory region %llx for mmio\n",
 339                         address);
 340                 pr_err("AMD-Vi: This is a BIOS bug. Please contact your hardware vendor\n");
 341                 return NULL;
 342         }
 343
 344         return (u8 __iomem *)ioremap_nocache(address, MMIO_REGION_LENGTH);
 345 }
 346
 347 static void __init iommu_unmap_mmio_space(struct amd_iommu *iommu)
 348 {
 349         if (iommu->mmio_base)
 350                 iounmap(iommu->mmio_base);
 351         release_mem_region(iommu->mmio_phys, MMIO_REGION_LENGTH);
 352 }
 353
 354 /****************************************************************************
 355  *
 356  * The functions below belong to the first pass of AMD IOMMU ACPI table
 357  * parsing. In this pass we try to find out the highest device id this
 358  * code has to handle. Upon this information the size of the shared data
 359  * structures is determined later.
 360  *
 361  ****************************************************************************/
 362
 363 /*
 364  * This function calculates the length of a given IVHD entry
 365  */
 366 static inline int ivhd_entry_length(u8 *ivhd)
 367 {
 368         return 0x04 << (*ivhd >> 6);
 369 }
 370
 371 /*
 372  * This function reads the last device id the IOMMU has to handle from the PCI
 373  * capability header for this IOMMU
 374  */
 375 static int __init find_last_devid_on_pci(int bus, int dev, int fn, int cap_ptr)
 376 {
 377         u32 cap;
 378
 379         cap = read_pci_config(bus, dev, fn, cap_ptr+MMIO_RANGE_OFFSET);
 380         update_last_devid(calc_devid(MMIO_GET_BUS(cap), MMIO_GET_LD(cap)));
 381
 382         return 0;
 383 }
 384
 385 /*
 386  * After reading the highest device id from the IOMMU PCI capability header
 387  * this function looks if there is a higher device id defined in the ACPI table
 388  */
 389 static int __init find_last_devid_from_ivhd(struct ivhd_header *h)
 390 {
 391         u8 *p = (void *)h, *end = (void *)h;
 392         struct ivhd_entry *dev;
 393
 394         p += sizeof(*h);
 395         end += h->length;
 396
 397         find_last_devid_on_pci(PCI_BUS(h->devid),
 398                         PCI_SLOT(h->devid),
 399                         PCI_FUNC(h->devid),
 400                         h->cap_ptr);
 401
 402         while (p < end) {
 403                 dev = (struct ivhd_entry *)p;
 404                 switch (dev->type) {
 405                 case IVHD_DEV_SELECT:
 406                 case IVHD_DEV_RANGE_END:
 407                 case IVHD_DEV_ALIAS:
 408                 case IVHD_DEV_EXT_SELECT:
 409                         /* all the above subfield types refer to device ids */
 410                         update_last_devid(dev->devid);
 411                         break;
 412                 default:
 413                         break;
 414                 }
 415                 p += ivhd_entry_length(p);
 416         }
 417
 418         WARN_ON(p != end);
 419
 420         return 0;
 421 }
 422
 423 /*
 424  * Iterate over all IVHD entries in the ACPI table and find the highest device
 425  * id which we need to handle. This is the first of three functions which parse
 426  * the ACPI table. So we check the checksum here.
 427  */
 428 static int __init find_last_devid_acpi(struct acpi_table_header *table)
 429 {
 430         int i;
 431         u8 checksum = 0, *p = (u8 *)table, *end = (u8 *)table;
 432         struct ivhd_header *h;
 433
 434         /*
 435          * Validate checksum here so we don't need to do it when
 436          * we actually parse the table
 437          */
 438         for (i = 0; i < table->length; ++i)
 439                 checksum += p[i];
 440         if (checksum != 0)
 441                 /* ACPI table corrupt */
 442                 return -ENODEV;
 443
 444         p += IVRS_HEADER_LENGTH;
 445
 446         end += table->length;
 447         while (p < end) {
 448                 h = (struct ivhd_header *)p;
 449                 switch (h->type) {
 450                 case ACPI_IVHD_TYPE:
 451                         find_last_devid_from_ivhd(h);
 452                         break;
 453                 default:
 454                         break;
 455                 }
 456                 p += h->length;
 457         }
 458         WARN_ON(p != end);
 459
 460         return 0;
 461 }
 462
 463 /****************************************************************************
 464  *
 465  * The following functions belong the the code path which parses the ACPI table
 466  * the second time. In this ACPI parsing iteration we allocate IOMMU specific
 467  * data structures, initialize the device/alias/rlookup table and also
 468  * basically initialize the hardware.
 469  *
 470  ****************************************************************************/
 471
 472 /*
 473  * Allocates the command buffer. This buffer is per AMD IOMMU. We can
 474  * write commands to that buffer later and the IOMMU will execute them
 475  * asynchronously
 476  */
 477 static u8 * __init alloc_command_buffer(struct amd_iommu *iommu)
 478 {
 479         u8 *cmd_buf = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 480                         get_order(CMD_BUFFER_SIZE));
 481
 482         if (cmd_buf == NULL)
 483                 return NULL;
 484
 485         iommu->cmd_buf_size = CMD_BUFFER_SIZE | CMD_BUFFER_UNINITIALIZED;
 486
 487         return cmd_buf;
 488 }
 489
 490 /*
 491  * This function resets the command buffer if the IOMMU stopped fetching
 492  * commands from it.
 493  */
 494 void amd_iommu_reset_cmd_buffer(struct amd_iommu *iommu)
 495 {
 496         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 497
 498         writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 499         writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 500
 501         iommu_feature_enable(iommu, CONTROL_CMDBUF_EN);
 502 }
 503
 504 /*
 505  * This function writes the command buffer address to the hardware and
 506  * enables it.
 507  */
 508 static void iommu_enable_command_buffer(struct amd_iommu *iommu)
 509 {
 510         u64 entry;
 511
 512         BUG_ON(iommu->cmd_buf == NULL);
 513
 514         entry = (u64)virt_to_phys(iommu->cmd_buf);
 515         entry |= MMIO_CMD_SIZE_512;
 516
 517         memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,
 518                     &entry, sizeof(entry));
 519
 520         amd_iommu_reset_cmd_buffer(iommu);
 521         iommu->cmd_buf_size &= ~(CMD_BUFFER_UNINITIALIZED);
 522 }
 523
 524 static void __init free_command_buffer(struct amd_iommu *iommu)
 525 {
 526         free_pages((unsigned long)iommu->cmd_buf,
 527                    get_order(iommu->cmd_buf_size & ~(CMD_BUFFER_UNINITIALIZED)));
 528 }
 529
 530 /* allocates the memory where the IOMMU will log its events to */
 531 static u8 * __init alloc_event_buffer(struct amd_iommu *iommu)
 532 {
 533         iommu->evt_buf = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 534                                                 get_order(EVT_BUFFER_SIZE));
 535
 536         if (iommu->evt_buf == NULL)
 537                 return NULL;
 538
 539         iommu->evt_buf_size = EVT_BUFFER_SIZE;
 540
 541         return iommu->evt_buf;
 542 }
 543
 544 static void iommu_enable_event_buffer(struct amd_iommu *iommu)
 545 {
 546         u64 entry;
 547
 548         BUG_ON(iommu->evt_buf == NULL);
 549
 550         entry = (u64)virt_to_phys(iommu->evt_buf) | EVT_LEN_MASK;
 551
 552         memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,
 553                     &entry, sizeof(entry));
 554
 555         /* set head and tail to zero manually */
 556         writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 557         writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 558
 559         iommu_feature_enable(iommu, CONTROL_EVT_LOG_EN);
 560 }
 561
 562 static void __init free_event_buffer(struct amd_iommu *iommu)
 563 {
 564         free_pages((unsigned long)iommu->evt_buf, get_order(EVT_BUFFER_SIZE));
 565 }
 566
 567 /* allocates the memory where the IOMMU will log its events to */
 568 static u8 * __init alloc_ppr_log(struct amd_iommu *iommu)
 569 {
 570         iommu->ppr_log = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 571                                                 get_order(PPR_LOG_SIZE));
 572
 573         if (iommu->ppr_log == NULL)
 574                 return NULL;
 575
 576         return iommu->ppr_log;
 577 }
 578
 579 static void iommu_enable_ppr_log(struct amd_iommu *iommu)
 580 {
 581         u64 entry;
 582
 583         if (iommu->ppr_log == NULL)
 584                 return;
 585
 586         entry = (u64)virt_to_phys(iommu->ppr_log) | PPR_LOG_SIZE_512;
 587
 588         memcpy_toio(iommu->mmio_base + MMIO_PPR_LOG_OFFSET,
 589                     &entry, sizeof(entry));
 590
 591         /* set head and tail to zero manually */
 592         writel(0x00, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 593         writel(0x00, iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 594
 595         iommu_feature_enable(iommu, CONTROL_PPFLOG_EN);
 596         iommu_feature_enable(iommu, CONTROL_PPR_EN);
 597 }
 598
 599 static void __init free_ppr_log(struct amd_iommu *iommu)
 600 {
 601         if (iommu->ppr_log == NULL)
 602                 return;
 603
 604         free_pages((unsigned long)iommu->ppr_log, get_order(PPR_LOG_SIZE));
 605 }
 606
 607 static void iommu_enable_gt(struct amd_iommu *iommu)
 608 {
 609         if (!iommu_feature(iommu, FEATURE_GT))
 610                 return;
 611
 612         iommu_feature_enable(iommu, CONTROL_GT_EN);
 613 }
 614
 615 /* sets a specific bit in the device table entry. */
 616 static void set_dev_entry_bit(u16 devid, u8 bit)
 617 {
 618         int i = (bit >> 6) & 0x03;
 619         int _bit = bit & 0x3f;
 620
 621         amd_iommu_dev_table[devid].data[i] |= (1UL << _bit);
 622 }
 623
 624 static int get_dev_entry_bit(u16 devid, u8 bit)
 625 {
 626         int i = (bit >> 6) & 0x03;
 627         int _bit = bit & 0x3f;
 628
 629         return (amd_iommu_dev_table[devid].data[i] & (1UL << _bit)) >> _bit;
 630 }
 631
 632
 633 void amd_iommu_apply_erratum_63(u16 devid)
 634 {
 635         int sysmgt;
 636
 637         sysmgt = get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1) |
 638                  (get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2) << 1);
 639
 640         if (sysmgt == 0x01)
 641                 set_dev_entry_bit(devid, DEV_ENTRY_IW);
 642 }
 643
 644 /* Writes the specific IOMMU for a device into the rlookup table */
 645 static void __init set_iommu_for_device(struct amd_iommu *iommu, u16 devid)
 646 {
 647         amd_iommu_rlookup_table[devid] = iommu;
 648 }
 649
 650 /*
 651  * This function takes the device specific flags read from the ACPI
 652  * table and sets up the device table entry with that information
 653  */
 654 static void __init set_dev_entry_from_acpi(struct amd_iommu *iommu,
 655                                            u16 devid, u32 flags, u32 ext_flags)
 656 {
 657         if (flags & ACPI_DEVFLAG_INITPASS)
 658                 set_dev_entry_bit(devid, DEV_ENTRY_INIT_PASS);
 659         if (flags & ACPI_DEVFLAG_EXTINT)
 660                 set_dev_entry_bit(devid, DEV_ENTRY_EINT_PASS);
 661         if (flags & ACPI_DEVFLAG_NMI)
 662                 set_dev_entry_bit(devid, DEV_ENTRY_NMI_PASS);
 663         if (flags & ACPI_DEVFLAG_SYSMGT1)
 664                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1);
 665         if (flags & ACPI_DEVFLAG_SYSMGT2)
 666                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2);
 667         if (flags & ACPI_DEVFLAG_LINT0)
 668                 set_dev_entry_bit(devid, DEV_ENTRY_LINT0_PASS);
 669         if (flags & ACPI_DEVFLAG_LINT1)
 670                 set_dev_entry_bit(devid, DEV_ENTRY_LINT1_PASS);
 671
 672         amd_iommu_apply_erratum_63(devid);
 673
 674         set_iommu_for_device(iommu, devid);
 675 }
 676
 677 /*
 678  * Reads the device exclusion range from ACPI and initialize IOMMU with
 679  * it
 680  */
 681 static void __init set_device_exclusion_range(u16 devid, struct ivmd_header *m)
 682 {
 683         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 684
 685         if (!(m->flags & IVMD_FLAG_EXCL_RANGE))
 686                 return;
 687
 688         if (iommu) {
 689                 /*
 690                  * We only can configure exclusion ranges per IOMMU, not
 691                  * per device. But we can enable the exclusion range per
 692                  * device. This is done here
 693                  */
 694                 set_dev_entry_bit(m->devid, DEV_ENTRY_EX);
 695                 iommu->exclusion_start = m->range_start;
 696                 iommu->exclusion_length = m->range_length;
 697         }
 698 }
 699
 700 /*
 701  * Takes a pointer to an AMD IOMMU entry in the ACPI table and
 702  * initializes the hardware and our data structures with it.
 703  */
 704 static void __init init_iommu_from_acpi(struct amd_iommu *iommu,
 705                                         struct ivhd_header *h)
 706 {
 707         u8 *p = (u8 *)h;
 708         u8 *end = p, flags = 0;
 709         u16 devid = 0, devid_start = 0, devid_to = 0;
 710         u32 dev_i, ext_flags = 0;
 711         bool alias = false;
 712         struct ivhd_entry *e;
 713
 714         /*
 715          * First save the recommended feature enable bits from ACPI
 716          */
 717         iommu->acpi_flags = h->flags;
 718
 719         /*
 720          * Done. Now parse the device entries
 721          */
 722         p += sizeof(struct ivhd_header);
 723         end += h->length;
 724
 725
 726         while (p < end) {
 727                 e = (struct ivhd_entry *)p;
 728                 switch (e->type) {
 729                 case IVHD_DEV_ALL:
 730
 731                         DUMP_printk("  DEV_ALL\t\t\t first devid: %02x:%02x.%x"
 732                                     " last device %02x:%02x.%x flags: %02x\n",
 733                                     PCI_BUS(iommu->first_device),
 734                                     PCI_SLOT(iommu->first_device),
 735                                     PCI_FUNC(iommu->first_device),
 736                                     PCI_BUS(iommu->last_device),
 737                                     PCI_SLOT(iommu->last_device),
 738                                     PCI_FUNC(iommu->last_device),
 739                                     e->flags);
 740
 741                         for (dev_i = iommu->first_device;
 742                                         dev_i <= iommu->last_device; ++dev_i)
 743                                 set_dev_entry_from_acpi(iommu, dev_i,
 744                                                         e->flags, 0);
 745                         break;
 746                 case IVHD_DEV_SELECT:
 747
 748                         DUMP_printk("  DEV_SELECT\t\t\t devid: %02x:%02x.%x "
 749                                     "flags: %02x\n",
 750                                     PCI_BUS(e->devid),
 751                                     PCI_SLOT(e->devid),
 752                                     PCI_FUNC(e->devid),
 753                                     e->flags);
 754
 755                         devid = e->devid;
 756                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 757                         break;
 758                 case IVHD_DEV_SELECT_RANGE_START:
 759
 760                         DUMP_printk("  DEV_SELECT_RANGE_START\t "
 761                                     "devid: %02x:%02x.%x flags: %02x\n",
 762                                     PCI_BUS(e->devid),
 763                                     PCI_SLOT(e->devid),
 764                                     PCI_FUNC(e->devid),
 765                                     e->flags);
 766
 767                         devid_start = e->devid;
 768                         flags = e->flags;
 769                         ext_flags = 0;
 770                         alias = false;
 771                         break;
 772                 case IVHD_DEV_ALIAS:
 773
 774                         DUMP_printk("  DEV_ALIAS\t\t\t devid: %02x:%02x.%x "
 775                                     "flags: %02x devid_to: %02x:%02x.%x\n",
 776                                     PCI_BUS(e->devid),
 777                                     PCI_SLOT(e->devid),
 778                                     PCI_FUNC(e->devid),
 779                                     e->flags,
 780                                     PCI_BUS(e->ext >> 8),
 781                                     PCI_SLOT(e->ext >> 8),
 782                                     PCI_FUNC(e->ext >> 8));
 783
 784                         devid = e->devid;
 785                         devid_to = e->ext >> 8;
 786                         set_dev_entry_from_acpi(iommu, devid   , e->flags, 0);
 787                         set_dev_entry_from_acpi(iommu, devid_to, e->flags, 0);
 788                         amd_iommu_alias_table[devid] = devid_to;
 789                         break;
 790                 case IVHD_DEV_ALIAS_RANGE:
 791
 792                         DUMP_printk("  DEV_ALIAS_RANGE\t\t "
 793                                     "devid: %02x:%02x.%x flags: %02x "
 794                                     "devid_to: %02x:%02x.%x\n",
 795                                     PCI_BUS(e->devid),
 796                                     PCI_SLOT(e->devid),
 797                                     PCI_FUNC(e->devid),
 798                                     e->flags,
 799                                     PCI_BUS(e->ext >> 8),
 800                                     PCI_SLOT(e->ext >> 8),
 801                                     PCI_FUNC(e->ext >> 8));
 802
 803                         devid_start = e->devid;
 804                         flags = e->flags;
 805                         devid_to = e->ext >> 8;
 806                         ext_flags = 0;
 807                         alias = true;
 808                         break;
 809                 case IVHD_DEV_EXT_SELECT:
 810
 811                         DUMP_printk("  DEV_EXT_SELECT\t\t devid: %02x:%02x.%x "
 812                                     "flags: %02x ext: %08x\n",
 813                                     PCI_BUS(e->devid),
 814                                     PCI_SLOT(e->devid),
 815                                     PCI_FUNC(e->devid),
 816                                     e->flags, e->ext);
 817
 818                         devid = e->devid;
 819                         set_dev_entry_from_acpi(iommu, devid, e->flags,
 820                                                 e->ext);
 821                         break;
 822                 case IVHD_DEV_EXT_SELECT_RANGE:
 823
 824                         DUMP_printk("  DEV_EXT_SELECT_RANGE\t devid: "
 825                                     "%02x:%02x.%x flags: %02x ext: %08x\n",
 826                                     PCI_BUS(e->devid),
 827                                     PCI_SLOT(e->devid),
 828                                     PCI_FUNC(e->devid),
 829                                     e->flags, e->ext);
 830
 831                         devid_start = e->devid;
 832                         flags = e->flags;
 833                         ext_flags = e->ext;
 834                         alias = false;
 835                         break;
 836                 case IVHD_DEV_RANGE_END:
 837
 838                         DUMP_printk("  DEV_RANGE_END\t\t devid: %02x:%02x.%x\n",
 839                                     PCI_BUS(e->devid),
 840                                     PCI_SLOT(e->devid),
 841                                     PCI_FUNC(e->devid));
 842
 843                         devid = e->devid;
 844                         for (dev_i = devid_start; dev_i <= devid; ++dev_i) {
 845                                 if (alias) {
 846                                         amd_iommu_alias_table[dev_i] = devid_to;
 847                                         set_dev_entry_from_acpi(iommu,
 848                                                 devid_to, flags, ext_flags);
 849                                 }
 850                                 set_dev_entry_from_acpi(iommu, dev_i,
 851                                                         flags, ext_flags);
 852                         }
 853                         break;
 854                 default:
 855                         break;
 856                 }
 857
 858                 p += ivhd_entry_length(p);
 859         }
 860 }
 861
 862 /* Initializes the device->iommu mapping for the driver */
 863 static int __init init_iommu_devices(struct amd_iommu *iommu)
 864 {
 865         u32 i;
 866
 867         for (i = iommu->first_device; i <= iommu->last_device; ++i)
 868                 set_iommu_for_device(iommu, i);
 869
 870         return 0;
 871 }
 872
 873 static void __init free_iommu_one(struct amd_iommu *iommu)
 874 {
 875         free_command_buffer(iommu);
 876         free_event_buffer(iommu);
 877         free_ppr_log(iommu);
 878         iommu_unmap_mmio_space(iommu);
 879 }
 880
 881 static void __init free_iommu_all(void)
 882 {
 883         struct amd_iommu *iommu, *next;
 884
 885         for_each_iommu_safe(iommu, next) {
 886                 list_del(&iommu->list);
 887                 free_iommu_one(iommu);
 888                 kfree(iommu);
 889         }
 890 }
 891
 892 /*
 893  * This function clues the initialization function for one IOMMU
 894  * together and also allocates the command buffer and programs the
 895  * hardware. It does NOT enable the IOMMU. This is done afterwards.
 896  */
 897 static int __init init_iommu_one(struct amd_iommu *iommu, struct ivhd_header *h)
 898 {
 899         spin_lock_init(&iommu->lock);
 900
 901         /* Add IOMMU to internal data structures */
 902         list_add_tail(&iommu->list, &amd_iommu_list);
 903         iommu->index             = amd_iommus_present++;
 904
 905         if (unlikely(iommu->index >= MAX_IOMMUS)) {
 906                 WARN(1, "AMD-Vi: System has more IOMMUs than supported by this driver\n");
 907                 return -ENOSYS;
 908         }
 909
 910         /* Index is fine - add IOMMU to the array */
 911         amd_iommus[iommu->index] = iommu;
 912
 913         /*
 914          * Copy data from ACPI table entry to the iommu struct
 915          */
 916         iommu->devid   = h->devid;
 917         iommu->cap_ptr = h->cap_ptr;
 918         iommu->pci_seg = h->pci_seg;
 919         iommu->mmio_phys = h->mmio_phys;
 920         iommu->mmio_base = iommu_map_mmio_space(h->mmio_phys);
 921         if (!iommu->mmio_base)
 922                 return -ENOMEM;
 923
 924         iommu->cmd_buf = alloc_command_buffer(iommu);
 925         if (!iommu->cmd_buf)
 926                 return -ENOMEM;
 927
 928         iommu->evt_buf = alloc_event_buffer(iommu);
 929         if (!iommu->evt_buf)
 930                 return -ENOMEM;
 931
 932         iommu->int_enabled = false;
 933
 934         init_iommu_from_acpi(iommu, h);
 935         init_iommu_devices(iommu);
 936
 937         return 0;
 938 }
 939
 940 /*
 941  * Iterates over all IOMMU entries in the ACPI table, allocates the
 942  * IOMMU structure and initializes it with init_iommu_one()
 943  */
 944 static int __init init_iommu_all(struct acpi_table_header *table)
 945 {
 946         u8 *p = (u8 *)table, *end = (u8 *)table;
 947         struct ivhd_header *h;
 948         struct amd_iommu *iommu;
 949         int ret;
 950
 951         end += table->length;
 952         p += IVRS_HEADER_LENGTH;
 953
 954         while (p < end) {
 955                 h = (struct ivhd_header *)p;
 956                 switch (*p) {
 957                 case ACPI_IVHD_TYPE:
 958
 959                         DUMP_printk("device: %02x:%02x.%01x cap: %04x "
 960                                     "seg: %d flags: %01x info %04x\n",
 961                                     PCI_BUS(h->devid), PCI_SLOT(h->devid),
 962                                     PCI_FUNC(h->devid), h->cap_ptr,
 963                                     h->pci_seg, h->flags, h->info);
 964                         DUMP_printk("       mmio-addr: %016llx\n",
 965                                     h->mmio_phys);
 966
 967                         iommu = kzalloc(sizeof(struct amd_iommu), GFP_KERNEL);
 968                         if (iommu == NULL)
 969                                 return -ENOMEM;
 970
 971                         ret = init_iommu_one(iommu, h);
 972                         if (ret)
 973                                 return ret;
 974                         break;
 975                 default:
 976                         break;
 977                 }
 978                 p += h->length;
 979
 980         }
 981         WARN_ON(p != end);
 982
 983         return 0;
 984 }
 985
 986 static int iommu_init_pci(struct amd_iommu *iommu)
 987 {
 988         int cap_ptr = iommu->cap_ptr;
 989         u32 range, misc, low, high;
 990
 991         iommu->dev = pci_get_bus_and_slot(PCI_BUS(iommu->devid),
 992                                           iommu->devid & 0xff);
 993         if (!iommu->dev)
 994                 return -ENODEV;
 995
 996         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_CAP_HDR_OFFSET,
 997                               &iommu->cap);
 998         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_RANGE_OFFSET,
 999                               &range);
1000         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_MISC_OFFSET,
1001                               &misc);
1002
1003         iommu->first_device = calc_devid(MMIO_GET_BUS(range),
1004                                          MMIO_GET_FD(range));
1005         iommu->last_device = calc_devid(MMIO_GET_BUS(range),
1006                                         MMIO_GET_LD(range));
1007
1008         if (!(iommu->cap & (1 << IOMMU_CAP_IOTLB)))
1009                 amd_iommu_iotlb_sup = false;
1010
1011         /* read extended feature bits */
1012         low  = readl(iommu->mmio_base + MMIO_EXT_FEATURES);
1013         high = readl(iommu->mmio_base + MMIO_EXT_FEATURES + 4);
1014
1015         iommu->features = ((u64)high << 32) | low;
1016
1017         if (iommu_feature(iommu, FEATURE_GT)) {
1018                 int glxval;
1019                 u32 pasids;
1020                 u64 shift;
1021
1022                 shift   = iommu->features & FEATURE_PASID_MASK;
1023                 shift >>= FEATURE_PASID_SHIFT;
1024                 pasids  = (1 << shift);
1025
1026                 amd_iommu_max_pasids = min(amd_iommu_max_pasids, pasids);
1027
1028                 glxval   = iommu->features & FEATURE_GLXVAL_MASK;
1029                 glxval >>= FEATURE_GLXVAL_SHIFT;
1030
1031                 if (amd_iommu_max_glx_val == -1)
1032                         amd_iommu_max_glx_val = glxval;
1033                 else
1034                         amd_iommu_max_glx_val = min(amd_iommu_max_glx_val, glxval);
1035         }
1036
1037         if (iommu_feature(iommu, FEATURE_GT) &&
1038             iommu_feature(iommu, FEATURE_PPR)) {
1039                 iommu->is_iommu_v2   = true;
1040                 amd_iommu_v2_present = true;
1041         }
1042
1043         if (iommu_feature(iommu, FEATURE_PPR)) {
1044                 iommu->ppr_log = alloc_ppr_log(iommu);
1045                 if (!iommu->ppr_log)
1046                         return -ENOMEM;
1047         }
1048
1049         if (iommu->cap & (1UL << IOMMU_CAP_NPCACHE))
1050                 amd_iommu_np_cache = true;
1051
1052         if (is_rd890_iommu(iommu->dev)) {
1053                 int i, j;
1054
1055                 iommu->root_pdev = pci_get_bus_and_slot(iommu->dev->bus->number,
1056                                 PCI_DEVFN(0, 0));
1057
1058                 /*
1059                  * Some rd890 systems may not be fully reconfigured by the
1060                  * BIOS, so it's necessary for us to store this information so
1061                  * it can be reprogrammed on resume
1062                  */
1063                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 4,
1064                                 &iommu->stored_addr_lo);
1065                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 8,
1066                                 &iommu->stored_addr_hi);
1067
1068                 /* Low bit locks writes to configuration space */
1069                 iommu->stored_addr_lo &= ~1;
1070
1071                 for (i = 0; i < 6; i++)
1072                         for (j = 0; j < 0x12; j++)
1073                                 iommu->stored_l1[i][j] = iommu_read_l1(iommu, i, j);
1074
1075                 for (i = 0; i < 0x83; i++)
1076                         iommu->stored_l2[i] = iommu_read_l2(iommu, i);
1077         }
1078
1079         return pci_enable_device(iommu->dev);
1080 }
1081
1082 static void print_iommu_info(void)
1083 {
1084         static const char * const feat_str[] = {
1085                 "PreF", "PPR", "X2APIC", "NX", "GT", "[5]",
1086                 "IA", "GA", "HE", "PC"
1087         };
1088         struct amd_iommu *iommu;
1089
1090         for_each_iommu(iommu) {
1091                 int i;
1092
1093                 pr_info("AMD-Vi: Found IOMMU at %s cap 0x%hx\n",
1094                         dev_name(&iommu->dev->dev), iommu->cap_ptr);
1095
1096                 if (iommu->cap & (1 << IOMMU_CAP_EFR)) {
1097                         pr_info("AMD-Vi:  Extended features: ");
1098                         for (i = 0; ARRAY_SIZE(feat_str); ++i) {
1099                                 if (iommu_feature(iommu, (1ULL << i)))
1100                                         pr_cont(" %s", feat_str[i]);
1101                         }
1102                 }
1103                 pr_cont("\n");
1104         }
1105 }
1106
1107 static int amd_iommu_init_pci(void)
1108 {
1109         struct amd_iommu *iommu;
1110         int ret = 0;
1111
1112         for_each_iommu(iommu) {
1113                 ret = iommu_init_pci(iommu);
1114                 if (ret)
1115                         break;
1116         }
1117
1118         /* Make sure ACS will be enabled */
1119         pci_request_acs();
1120
1121         ret = amd_iommu_init_devices();
1122
1123         print_iommu_info();
1124
1125         return ret;
1126 }
1127
1128 /****************************************************************************
1129  *
1130  * The following functions initialize the MSI interrupts for all IOMMUs
1131  * in the system. Its a bit challenging because there could be multiple
1132  * IOMMUs per PCI BDF but we can call pci_enable_msi(x) only once per
1133  * pci_dev.
1134  *
1135  ****************************************************************************/
1136
1137 static int iommu_setup_msi(struct amd_iommu *iommu)
1138 {
1139         int r;
1140
1141         r = pci_enable_msi(iommu->dev);
1142         if (r)
1143                 return r;
1144
1145         r = request_threaded_irq(iommu->dev->irq,
1146                                  amd_iommu_int_handler,
1147                                  amd_iommu_int_thread,
1148                                  0, "AMD-Vi",
1149                                  iommu->dev);
1150
1151         if (r) {
1152                 pci_disable_msi(iommu->dev);
1153                 return r;
1154         }
1155
1156         iommu->int_enabled = true;
1157
1158         return 0;
1159 }
1160
1161 static int iommu_init_msi(struct amd_iommu *iommu)
1162 {
1163         int ret;
1164
1165         if (iommu->int_enabled)
1166                 goto enable_faults;
1167
1168         if (pci_find_capability(iommu->dev, PCI_CAP_ID_MSI))
1169                 ret = iommu_setup_msi(iommu);
1170         else
1171                 ret = -ENODEV;
1172
1173         if (ret)
1174                 return ret;
1175
1176 enable_faults:
1177         iommu_feature_enable(iommu, CONTROL_EVT_INT_EN);
1178
1179         if (iommu->ppr_log != NULL)
1180                 iommu_feature_enable(iommu, CONTROL_PPFINT_EN);
1181
1182         return 0;
1183 }
1184
1185 /****************************************************************************
1186  *
1187  * The next functions belong to the third pass of parsing the ACPI
1188  * table. In this last pass the memory mapping requirements are
1189  * gathered (like exclusion and unity mapping reanges).
1190  *
1191  ****************************************************************************/
1192
1193 static void __init free_unity_maps(void)
1194 {
1195         struct unity_map_entry *entry, *next;
1196
1197         list_for_each_entry_safe(entry, next, &amd_iommu_unity_map, list) {
1198                 list_del(&entry->list);
1199                 kfree(entry);
1200         }
1201 }
1202
1203 /* called when we find an exclusion range definition in ACPI */
1204 static int __init init_exclusion_range(struct ivmd_header *m)
1205 {
1206         int i;
1207
1208         switch (m->type) {
1209         case ACPI_IVMD_TYPE:
1210                 set_device_exclusion_range(m->devid, m);
1211                 break;
1212         case ACPI_IVMD_TYPE_ALL:
1213                 for (i = 0; i <= amd_iommu_last_bdf; ++i)
1214                         set_device_exclusion_range(i, m);
1215                 break;
1216         case ACPI_IVMD_TYPE_RANGE:
1217                 for (i = m->devid; i <= m->aux; ++i)
1218                         set_device_exclusion_range(i, m);
1219                 break;
1220         default:
1221                 break;
1222         }
1223
1224         return 0;
1225 }
1226
1227 /* called for unity map ACPI definition */
1228 static int __init init_unity_map_range(struct ivmd_header *m)
1229 {
1230         struct unity_map_entry *e = NULL;
1231         char *s;
1232
1233         e = kzalloc(sizeof(*e), GFP_KERNEL);
1234         if (e == NULL)
1235                 return -ENOMEM;
1236
1237         switch (m->type) {
1238         default:
1239                 kfree(e);
1240                 return 0;
1241         case ACPI_IVMD_TYPE:
1242                 s = "IVMD_TYPEi\t\t\t";
1243                 e->devid_start = e->devid_end = m->devid;
1244                 break;
1245         case ACPI_IVMD_TYPE_ALL:
1246                 s = "IVMD_TYPE_ALL\t\t";
1247                 e->devid_start = 0;
1248                 e->devid_end = amd_iommu_last_bdf;
1249                 break;
1250         case ACPI_IVMD_TYPE_RANGE:
1251                 s = "IVMD_TYPE_RANGE\t\t";
1252                 e->devid_start = m->devid;
1253                 e->devid_end = m->aux;
1254                 break;
1255         }
1256         e->address_start = PAGE_ALIGN(m->range_start);
1257         e->address_end = e->address_start + PAGE_ALIGN(m->range_length);
1258         e->prot = m->flags >> 1;
1259
1260         DUMP_printk("%s devid_start: %02x:%02x.%x devid_end: %02x:%02x.%x"
1261                     " range_start: %016llx range_end: %016llx flags: %x\n", s,
1262                     PCI_BUS(e->devid_start), PCI_SLOT(e->devid_start),
1263                     PCI_FUNC(e->devid_start), PCI_BUS(e->devid_end),
1264                     PCI_SLOT(e->devid_end), PCI_FUNC(e->devid_end),
1265                     e->address_start, e->address_end, m->flags);
1266
1267         list_add_tail(&e->list, &amd_iommu_unity_map);
1268
1269         return 0;
1270 }
1271
1272 /* iterates over all memory definitions we find in the ACPI table */
1273 static int __init init_memory_definitions(struct acpi_table_header *table)
1274 {
1275         u8 *p = (u8 *)table, *end = (u8 *)table;
1276         struct ivmd_header *m;
1277
1278         end += table->length;
1279         p += IVRS_HEADER_LENGTH;
1280
1281         while (p < end) {
1282                 m = (struct ivmd_header *)p;
1283                 if (m->flags & IVMD_FLAG_EXCL_RANGE)
1284                         init_exclusion_range(m);
1285                 else if (m->flags & IVMD_FLAG_UNITY_MAP)
1286                         init_unity_map_range(m);
1287
1288                 p += m->length;
1289         }
1290
1291         return 0;
1292 }
1293
1294 /*
1295  * Init the device table to not allow DMA access for devices and
1296  * suppress all page faults
1297  */
1298 static void init_device_table(void)
1299 {
1300         u32 devid;
1301
1302         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1303                 set_dev_entry_bit(devid, DEV_ENTRY_VALID);
1304                 set_dev_entry_bit(devid, DEV_ENTRY_TRANSLATION);
1305         }
1306 }
1307
1308 static void iommu_init_flags(struct amd_iommu *iommu)
1309 {
1310         iommu->acpi_flags & IVHD_FLAG_HT_TUN_EN_MASK ?
1311                 iommu_feature_enable(iommu, CONTROL_HT_TUN_EN) :
1312                 iommu_feature_disable(iommu, CONTROL_HT_TUN_EN);
1313
1314         iommu->acpi_flags & IVHD_FLAG_PASSPW_EN_MASK ?
1315                 iommu_feature_enable(iommu, CONTROL_PASSPW_EN) :
1316                 iommu_feature_disable(iommu, CONTROL_PASSPW_EN);
1317
1318         iommu->acpi_flags & IVHD_FLAG_RESPASSPW_EN_MASK ?
1319                 iommu_feature_enable(iommu, CONTROL_RESPASSPW_EN) :
1320                 iommu_feature_disable(iommu, CONTROL_RESPASSPW_EN);
1321
1322         iommu->acpi_flags & IVHD_FLAG_ISOC_EN_MASK ?
1323                 iommu_feature_enable(iommu, CONTROL_ISOC_EN) :
1324                 iommu_feature_disable(iommu, CONTROL_ISOC_EN);
1325
1326         /*
1327          * make IOMMU memory accesses cache coherent
1328          */
1329         iommu_feature_enable(iommu, CONTROL_COHERENT_EN);
1330
1331         /* Set IOTLB invalidation timeout to 1s */
1332         iommu_set_inv_tlb_timeout(iommu, CTRL_INV_TO_1S);
1333 }
1334
1335 static void iommu_apply_resume_quirks(struct amd_iommu *iommu)
1336 {
1337         int i, j;
1338         u32 ioc_feature_control;
1339         struct pci_dev *pdev = iommu->root_pdev;
1340
1341         /* RD890 BIOSes may not have completely reconfigured the iommu */
1342         if (!is_rd890_iommu(iommu->dev) || !pdev)
1343                 return;
1344
1345         /*
1346          * First, we need to ensure that the iommu is enabled. This is
1347          * controlled by a register in the northbridge
1348          */
1349
1350         /* Select Northbridge indirect register 0x75 and enable writing */
1351         pci_write_config_dword(pdev, 0x60, 0x75 | (1 << 7));
1352         pci_read_config_dword(pdev, 0x64, &ioc_feature_control);
1353
1354         /* Enable the iommu */
1355         if (!(ioc_feature_control & 0x1))
1356                 pci_write_config_dword(pdev, 0x64, ioc_feature_control | 1);
1357
1358         /* Restore the iommu BAR */
1359         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1360                                iommu->stored_addr_lo);
1361         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 8,
1362                                iommu->stored_addr_hi);
1363
1364         /* Restore the l1 indirect regs for each of the 6 l1s */
1365         for (i = 0; i < 6; i++)
1366                 for (j = 0; j < 0x12; j++)
1367                         iommu_write_l1(iommu, i, j, iommu->stored_l1[i][j]);
1368
1369         /* Restore the l2 indirect regs */
1370         for (i = 0; i < 0x83; i++)
1371                 iommu_write_l2(iommu, i, iommu->stored_l2[i]);
1372
1373         /* Lock PCI setup registers */
1374         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1375                                iommu->stored_addr_lo | 1);
1376 }
1377
1378 /*
1379  * This function finally enables all IOMMUs found in the system after
1380  * they have been initialized
1381  */
1382 static void enable_iommus(void)
1383 {
1384         struct amd_iommu *iommu;
1385
1386         for_each_iommu(iommu) {
1387                 iommu_disable(iommu);
1388                 iommu_init_flags(iommu);
1389                 iommu_set_device_table(iommu);
1390                 iommu_enable_command_buffer(iommu);
1391                 iommu_enable_event_buffer(iommu);
1392                 iommu_enable_ppr_log(iommu);
1393                 iommu_enable_gt(iommu);
1394                 iommu_set_exclusion_range(iommu);
1395                 iommu_enable(iommu);
1396                 iommu_flush_all_caches(iommu);
1397         }
1398 }
1399
1400 static void disable_iommus(void)
1401 {
1402         struct amd_iommu *iommu;
1403
1404         for_each_iommu(iommu)
1405                 iommu_disable(iommu);
1406 }
1407
1408 /*
1409  * Suspend/Resume support
1410  * disable suspend until real resume implemented
1411  */
1412
1413 static void amd_iommu_resume(void)
1414 {
1415         struct amd_iommu *iommu;
1416
1417         for_each_iommu(iommu)
1418                 iommu_apply_resume_quirks(iommu);
1419
1420         /* re-load the hardware */
1421         enable_iommus();
1422
1423         amd_iommu_enable_interrupts();
1424 }
1425
1426 static int amd_iommu_suspend(void)
1427 {
1428         /* disable IOMMUs to go out of the way for BIOS */
1429         disable_iommus();
1430
1431         return 0;
1432 }
1433
1434 static struct syscore_ops amd_iommu_syscore_ops = {
1435         .suspend = amd_iommu_suspend,
1436         .resume = amd_iommu_resume,
1437 };
1438
1439 static void __init free_on_init_error(void)
1440 {
1441         amd_iommu_uninit_devices();
1442
1443         free_pages((unsigned long)amd_iommu_pd_alloc_bitmap,
1444                    get_order(MAX_DOMAIN_ID/8));
1445
1446         free_pages((unsigned long)amd_iommu_rlookup_table,
1447                    get_order(rlookup_table_size));
1448
1449         free_pages((unsigned long)amd_iommu_alias_table,
1450                    get_order(alias_table_size));
1451
1452         free_pages((unsigned long)amd_iommu_dev_table,
1453                    get_order(dev_table_size));
1454
1455         free_iommu_all();
1456
1457         free_unity_maps();
1458
1459 #ifdef CONFIG_GART_IOMMU
1460         /*
1461          * We failed to initialize the AMD IOMMU - try fallback to GART
1462          * if possible.
1463          */
1464         gart_iommu_init();
1465
1466 #endif
1467 }
1468
1469 /*
1470  * This is the hardware init function for AMD IOMMU in the system.
1471  * This function is called either from amd_iommu_init or from the interrupt
1472  * remapping setup code.
1473  *
1474  * This function basically parses the ACPI table for AMD IOMMU (IVRS)
1475  * three times:
1476  *
1477  *      1 pass) Find the highest PCI device id the driver has to handle.
1478  *              Upon this information the size of the data structures is
1479  *              determined that needs to be allocated.
1480  *
1481  *      2 pass) Initialize the data structures just allocated with the
1482  *              information in the ACPI table about available AMD IOMMUs
1483  *              in the system. It also maps the PCI devices in the
1484  *              system to specific IOMMUs
1485  *
1486  *      3 pass) After the basic data structures are allocated and
1487  *              initialized we update them with information about memory
1488  *              remapping requirements parsed out of the ACPI table in
1489  *              this last pass.
1490  *
1491  * After everything is set up the IOMMUs are enabled and the necessary
1492  * hotplug and suspend notifiers are registered.
1493  */
1494 static int __init early_amd_iommu_init(void)
1495 {
1496         struct acpi_table_header *ivrs_base;
1497         acpi_size ivrs_size;
1498         acpi_status status;
1499         int i, ret = 0;
1500
1501         if (!amd_iommu_detected)
1502                 return -ENODEV;
1503
1504         if (amd_iommu_dev_table != NULL) {
1505                 /* Hardware already initialized */
1506                 return 0;
1507         }
1508
1509         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1510         if (status == AE_NOT_FOUND)
1511                 return -ENODEV;
1512         else if (ACPI_FAILURE(status)) {
1513                 const char *err = acpi_format_exception(status);
1514                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1515                 return -EINVAL;
1516         }
1517
1518         /*
1519          * First parse ACPI tables to find the largest Bus/Dev/Func
1520          * we need to handle. Upon this information the shared data
1521          * structures for the IOMMUs in the system will be allocated
1522          */
1523         if (find_last_devid_acpi(ivrs_base))
1524                 goto out;
1525
1526         dev_table_size     = tbl_size(DEV_TABLE_ENTRY_SIZE);
1527         alias_table_size   = tbl_size(ALIAS_TABLE_ENTRY_SIZE);
1528         rlookup_table_size = tbl_size(RLOOKUP_TABLE_ENTRY_SIZE);
1529
1530         /* Device table - directly used by all IOMMUs */
1531         ret = -ENOMEM;
1532         amd_iommu_dev_table = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
1533                                       get_order(dev_table_size));
1534         if (amd_iommu_dev_table == NULL)
1535                 goto out;
1536
1537         /*
1538          * Alias table - map PCI Bus/Dev/Func to Bus/Dev/Func the
1539          * IOMMU see for that device
1540          */
1541         amd_iommu_alias_table = (void *)__get_free_pages(GFP_KERNEL,
1542                         get_order(alias_table_size));
1543         if (amd_iommu_alias_table == NULL)
1544                 goto free;
1545
1546         /* IOMMU rlookup table - find the IOMMU for a specific device */
1547         amd_iommu_rlookup_table = (void *)__get_free_pages(
1548                         GFP_KERNEL | __GFP_ZERO,
1549                         get_order(rlookup_table_size));
1550         if (amd_iommu_rlookup_table == NULL)
1551                 goto free;
1552
1553         amd_iommu_pd_alloc_bitmap = (void *)__get_free_pages(
1554                                             GFP_KERNEL | __GFP_ZERO,
1555                                             get_order(MAX_DOMAIN_ID/8));
1556         if (amd_iommu_pd_alloc_bitmap == NULL)
1557                 goto free;
1558
1559         /* init the device table */
1560         init_device_table();
1561
1562         /*
1563          * let all alias entries point to itself
1564          */
1565         for (i = 0; i <= amd_iommu_last_bdf; ++i)
1566                 amd_iommu_alias_table[i] = i;
1567
1568         /*
1569          * never allocate domain 0 because its used as the non-allocated and
1570          * error value placeholder
1571          */
1572         amd_iommu_pd_alloc_bitmap[0] = 1;
1573
1574         spin_lock_init(&amd_iommu_pd_lock);
1575
1576         /*
1577          * now the data structures are allocated and basically initialized
1578          * start the real acpi table scan
1579          */
1580         ret = init_iommu_all(ivrs_base);
1581         if (ret)
1582                 goto free;
1583
1584         ret = init_memory_definitions(ivrs_base);
1585         if (ret)
1586                 goto free;
1587
1588 out:
1589         /* Don't leak any ACPI memory */
1590         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
1591         ivrs_base = NULL;
1592
1593         return ret;
1594
1595 free:
1596         free_on_init_error();
1597
1598         goto out;
1599 }
1600
1601 int __init amd_iommu_init_hardware(void)
1602 {
1603         int ret = 0;
1604
1605         ret = early_amd_iommu_init();
1606         if (ret)
1607                 return ret;
1608
1609         ret = amd_iommu_init_pci();
1610         if (ret)
1611                 return ret;
1612
1613         enable_iommus();
1614
1615         amd_iommu_init_notifier();
1616
1617         register_syscore_ops(&amd_iommu_syscore_ops);
1618
1619         return ret;
1620 }
1621
1622 static int amd_iommu_enable_interrupts(void)
1623 {
1624         struct amd_iommu *iommu;
1625         int ret = 0;
1626
1627         for_each_iommu(iommu) {
1628                 ret = iommu_init_msi(iommu);
1629                 if (ret)
1630                         goto out;
1631         }
1632
1633 out:
1634         return ret;
1635 }
1636
1637 static bool detect_ivrs(void)
1638 {
1639         struct acpi_table_header *ivrs_base;
1640         acpi_size ivrs_size;
1641         acpi_status status;
1642
1643         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1644         if (status == AE_NOT_FOUND)
1645                 return false;
1646         else if (ACPI_FAILURE(status)) {
1647                 const char *err = acpi_format_exception(status);
1648                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1649                 return false;
1650         }
1651
1652         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
1653
1654         return true;
1655 }
1656
1657 /*
1658  * This is the core init function for AMD IOMMU hardware in the system.
1659  * This function is called from the generic x86 DMA layer initialization
1660  * code.
1661  *
1662  * The function calls amd_iommu_init_hardware() to setup and enable the
1663  * IOMMU hardware if this has not happened yet. After that the driver
1664  * registers for the DMA-API and for the IOMMU-API as necessary.
1665  */
1666 static int __init amd_iommu_init(void)
1667 {
1668         int ret = 0;
1669
1670         ret = amd_iommu_init_hardware();
1671         if (ret)
1672                 goto out;
1673
1674         ret = amd_iommu_enable_interrupts();
1675         if (ret)
1676                 goto free;
1677
1678         if (iommu_pass_through)
1679                 ret = amd_iommu_init_passthrough();
1680         else
1681                 ret = amd_iommu_init_dma_ops();
1682
1683         if (ret)
1684                 goto free;
1685
1686         amd_iommu_init_api();
1687
1688         x86_platform.iommu_shutdown = disable_iommus;
1689
1690         if (iommu_pass_through)
1691                 goto out;
1692
1693         if (amd_iommu_unmap_flush)
1694                 printk(KERN_INFO "AMD-Vi: IO/TLB flush on unmap enabled\n");
1695         else
1696                 printk(KERN_INFO "AMD-Vi: Lazy IO/TLB flushing enabled\n");
1697
1698 out:
1699         return ret;
1700
1701 free:
1702         disable_iommus();
1703
1704         free_on_init_error();
1705
1706         goto out;
1707 }
1708
1709 /****************************************************************************
1710  *
1711  * Early detect code. This code runs at IOMMU detection time in the DMA
1712  * layer. It just looks if there is an IVRS ACPI table to detect AMD
1713  * IOMMUs
1714  *
1715  ****************************************************************************/
1716 int __init amd_iommu_detect(void)
1717 {
1718
1719         if (no_iommu || (iommu_detected && !gart_iommu_aperture))
1720                 return -ENODEV;
1721
1722         if (amd_iommu_disabled)
1723                 return -ENODEV;
1724
1725         if (!detect_ivrs())
1726                 return -ENODEV;
1727
1728         amd_iommu_detected = true;
1729         iommu_detected = 1;
1730         x86_init.iommu.iommu_init = amd_iommu_init;
1731
1732         return 0;
1733 }
1734
1735 /****************************************************************************
1736  *
1737  * Parsing functions for the AMD IOMMU specific kernel command line
1738  * options.
1739  *
1740  ****************************************************************************/
1741
1742 static int __init parse_amd_iommu_dump(char *str)
1743 {
1744         amd_iommu_dump = true;
1745
1746         return 1;
1747 }
1748
1749 static int __init parse_amd_iommu_options(char *str)
1750 {
1751         for (; *str; ++str) {
1752                 if (strncmp(str, "fullflush", 9) == 0)
1753                         amd_iommu_unmap_flush = true;
1754                 if (strncmp(str, "off", 3) == 0)
1755                         amd_iommu_disabled = true;
1756                 if (strncmp(str, "force_isolation", 15) == 0)
1757                         amd_iommu_force_isolation = true;
1758         }
1759
1760         return 1;
1761 }
1762
1763 __setup("amd_iommu_dump", parse_amd_iommu_dump);
1764 __setup("amd_iommu=", parse_amd_iommu_options);
1765
1766 IOMMU_INIT_FINISH(amd_iommu_detect,
1767                   gart_iommu_hole_init,
1768                   NULL,
1769                   NULL);
1770
1771 bool amd_iommu_v2_supported(void)
1772 {
1773         return amd_iommu_v2_present;
1774 }
1775 EXPORT_SYMBOL(amd_iommu_v2_supported);