Pileus Git - ~andy/linux/blob - drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <asm/msidef.h>
  35 #include <asm/proto.h>
  36 #include <asm/iommu.h>
  37 #include <asm/gart.h>
  38 #include <asm/dma.h>
  39
  40 #include "amd_iommu_proto.h"
  41 #include "amd_iommu_types.h"
  42
  43 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  44
  45 #define LOOP_TIMEOUT    100000
  46
  47 /*
  48  * This bitmap is used to advertise the page sizes our hardware support
  49  * to the IOMMU core, which will then use this information to split
  50  * physically contiguous memory regions it is mapping into page sizes
  51  * that we support.
  52  *
  53  * Traditionally the IOMMU core just handed us the mappings directly,
  54  * after making sure the size is an order of a 4KiB page and that the
  55  * mapping has natural alignment.
  56  *
  57  * To retain this behavior, we currently advertise that we support
  58  * all page sizes that are an order of 4KiB.
  59  *
  60  * If at some point we'd like to utilize the IOMMU core's new behavior,
  61  * we could change this to advertise the real page sizes we support.
  62  */
  63 #define AMD_IOMMU_PGSIZES       (~0xFFFUL)
  64
  65 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  66
  67 /* A list of preallocated protection domains */
  68 static LIST_HEAD(iommu_pd_list);
  69 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 /*
  76  * Domain for untranslated devices - only allocated
  77  * if iommu=pt passed on kernel cmd line.
  78  */
  79 static struct protection_domain *pt_domain;
  80
  81 static struct iommu_ops amd_iommu_ops;
  82
  83 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  84 int amd_iommu_max_glx_val = -1;
  85
  86 /*
  87  * general struct to manage commands send to an IOMMU
  88  */
  89 struct iommu_cmd {
  90         u32 data[4];
  91 };
  92
  93 static void update_domain(struct protection_domain *domain);
  94 static int __init alloc_passthrough_domain(void);
  95
  96 /****************************************************************************
  97  *
  98  * Helper functions
  99  *
 100  ****************************************************************************/
 101
 102 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 103 {
 104         struct iommu_dev_data *dev_data;
 105         unsigned long flags;
 106
 107         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 108         if (!dev_data)
 109                 return NULL;
 110
 111         dev_data->devid = devid;
 112         atomic_set(&dev_data->bind, 0);
 113
 114         spin_lock_irqsave(&dev_data_list_lock, flags);
 115         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 116         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 117
 118         return dev_data;
 119 }
 120
 121 static void free_dev_data(struct iommu_dev_data *dev_data)
 122 {
 123         unsigned long flags;
 124
 125         spin_lock_irqsave(&dev_data_list_lock, flags);
 126         list_del(&dev_data->dev_data_list);
 127         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 128
 129         kfree(dev_data);
 130 }
 131
 132 static struct iommu_dev_data *search_dev_data(u16 devid)
 133 {
 134         struct iommu_dev_data *dev_data;
 135         unsigned long flags;
 136
 137         spin_lock_irqsave(&dev_data_list_lock, flags);
 138         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 139                 if (dev_data->devid == devid)
 140                         goto out_unlock;
 141         }
 142
 143         dev_data = NULL;
 144
 145 out_unlock:
 146         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 147
 148         return dev_data;
 149 }
 150
 151 static struct iommu_dev_data *find_dev_data(u16 devid)
 152 {
 153         struct iommu_dev_data *dev_data;
 154
 155         dev_data = search_dev_data(devid);
 156
 157         if (dev_data == NULL)
 158                 dev_data = alloc_dev_data(devid);
 159
 160         return dev_data;
 161 }
 162
 163 static inline u16 get_device_id(struct device *dev)
 164 {
 165         struct pci_dev *pdev = to_pci_dev(dev);
 166
 167         return calc_devid(pdev->bus->number, pdev->devfn);
 168 }
 169
 170 static struct iommu_dev_data *get_dev_data(struct device *dev)
 171 {
 172         return dev->archdata.iommu;
 173 }
 174
 175 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 176 {
 177         static const int caps[] = {
 178                 PCI_EXT_CAP_ID_ATS,
 179                 PCI_EXT_CAP_ID_PRI,
 180                 PCI_EXT_CAP_ID_PASID,
 181         };
 182         int i, pos;
 183
 184         for (i = 0; i < 3; ++i) {
 185                 pos = pci_find_ext_capability(pdev, caps[i]);
 186                 if (pos == 0)
 187                         return false;
 188         }
 189
 190         return true;
 191 }
 192
 193 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 194 {
 195         struct iommu_dev_data *dev_data;
 196
 197         dev_data = get_dev_data(&pdev->dev);
 198
 199         return dev_data->errata & (1 << erratum) ? true : false;
 200 }
 201
 202 /*
 203  * In this function the list of preallocated protection domains is traversed to
 204  * find the domain for a specific device
 205  */
 206 static struct dma_ops_domain *find_protection_domain(u16 devid)
 207 {
 208         struct dma_ops_domain *entry, *ret = NULL;
 209         unsigned long flags;
 210         u16 alias = amd_iommu_alias_table[devid];
 211
 212         if (list_empty(&iommu_pd_list))
 213                 return NULL;
 214
 215         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 216
 217         list_for_each_entry(entry, &iommu_pd_list, list) {
 218                 if (entry->target_dev == devid ||
 219                     entry->target_dev == alias) {
 220                         ret = entry;
 221                         break;
 222                 }
 223         }
 224
 225         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 226
 227         return ret;
 228 }
 229
 230 /*
 231  * This function checks if the driver got a valid device from the caller to
 232  * avoid dereferencing invalid pointers.
 233  */
 234 static bool check_device(struct device *dev)
 235 {
 236         u16 devid;
 237
 238         if (!dev || !dev->dma_mask)
 239                 return false;
 240
 241         /* No device or no PCI device */
 242         if (dev->bus != &pci_bus_type)
 243                 return false;
 244
 245         devid = get_device_id(dev);
 246
 247         /* Out of our scope? */
 248         if (devid > amd_iommu_last_bdf)
 249                 return false;
 250
 251         if (amd_iommu_rlookup_table[devid] == NULL)
 252                 return false;
 253
 254         return true;
 255 }
 256
 257 static int iommu_init_device(struct device *dev)
 258 {
 259         struct pci_dev *pdev = to_pci_dev(dev);
 260         struct iommu_dev_data *dev_data;
 261         u16 alias;
 262
 263         if (dev->archdata.iommu)
 264                 return 0;
 265
 266         dev_data = find_dev_data(get_device_id(dev));
 267         if (!dev_data)
 268                 return -ENOMEM;
 269
 270         alias = amd_iommu_alias_table[dev_data->devid];
 271         if (alias != dev_data->devid) {
 272                 struct iommu_dev_data *alias_data;
 273
 274                 alias_data = find_dev_data(alias);
 275                 if (alias_data == NULL) {
 276                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 277                                         dev_name(dev));
 278                         free_dev_data(dev_data);
 279                         return -ENOTSUPP;
 280                 }
 281                 dev_data->alias_data = alias_data;
 282         }
 283
 284         if (pci_iommuv2_capable(pdev)) {
 285                 struct amd_iommu *iommu;
 286
 287                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 288                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 289         }
 290
 291         dev->archdata.iommu = dev_data;
 292
 293         return 0;
 294 }
 295
 296 static void iommu_ignore_device(struct device *dev)
 297 {
 298         u16 devid, alias;
 299
 300         devid = get_device_id(dev);
 301         alias = amd_iommu_alias_table[devid];
 302
 303         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 304         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 305
 306         amd_iommu_rlookup_table[devid] = NULL;
 307         amd_iommu_rlookup_table[alias] = NULL;
 308 }
 309
 310 static void iommu_uninit_device(struct device *dev)
 311 {
 312         /*
 313          * Nothing to do here - we keep dev_data around for unplugged devices
 314          * and reuse it when the device is re-plugged - not doing so would
 315          * introduce a ton of races.
 316          */
 317 }
 318
 319 void __init amd_iommu_uninit_devices(void)
 320 {
 321         struct iommu_dev_data *dev_data, *n;
 322         struct pci_dev *pdev = NULL;
 323
 324         for_each_pci_dev(pdev) {
 325
 326                 if (!check_device(&pdev->dev))
 327                         continue;
 328
 329                 iommu_uninit_device(&pdev->dev);
 330         }
 331
 332         /* Free all of our dev_data structures */
 333         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 334                 free_dev_data(dev_data);
 335 }
 336
 337 int __init amd_iommu_init_devices(void)
 338 {
 339         struct pci_dev *pdev = NULL;
 340         int ret = 0;
 341
 342         for_each_pci_dev(pdev) {
 343
 344                 if (!check_device(&pdev->dev))
 345                         continue;
 346
 347                 ret = iommu_init_device(&pdev->dev);
 348                 if (ret == -ENOTSUPP)
 349                         iommu_ignore_device(&pdev->dev);
 350                 else if (ret)
 351                         goto out_free;
 352         }
 353
 354         return 0;
 355
 356 out_free:
 357
 358         amd_iommu_uninit_devices();
 359
 360         return ret;
 361 }
 362 #ifdef CONFIG_AMD_IOMMU_STATS
 363
 364 /*
 365  * Initialization code for statistics collection
 366  */
 367
 368 DECLARE_STATS_COUNTER(compl_wait);
 369 DECLARE_STATS_COUNTER(cnt_map_single);
 370 DECLARE_STATS_COUNTER(cnt_unmap_single);
 371 DECLARE_STATS_COUNTER(cnt_map_sg);
 372 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 373 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 374 DECLARE_STATS_COUNTER(cnt_free_coherent);
 375 DECLARE_STATS_COUNTER(cross_page);
 376 DECLARE_STATS_COUNTER(domain_flush_single);
 377 DECLARE_STATS_COUNTER(domain_flush_all);
 378 DECLARE_STATS_COUNTER(alloced_io_mem);
 379 DECLARE_STATS_COUNTER(total_map_requests);
 380 DECLARE_STATS_COUNTER(complete_ppr);
 381 DECLARE_STATS_COUNTER(invalidate_iotlb);
 382 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 383 DECLARE_STATS_COUNTER(pri_requests);
 384
 385
 386 static struct dentry *stats_dir;
 387 static struct dentry *de_fflush;
 388
 389 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 390 {
 391         if (stats_dir == NULL)
 392                 return;
 393
 394         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 395                                        &cnt->value);
 396 }
 397
 398 static void amd_iommu_stats_init(void)
 399 {
 400         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 401         if (stats_dir == NULL)
 402                 return;
 403
 404         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 405                                          (u32 *)&amd_iommu_unmap_flush);
 406
 407         amd_iommu_stats_add(&compl_wait);
 408         amd_iommu_stats_add(&cnt_map_single);
 409         amd_iommu_stats_add(&cnt_unmap_single);
 410         amd_iommu_stats_add(&cnt_map_sg);
 411         amd_iommu_stats_add(&cnt_unmap_sg);
 412         amd_iommu_stats_add(&cnt_alloc_coherent);
 413         amd_iommu_stats_add(&cnt_free_coherent);
 414         amd_iommu_stats_add(&cross_page);
 415         amd_iommu_stats_add(&domain_flush_single);
 416         amd_iommu_stats_add(&domain_flush_all);
 417         amd_iommu_stats_add(&alloced_io_mem);
 418         amd_iommu_stats_add(&total_map_requests);
 419         amd_iommu_stats_add(&complete_ppr);
 420         amd_iommu_stats_add(&invalidate_iotlb);
 421         amd_iommu_stats_add(&invalidate_iotlb_all);
 422         amd_iommu_stats_add(&pri_requests);
 423 }
 424
 425 #endif
 426
 427 /****************************************************************************
 428  *
 429  * Interrupt handling functions
 430  *
 431  ****************************************************************************/
 432
 433 static void dump_dte_entry(u16 devid)
 434 {
 435         int i;
 436
 437         for (i = 0; i < 4; ++i)
 438                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 439                         amd_iommu_dev_table[devid].data[i]);
 440 }
 441
 442 static void dump_command(unsigned long phys_addr)
 443 {
 444         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 445         int i;
 446
 447         for (i = 0; i < 4; ++i)
 448                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 449 }
 450
 451 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 452 {
 453         int type, devid, domid, flags;
 454         volatile u32 *event = __evt;
 455         int count = 0;
 456         u64 address;
 457
 458 retry:
 459         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 460         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 461         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 462         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 463         address = (u64)(((u64)event[3]) << 32) | event[2];
 464
 465         if (type == 0) {
 466                 /* Did we hit the erratum? */
 467                 if (++count == LOOP_TIMEOUT) {
 468                         pr_err("AMD-Vi: No event written to event log\n");
 469                         return;
 470                 }
 471                 udelay(1);
 472                 goto retry;
 473         }
 474
 475         printk(KERN_ERR "AMD-Vi: Event logged [");
 476
 477         switch (type) {
 478         case EVENT_TYPE_ILL_DEV:
 479                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 480                        "address=0x%016llx flags=0x%04x]\n",
 481                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 482                        address, flags);
 483                 dump_dte_entry(devid);
 484                 break;
 485         case EVENT_TYPE_IO_FAULT:
 486                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 487                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 488                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 489                        domid, address, flags);
 490                 break;
 491         case EVENT_TYPE_DEV_TAB_ERR:
 492                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 493                        "address=0x%016llx flags=0x%04x]\n",
 494                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 495                        address, flags);
 496                 break;
 497         case EVENT_TYPE_PAGE_TAB_ERR:
 498                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 499                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 500                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 501                        domid, address, flags);
 502                 break;
 503         case EVENT_TYPE_ILL_CMD:
 504                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 505                 dump_command(address);
 506                 break;
 507         case EVENT_TYPE_CMD_HARD_ERR:
 508                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 509                        "flags=0x%04x]\n", address, flags);
 510                 break;
 511         case EVENT_TYPE_IOTLB_INV_TO:
 512                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 513                        "address=0x%016llx]\n",
 514                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 515                        address);
 516                 break;
 517         case EVENT_TYPE_INV_DEV_REQ:
 518                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 519                        "address=0x%016llx flags=0x%04x]\n",
 520                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 521                        address, flags);
 522                 break;
 523         default:
 524                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 525         }
 526
 527         memset(__evt, 0, 4 * sizeof(u32));
 528 }
 529
 530 static void iommu_poll_events(struct amd_iommu *iommu)
 531 {
 532         u32 head, tail;
 533         unsigned long flags;
 534
 535         spin_lock_irqsave(&iommu->lock, flags);
 536
 537         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 538         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 539
 540         while (head != tail) {
 541                 iommu_print_event(iommu, iommu->evt_buf + head);
 542                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 543         }
 544
 545         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 546
 547         spin_unlock_irqrestore(&iommu->lock, flags);
 548 }
 549
 550 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 551 {
 552         struct amd_iommu_fault fault;
 553
 554         INC_STATS_COUNTER(pri_requests);
 555
 556         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 557                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 558                 return;
 559         }
 560
 561         fault.address   = raw[1];
 562         fault.pasid     = PPR_PASID(raw[0]);
 563         fault.device_id = PPR_DEVID(raw[0]);
 564         fault.tag       = PPR_TAG(raw[0]);
 565         fault.flags     = PPR_FLAGS(raw[0]);
 566
 567         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 568 }
 569
 570 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 571 {
 572         unsigned long flags;
 573         u32 head, tail;
 574
 575         if (iommu->ppr_log == NULL)
 576                 return;
 577
 578         /* enable ppr interrupts again */
 579         writel(MMIO_STATUS_PPR_INT_MASK, iommu->mmio_base + MMIO_STATUS_OFFSET);
 580
 581         spin_lock_irqsave(&iommu->lock, flags);
 582
 583         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 584         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 585
 586         while (head != tail) {
 587                 volatile u64 *raw;
 588                 u64 entry[2];
 589                 int i;
 590
 591                 raw = (u64 *)(iommu->ppr_log + head);
 592
 593                 /*
 594                  * Hardware bug: Interrupt may arrive before the entry is
 595                  * written to memory. If this happens we need to wait for the
 596                  * entry to arrive.
 597                  */
 598                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 599                         if (PPR_REQ_TYPE(raw[0]) != 0)
 600                                 break;
 601                         udelay(1);
 602                 }
 603
 604                 /* Avoid memcpy function-call overhead */
 605                 entry[0] = raw[0];
 606                 entry[1] = raw[1];
 607
 608                 /*
 609                  * To detect the hardware bug we need to clear the entry
 610                  * back to zero.
 611                  */
 612                 raw[0] = raw[1] = 0UL;
 613
 614                 /* Update head pointer of hardware ring-buffer */
 615                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 616                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 617
 618                 /*
 619                  * Release iommu->lock because ppr-handling might need to
 620                  * re-aquire it
 621                  */
 622                 spin_unlock_irqrestore(&iommu->lock, flags);
 623
 624                 /* Handle PPR entry */
 625                 iommu_handle_ppr_entry(iommu, entry);
 626
 627                 spin_lock_irqsave(&iommu->lock, flags);
 628
 629                 /* Refresh ring-buffer information */
 630                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 631                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 632         }
 633
 634         spin_unlock_irqrestore(&iommu->lock, flags);
 635 }
 636
 637 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 638 {
 639         struct amd_iommu *iommu;
 640
 641         for_each_iommu(iommu) {
 642                 iommu_poll_events(iommu);
 643                 iommu_poll_ppr_log(iommu);
 644         }
 645
 646         return IRQ_HANDLED;
 647 }
 648
 649 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 650 {
 651         return IRQ_WAKE_THREAD;
 652 }
 653
 654 /****************************************************************************
 655  *
 656  * IOMMU command queuing functions
 657  *
 658  ****************************************************************************/
 659
 660 static int wait_on_sem(volatile u64 *sem)
 661 {
 662         int i = 0;
 663
 664         while (*sem == 0 && i < LOOP_TIMEOUT) {
 665                 udelay(1);
 666                 i += 1;
 667         }
 668
 669         if (i == LOOP_TIMEOUT) {
 670                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 671                 return -EIO;
 672         }
 673
 674         return 0;
 675 }
 676
 677 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 678                                struct iommu_cmd *cmd,
 679                                u32 tail)
 680 {
 681         u8 *target;
 682
 683         target = iommu->cmd_buf + tail;
 684         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 685
 686         /* Copy command to buffer */
 687         memcpy(target, cmd, sizeof(*cmd));
 688
 689         /* Tell the IOMMU about it */
 690         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 691 }
 692
 693 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 694 {
 695         WARN_ON(address & 0x7ULL);
 696
 697         memset(cmd, 0, sizeof(*cmd));
 698         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 699         cmd->data[1] = upper_32_bits(__pa(address));
 700         cmd->data[2] = 1;
 701         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 702 }
 703
 704 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 705 {
 706         memset(cmd, 0, sizeof(*cmd));
 707         cmd->data[0] = devid;
 708         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 709 }
 710
 711 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 712                                   size_t size, u16 domid, int pde)
 713 {
 714         u64 pages;
 715         int s;
 716
 717         pages = iommu_num_pages(address, size, PAGE_SIZE);
 718         s     = 0;
 719
 720         if (pages > 1) {
 721                 /*
 722                  * If we have to flush more than one page, flush all
 723                  * TLB entries for this domain
 724                  */
 725                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 726                 s = 1;
 727         }
 728
 729         address &= PAGE_MASK;
 730
 731         memset(cmd, 0, sizeof(*cmd));
 732         cmd->data[1] |= domid;
 733         cmd->data[2]  = lower_32_bits(address);
 734         cmd->data[3]  = upper_32_bits(address);
 735         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 736         if (s) /* size bit - we flush more than one 4kb page */
 737                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 738         if (pde) /* PDE bit - we wan't flush everything not only the PTEs */
 739                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 740 }
 741
 742 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 743                                   u64 address, size_t size)
 744 {
 745         u64 pages;
 746         int s;
 747
 748         pages = iommu_num_pages(address, size, PAGE_SIZE);
 749         s     = 0;
 750
 751         if (pages > 1) {
 752                 /*
 753                  * If we have to flush more than one page, flush all
 754                  * TLB entries for this domain
 755                  */
 756                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 757                 s = 1;
 758         }
 759
 760         address &= PAGE_MASK;
 761
 762         memset(cmd, 0, sizeof(*cmd));
 763         cmd->data[0]  = devid;
 764         cmd->data[0] |= (qdep & 0xff) << 24;
 765         cmd->data[1]  = devid;
 766         cmd->data[2]  = lower_32_bits(address);
 767         cmd->data[3]  = upper_32_bits(address);
 768         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 769         if (s)
 770                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 771 }
 772
 773 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 774                                   u64 address, bool size)
 775 {
 776         memset(cmd, 0, sizeof(*cmd));
 777
 778         address &= ~(0xfffULL);
 779
 780         cmd->data[0]  = pasid & PASID_MASK;
 781         cmd->data[1]  = domid;
 782         cmd->data[2]  = lower_32_bits(address);
 783         cmd->data[3]  = upper_32_bits(address);
 784         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 785         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 786         if (size)
 787                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 788         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 789 }
 790
 791 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 792                                   int qdep, u64 address, bool size)
 793 {
 794         memset(cmd, 0, sizeof(*cmd));
 795
 796         address &= ~(0xfffULL);
 797
 798         cmd->data[0]  = devid;
 799         cmd->data[0] |= (pasid & 0xff) << 16;
 800         cmd->data[0] |= (qdep  & 0xff) << 24;
 801         cmd->data[1]  = devid;
 802         cmd->data[1] |= ((pasid >> 8) & 0xfff) << 16;
 803         cmd->data[2]  = lower_32_bits(address);
 804         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 805         cmd->data[3]  = upper_32_bits(address);
 806         if (size)
 807                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 808         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 809 }
 810
 811 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 812                                int status, int tag, bool gn)
 813 {
 814         memset(cmd, 0, sizeof(*cmd));
 815
 816         cmd->data[0]  = devid;
 817         if (gn) {
 818                 cmd->data[1]  = pasid & PASID_MASK;
 819                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 820         }
 821         cmd->data[3]  = tag & 0x1ff;
 822         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 823
 824         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 825 }
 826
 827 static void build_inv_all(struct iommu_cmd *cmd)
 828 {
 829         memset(cmd, 0, sizeof(*cmd));
 830         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 831 }
 832
 833 /*
 834  * Writes the command to the IOMMUs command buffer and informs the
 835  * hardware about the new command.
 836  */
 837 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 838                                     struct iommu_cmd *cmd,
 839                                     bool sync)
 840 {
 841         u32 left, tail, head, next_tail;
 842         unsigned long flags;
 843
 844         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 845
 846 again:
 847         spin_lock_irqsave(&iommu->lock, flags);
 848
 849         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 850         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 851         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 852         left      = (head - next_tail) % iommu->cmd_buf_size;
 853
 854         if (left <= 2) {
 855                 struct iommu_cmd sync_cmd;
 856                 volatile u64 sem = 0;
 857                 int ret;
 858
 859                 build_completion_wait(&sync_cmd, (u64)&sem);
 860                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 861
 862                 spin_unlock_irqrestore(&iommu->lock, flags);
 863
 864                 if ((ret = wait_on_sem(&sem)) != 0)
 865                         return ret;
 866
 867                 goto again;
 868         }
 869
 870         copy_cmd_to_buffer(iommu, cmd, tail);
 871
 872         /* We need to sync now to make sure all commands are processed */
 873         iommu->need_sync = sync;
 874
 875         spin_unlock_irqrestore(&iommu->lock, flags);
 876
 877         return 0;
 878 }
 879
 880 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 881 {
 882         return iommu_queue_command_sync(iommu, cmd, true);
 883 }
 884
 885 /*
 886  * This function queues a completion wait command into the command
 887  * buffer of an IOMMU
 888  */
 889 static int iommu_completion_wait(struct amd_iommu *iommu)
 890 {
 891         struct iommu_cmd cmd;
 892         volatile u64 sem = 0;
 893         int ret;
 894
 895         if (!iommu->need_sync)
 896                 return 0;
 897
 898         build_completion_wait(&cmd, (u64)&sem);
 899
 900         ret = iommu_queue_command_sync(iommu, &cmd, false);
 901         if (ret)
 902                 return ret;
 903
 904         return wait_on_sem(&sem);
 905 }
 906
 907 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
 908 {
 909         struct iommu_cmd cmd;
 910
 911         build_inv_dte(&cmd, devid);
 912
 913         return iommu_queue_command(iommu, &cmd);
 914 }
 915
 916 static void iommu_flush_dte_all(struct amd_iommu *iommu)
 917 {
 918         u32 devid;
 919
 920         for (devid = 0; devid <= 0xffff; ++devid)
 921                 iommu_flush_dte(iommu, devid);
 922
 923         iommu_completion_wait(iommu);
 924 }
 925
 926 /*
 927  * This function uses heavy locking and may disable irqs for some time. But
 928  * this is no issue because it is only called during resume.
 929  */
 930 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
 931 {
 932         u32 dom_id;
 933
 934         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
 935                 struct iommu_cmd cmd;
 936                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
 937                                       dom_id, 1);
 938                 iommu_queue_command(iommu, &cmd);
 939         }
 940
 941         iommu_completion_wait(iommu);
 942 }
 943
 944 static void iommu_flush_all(struct amd_iommu *iommu)
 945 {
 946         struct iommu_cmd cmd;
 947
 948         build_inv_all(&cmd);
 949
 950         iommu_queue_command(iommu, &cmd);
 951         iommu_completion_wait(iommu);
 952 }
 953
 954 void iommu_flush_all_caches(struct amd_iommu *iommu)
 955 {
 956         if (iommu_feature(iommu, FEATURE_IA)) {
 957                 iommu_flush_all(iommu);
 958         } else {
 959                 iommu_flush_dte_all(iommu);
 960                 iommu_flush_tlb_all(iommu);
 961         }
 962 }
 963
 964 /*
 965  * Command send function for flushing on-device TLB
 966  */
 967 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
 968                               u64 address, size_t size)
 969 {
 970         struct amd_iommu *iommu;
 971         struct iommu_cmd cmd;
 972         int qdep;
 973
 974         qdep     = dev_data->ats.qdep;
 975         iommu    = amd_iommu_rlookup_table[dev_data->devid];
 976
 977         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
 978
 979         return iommu_queue_command(iommu, &cmd);
 980 }
 981
 982 /*
 983  * Command send function for invalidating a device table entry
 984  */
 985 static int device_flush_dte(struct iommu_dev_data *dev_data)
 986 {
 987         struct amd_iommu *iommu;
 988         int ret;
 989
 990         iommu = amd_iommu_rlookup_table[dev_data->devid];
 991
 992         ret = iommu_flush_dte(iommu, dev_data->devid);
 993         if (ret)
 994                 return ret;
 995
 996         if (dev_data->ats.enabled)
 997                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
 998
 999         return ret;
1000 }
1001
1002 /*
1003  * TLB invalidation function which is called from the mapping functions.
1004  * It invalidates a single PTE if the range to flush is within a single
1005  * page. Otherwise it flushes the whole TLB of the IOMMU.
1006  */
1007 static void __domain_flush_pages(struct protection_domain *domain,
1008                                  u64 address, size_t size, int pde)
1009 {
1010         struct iommu_dev_data *dev_data;
1011         struct iommu_cmd cmd;
1012         int ret = 0, i;
1013
1014         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1015
1016         for (i = 0; i < amd_iommus_present; ++i) {
1017                 if (!domain->dev_iommu[i])
1018                         continue;
1019
1020                 /*
1021                  * Devices of this domain are behind this IOMMU
1022                  * We need a TLB flush
1023                  */
1024                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1025         }
1026
1027         list_for_each_entry(dev_data, &domain->dev_list, list) {
1028
1029                 if (!dev_data->ats.enabled)
1030                         continue;
1031
1032                 ret |= device_flush_iotlb(dev_data, address, size);
1033         }
1034
1035         WARN_ON(ret);
1036 }
1037
1038 static void domain_flush_pages(struct protection_domain *domain,
1039                                u64 address, size_t size)
1040 {
1041         __domain_flush_pages(domain, address, size, 0);
1042 }
1043
1044 /* Flush the whole IO/TLB for a given protection domain */
1045 static void domain_flush_tlb(struct protection_domain *domain)
1046 {
1047         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1048 }
1049
1050 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1051 static void domain_flush_tlb_pde(struct protection_domain *domain)
1052 {
1053         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1054 }
1055
1056 static void domain_flush_complete(struct protection_domain *domain)
1057 {
1058         int i;
1059
1060         for (i = 0; i < amd_iommus_present; ++i) {
1061                 if (!domain->dev_iommu[i])
1062                         continue;
1063
1064                 /*
1065                  * Devices of this domain are behind this IOMMU
1066                  * We need to wait for completion of all commands.
1067                  */
1068                 iommu_completion_wait(amd_iommus[i]);
1069         }
1070 }
1071
1072
1073 /*
1074  * This function flushes the DTEs for all devices in domain
1075  */
1076 static void domain_flush_devices(struct protection_domain *domain)
1077 {
1078         struct iommu_dev_data *dev_data;
1079
1080         list_for_each_entry(dev_data, &domain->dev_list, list)
1081                 device_flush_dte(dev_data);
1082 }
1083
1084 /****************************************************************************
1085  *
1086  * The functions below are used the create the page table mappings for
1087  * unity mapped regions.
1088  *
1089  ****************************************************************************/
1090
1091 /*
1092  * This function is used to add another level to an IO page table. Adding
1093  * another level increases the size of the address space by 9 bits to a size up
1094  * to 64 bits.
1095  */
1096 static bool increase_address_space(struct protection_domain *domain,
1097                                    gfp_t gfp)
1098 {
1099         u64 *pte;
1100
1101         if (domain->mode == PAGE_MODE_6_LEVEL)
1102                 /* address space already 64 bit large */
1103                 return false;
1104
1105         pte = (void *)get_zeroed_page(gfp);
1106         if (!pte)
1107                 return false;
1108
1109         *pte             = PM_LEVEL_PDE(domain->mode,
1110                                         virt_to_phys(domain->pt_root));
1111         domain->pt_root  = pte;
1112         domain->mode    += 1;
1113         domain->updated  = true;
1114
1115         return true;
1116 }
1117
1118 static u64 *alloc_pte(struct protection_domain *domain,
1119                       unsigned long address,
1120                       unsigned long page_size,
1121                       u64 **pte_page,
1122                       gfp_t gfp)
1123 {
1124         int level, end_lvl;
1125         u64 *pte, *page;
1126
1127         BUG_ON(!is_power_of_2(page_size));
1128
1129         while (address > PM_LEVEL_SIZE(domain->mode))
1130                 increase_address_space(domain, gfp);
1131
1132         level   = domain->mode - 1;
1133         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1134         address = PAGE_SIZE_ALIGN(address, page_size);
1135         end_lvl = PAGE_SIZE_LEVEL(page_size);
1136
1137         while (level > end_lvl) {
1138                 if (!IOMMU_PTE_PRESENT(*pte)) {
1139                         page = (u64 *)get_zeroed_page(gfp);
1140                         if (!page)
1141                                 return NULL;
1142                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1143                 }
1144
1145                 /* No level skipping support yet */
1146                 if (PM_PTE_LEVEL(*pte) != level)
1147                         return NULL;
1148
1149                 level -= 1;
1150
1151                 pte = IOMMU_PTE_PAGE(*pte);
1152
1153                 if (pte_page && level == end_lvl)
1154                         *pte_page = pte;
1155
1156                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1157         }
1158
1159         return pte;
1160 }
1161
1162 /*
1163  * This function checks if there is a PTE for a given dma address. If
1164  * there is one, it returns the pointer to it.
1165  */
1166 static u64 *fetch_pte(struct protection_domain *domain, unsigned long address)
1167 {
1168         int level;
1169         u64 *pte;
1170
1171         if (address > PM_LEVEL_SIZE(domain->mode))
1172                 return NULL;
1173
1174         level   =  domain->mode - 1;
1175         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1176
1177         while (level > 0) {
1178
1179                 /* Not Present */
1180                 if (!IOMMU_PTE_PRESENT(*pte))
1181                         return NULL;
1182
1183                 /* Large PTE */
1184                 if (PM_PTE_LEVEL(*pte) == 0x07) {
1185                         unsigned long pte_mask, __pte;
1186
1187                         /*
1188                          * If we have a series of large PTEs, make
1189                          * sure to return a pointer to the first one.
1190                          */
1191                         pte_mask = PTE_PAGE_SIZE(*pte);
1192                         pte_mask = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1193                         __pte    = ((unsigned long)pte) & pte_mask;
1194
1195                         return (u64 *)__pte;
1196                 }
1197
1198                 /* No level skipping support yet */
1199                 if (PM_PTE_LEVEL(*pte) != level)
1200                         return NULL;
1201
1202                 level -= 1;
1203
1204                 /* Walk to the next level */
1205                 pte = IOMMU_PTE_PAGE(*pte);
1206                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1207         }
1208
1209         return pte;
1210 }
1211
1212 /*
1213  * Generic mapping functions. It maps a physical address into a DMA
1214  * address space. It allocates the page table pages if necessary.
1215  * In the future it can be extended to a generic mapping function
1216  * supporting all features of AMD IOMMU page tables like level skipping
1217  * and full 64 bit address spaces.
1218  */
1219 static int iommu_map_page(struct protection_domain *dom,
1220                           unsigned long bus_addr,
1221                           unsigned long phys_addr,
1222                           int prot,
1223                           unsigned long page_size)
1224 {
1225         u64 __pte, *pte;
1226         int i, count;
1227
1228         if (!(prot & IOMMU_PROT_MASK))
1229                 return -EINVAL;
1230
1231         bus_addr  = PAGE_ALIGN(bus_addr);
1232         phys_addr = PAGE_ALIGN(phys_addr);
1233         count     = PAGE_SIZE_PTE_COUNT(page_size);
1234         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1235
1236         for (i = 0; i < count; ++i)
1237                 if (IOMMU_PTE_PRESENT(pte[i]))
1238                         return -EBUSY;
1239
1240         if (page_size > PAGE_SIZE) {
1241                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1242                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1243         } else
1244                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1245
1246         if (prot & IOMMU_PROT_IR)
1247                 __pte |= IOMMU_PTE_IR;
1248         if (prot & IOMMU_PROT_IW)
1249                 __pte |= IOMMU_PTE_IW;
1250
1251         for (i = 0; i < count; ++i)
1252                 pte[i] = __pte;
1253
1254         update_domain(dom);
1255
1256         return 0;
1257 }
1258
1259 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1260                                       unsigned long bus_addr,
1261                                       unsigned long page_size)
1262 {
1263         unsigned long long unmap_size, unmapped;
1264         u64 *pte;
1265
1266         BUG_ON(!is_power_of_2(page_size));
1267
1268         unmapped = 0;
1269
1270         while (unmapped < page_size) {
1271
1272                 pte = fetch_pte(dom, bus_addr);
1273
1274                 if (!pte) {
1275                         /*
1276                          * No PTE for this address
1277                          * move forward in 4kb steps
1278                          */
1279                         unmap_size = PAGE_SIZE;
1280                 } else if (PM_PTE_LEVEL(*pte) == 0) {
1281                         /* 4kb PTE found for this address */
1282                         unmap_size = PAGE_SIZE;
1283                         *pte       = 0ULL;
1284                 } else {
1285                         int count, i;
1286
1287                         /* Large PTE found which maps this address */
1288                         unmap_size = PTE_PAGE_SIZE(*pte);
1289                         count      = PAGE_SIZE_PTE_COUNT(unmap_size);
1290                         for (i = 0; i < count; i++)
1291                                 pte[i] = 0ULL;
1292                 }
1293
1294                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1295                 unmapped += unmap_size;
1296         }
1297
1298         BUG_ON(!is_power_of_2(unmapped));
1299
1300         return unmapped;
1301 }
1302
1303 /*
1304  * This function checks if a specific unity mapping entry is needed for
1305  * this specific IOMMU.
1306  */
1307 static int iommu_for_unity_map(struct amd_iommu *iommu,
1308                                struct unity_map_entry *entry)
1309 {
1310         u16 bdf, i;
1311
1312         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1313                 bdf = amd_iommu_alias_table[i];
1314                 if (amd_iommu_rlookup_table[bdf] == iommu)
1315                         return 1;
1316         }
1317
1318         return 0;
1319 }
1320
1321 /*
1322  * This function actually applies the mapping to the page table of the
1323  * dma_ops domain.
1324  */
1325 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1326                              struct unity_map_entry *e)
1327 {
1328         u64 addr;
1329         int ret;
1330
1331         for (addr = e->address_start; addr < e->address_end;
1332              addr += PAGE_SIZE) {
1333                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1334                                      PAGE_SIZE);
1335                 if (ret)
1336                         return ret;
1337                 /*
1338                  * if unity mapping is in aperture range mark the page
1339                  * as allocated in the aperture
1340                  */
1341                 if (addr < dma_dom->aperture_size)
1342                         __set_bit(addr >> PAGE_SHIFT,
1343                                   dma_dom->aperture[0]->bitmap);
1344         }
1345
1346         return 0;
1347 }
1348
1349 /*
1350  * Init the unity mappings for a specific IOMMU in the system
1351  *
1352  * Basically iterates over all unity mapping entries and applies them to
1353  * the default domain DMA of that IOMMU if necessary.
1354  */
1355 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1356 {
1357         struct unity_map_entry *entry;
1358         int ret;
1359
1360         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1361                 if (!iommu_for_unity_map(iommu, entry))
1362                         continue;
1363                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1364                 if (ret)
1365                         return ret;
1366         }
1367
1368         return 0;
1369 }
1370
1371 /*
1372  * Inits the unity mappings required for a specific device
1373  */
1374 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1375                                           u16 devid)
1376 {
1377         struct unity_map_entry *e;
1378         int ret;
1379
1380         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1381                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1382                         continue;
1383                 ret = dma_ops_unity_map(dma_dom, e);
1384                 if (ret)
1385                         return ret;
1386         }
1387
1388         return 0;
1389 }
1390
1391 /****************************************************************************
1392  *
1393  * The next functions belong to the address allocator for the dma_ops
1394  * interface functions. They work like the allocators in the other IOMMU
1395  * drivers. Its basically a bitmap which marks the allocated pages in
1396  * the aperture. Maybe it could be enhanced in the future to a more
1397  * efficient allocator.
1398  *
1399  ****************************************************************************/
1400
1401 /*
1402  * The address allocator core functions.
1403  *
1404  * called with domain->lock held
1405  */
1406
1407 /*
1408  * Used to reserve address ranges in the aperture (e.g. for exclusion
1409  * ranges.
1410  */
1411 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1412                                       unsigned long start_page,
1413                                       unsigned int pages)
1414 {
1415         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1416
1417         if (start_page + pages > last_page)
1418                 pages = last_page - start_page;
1419
1420         for (i = start_page; i < start_page + pages; ++i) {
1421                 int index = i / APERTURE_RANGE_PAGES;
1422                 int page  = i % APERTURE_RANGE_PAGES;
1423                 __set_bit(page, dom->aperture[index]->bitmap);
1424         }
1425 }
1426
1427 /*
1428  * This function is used to add a new aperture range to an existing
1429  * aperture in case of dma_ops domain allocation or address allocation
1430  * failure.
1431  */
1432 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1433                            bool populate, gfp_t gfp)
1434 {
1435         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1436         struct amd_iommu *iommu;
1437         unsigned long i, old_size;
1438
1439 #ifdef CONFIG_IOMMU_STRESS
1440         populate = false;
1441 #endif
1442
1443         if (index >= APERTURE_MAX_RANGES)
1444                 return -ENOMEM;
1445
1446         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1447         if (!dma_dom->aperture[index])
1448                 return -ENOMEM;
1449
1450         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1451         if (!dma_dom->aperture[index]->bitmap)
1452                 goto out_free;
1453
1454         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1455
1456         if (populate) {
1457                 unsigned long address = dma_dom->aperture_size;
1458                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1459                 u64 *pte, *pte_page;
1460
1461                 for (i = 0; i < num_ptes; ++i) {
1462                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1463                                         &pte_page, gfp);
1464                         if (!pte)
1465                                 goto out_free;
1466
1467                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1468
1469                         address += APERTURE_RANGE_SIZE / 64;
1470                 }
1471         }
1472
1473         old_size                = dma_dom->aperture_size;
1474         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1475
1476         /* Reserve address range used for MSI messages */
1477         if (old_size < MSI_ADDR_BASE_LO &&
1478             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1479                 unsigned long spage;
1480                 int pages;
1481
1482                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1483                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1484
1485                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1486         }
1487
1488         /* Initialize the exclusion range if necessary */
1489         for_each_iommu(iommu) {
1490                 if (iommu->exclusion_start &&
1491                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1492                     && iommu->exclusion_start < dma_dom->aperture_size) {
1493                         unsigned long startpage;
1494                         int pages = iommu_num_pages(iommu->exclusion_start,
1495                                                     iommu->exclusion_length,
1496                                                     PAGE_SIZE);
1497                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1498                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1499                 }
1500         }
1501
1502         /*
1503          * Check for areas already mapped as present in the new aperture
1504          * range and mark those pages as reserved in the allocator. Such
1505          * mappings may already exist as a result of requested unity
1506          * mappings for devices.
1507          */
1508         for (i = dma_dom->aperture[index]->offset;
1509              i < dma_dom->aperture_size;
1510              i += PAGE_SIZE) {
1511                 u64 *pte = fetch_pte(&dma_dom->domain, i);
1512                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1513                         continue;
1514
1515                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1516         }
1517
1518         update_domain(&dma_dom->domain);
1519
1520         return 0;
1521
1522 out_free:
1523         update_domain(&dma_dom->domain);
1524
1525         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1526
1527         kfree(dma_dom->aperture[index]);
1528         dma_dom->aperture[index] = NULL;
1529
1530         return -ENOMEM;
1531 }
1532
1533 static unsigned long dma_ops_area_alloc(struct device *dev,
1534                                         struct dma_ops_domain *dom,
1535                                         unsigned int pages,
1536                                         unsigned long align_mask,
1537                                         u64 dma_mask,
1538                                         unsigned long start)
1539 {
1540         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1541         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1542         int i = start >> APERTURE_RANGE_SHIFT;
1543         unsigned long boundary_size;
1544         unsigned long address = -1;
1545         unsigned long limit;
1546
1547         next_bit >>= PAGE_SHIFT;
1548
1549         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1550                         PAGE_SIZE) >> PAGE_SHIFT;
1551
1552         for (;i < max_index; ++i) {
1553                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1554
1555                 if (dom->aperture[i]->offset >= dma_mask)
1556                         break;
1557
1558                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1559                                                dma_mask >> PAGE_SHIFT);
1560
1561                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1562                                            limit, next_bit, pages, 0,
1563                                             boundary_size, align_mask);
1564                 if (address != -1) {
1565                         address = dom->aperture[i]->offset +
1566                                   (address << PAGE_SHIFT);
1567                         dom->next_address = address + (pages << PAGE_SHIFT);
1568                         break;
1569                 }
1570
1571                 next_bit = 0;
1572         }
1573
1574         return address;
1575 }
1576
1577 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1578                                              struct dma_ops_domain *dom,
1579                                              unsigned int pages,
1580                                              unsigned long align_mask,
1581                                              u64 dma_mask)
1582 {
1583         unsigned long address;
1584
1585 #ifdef CONFIG_IOMMU_STRESS
1586         dom->next_address = 0;
1587         dom->need_flush = true;
1588 #endif
1589
1590         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1591                                      dma_mask, dom->next_address);
1592
1593         if (address == -1) {
1594                 dom->next_address = 0;
1595                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1596                                              dma_mask, 0);
1597                 dom->need_flush = true;
1598         }
1599
1600         if (unlikely(address == -1))
1601                 address = DMA_ERROR_CODE;
1602
1603         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1604
1605         return address;
1606 }
1607
1608 /*
1609  * The address free function.
1610  *
1611  * called with domain->lock held
1612  */
1613 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1614                                    unsigned long address,
1615                                    unsigned int pages)
1616 {
1617         unsigned i = address >> APERTURE_RANGE_SHIFT;
1618         struct aperture_range *range = dom->aperture[i];
1619
1620         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1621
1622 #ifdef CONFIG_IOMMU_STRESS
1623         if (i < 4)
1624                 return;
1625 #endif
1626
1627         if (address >= dom->next_address)
1628                 dom->need_flush = true;
1629
1630         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1631
1632         bitmap_clear(range->bitmap, address, pages);
1633
1634 }
1635
1636 /****************************************************************************
1637  *
1638  * The next functions belong to the domain allocation. A domain is
1639  * allocated for every IOMMU as the default domain. If device isolation
1640  * is enabled, every device get its own domain. The most important thing
1641  * about domains is the page table mapping the DMA address space they
1642  * contain.
1643  *
1644  ****************************************************************************/
1645
1646 /*
1647  * This function adds a protection domain to the global protection domain list
1648  */
1649 static void add_domain_to_list(struct protection_domain *domain)
1650 {
1651         unsigned long flags;
1652
1653         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1654         list_add(&domain->list, &amd_iommu_pd_list);
1655         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1656 }
1657
1658 /*
1659  * This function removes a protection domain to the global
1660  * protection domain list
1661  */
1662 static void del_domain_from_list(struct protection_domain *domain)
1663 {
1664         unsigned long flags;
1665
1666         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1667         list_del(&domain->list);
1668         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1669 }
1670
1671 static u16 domain_id_alloc(void)
1672 {
1673         unsigned long flags;
1674         int id;
1675
1676         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1677         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1678         BUG_ON(id == 0);
1679         if (id > 0 && id < MAX_DOMAIN_ID)
1680                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1681         else
1682                 id = 0;
1683         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1684
1685         return id;
1686 }
1687
1688 static void domain_id_free(int id)
1689 {
1690         unsigned long flags;
1691
1692         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1693         if (id > 0 && id < MAX_DOMAIN_ID)
1694                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1695         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1696 }
1697
1698 static void free_pagetable(struct protection_domain *domain)
1699 {
1700         int i, j;
1701         u64 *p1, *p2, *p3;
1702
1703         p1 = domain->pt_root;
1704
1705         if (!p1)
1706                 return;
1707
1708         for (i = 0; i < 512; ++i) {
1709                 if (!IOMMU_PTE_PRESENT(p1[i]))
1710                         continue;
1711
1712                 p2 = IOMMU_PTE_PAGE(p1[i]);
1713                 for (j = 0; j < 512; ++j) {
1714                         if (!IOMMU_PTE_PRESENT(p2[j]))
1715                                 continue;
1716                         p3 = IOMMU_PTE_PAGE(p2[j]);
1717                         free_page((unsigned long)p3);
1718                 }
1719
1720                 free_page((unsigned long)p2);
1721         }
1722
1723         free_page((unsigned long)p1);
1724
1725         domain->pt_root = NULL;
1726 }
1727
1728 static void free_gcr3_tbl_level1(u64 *tbl)
1729 {
1730         u64 *ptr;
1731         int i;
1732
1733         for (i = 0; i < 512; ++i) {
1734                 if (!(tbl[i] & GCR3_VALID))
1735                         continue;
1736
1737                 ptr = __va(tbl[i] & PAGE_MASK);
1738
1739                 free_page((unsigned long)ptr);
1740         }
1741 }
1742
1743 static void free_gcr3_tbl_level2(u64 *tbl)
1744 {
1745         u64 *ptr;
1746         int i;
1747
1748         for (i = 0; i < 512; ++i) {
1749                 if (!(tbl[i] & GCR3_VALID))
1750                         continue;
1751
1752                 ptr = __va(tbl[i] & PAGE_MASK);
1753
1754                 free_gcr3_tbl_level1(ptr);
1755         }
1756 }
1757
1758 static void free_gcr3_table(struct protection_domain *domain)
1759 {
1760         if (domain->glx == 2)
1761                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1762         else if (domain->glx == 1)
1763                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1764         else if (domain->glx != 0)
1765                 BUG();
1766
1767         free_page((unsigned long)domain->gcr3_tbl);
1768 }
1769
1770 /*
1771  * Free a domain, only used if something went wrong in the
1772  * allocation path and we need to free an already allocated page table
1773  */
1774 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1775 {
1776         int i;
1777
1778         if (!dom)
1779                 return;
1780
1781         del_domain_from_list(&dom->domain);
1782
1783         free_pagetable(&dom->domain);
1784
1785         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1786                 if (!dom->aperture[i])
1787                         continue;
1788                 free_page((unsigned long)dom->aperture[i]->bitmap);
1789                 kfree(dom->aperture[i]);
1790         }
1791
1792         kfree(dom);
1793 }
1794
1795 /*
1796  * Allocates a new protection domain usable for the dma_ops functions.
1797  * It also initializes the page table and the address allocator data
1798  * structures required for the dma_ops interface
1799  */
1800 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1801 {
1802         struct dma_ops_domain *dma_dom;
1803
1804         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1805         if (!dma_dom)
1806                 return NULL;
1807
1808         spin_lock_init(&dma_dom->domain.lock);
1809
1810         dma_dom->domain.id = domain_id_alloc();
1811         if (dma_dom->domain.id == 0)
1812                 goto free_dma_dom;
1813         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
1814         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1815         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1816         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1817         dma_dom->domain.priv = dma_dom;
1818         if (!dma_dom->domain.pt_root)
1819                 goto free_dma_dom;
1820
1821         dma_dom->need_flush = false;
1822         dma_dom->target_dev = 0xffff;
1823
1824         add_domain_to_list(&dma_dom->domain);
1825
1826         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1827                 goto free_dma_dom;
1828
1829         /*
1830          * mark the first page as allocated so we never return 0 as
1831          * a valid dma-address. So we can use 0 as error value
1832          */
1833         dma_dom->aperture[0]->bitmap[0] = 1;
1834         dma_dom->next_address = 0;
1835
1836
1837         return dma_dom;
1838
1839 free_dma_dom:
1840         dma_ops_domain_free(dma_dom);
1841
1842         return NULL;
1843 }
1844
1845 /*
1846  * little helper function to check whether a given protection domain is a
1847  * dma_ops domain
1848  */
1849 static bool dma_ops_domain(struct protection_domain *domain)
1850 {
1851         return domain->flags & PD_DMA_OPS_MASK;
1852 }
1853
1854 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1855 {
1856         u64 pte_root = 0;
1857         u64 flags = 0;
1858
1859         if (domain->mode != PAGE_MODE_NONE)
1860                 pte_root = virt_to_phys(domain->pt_root);
1861
1862         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1863                     << DEV_ENTRY_MODE_SHIFT;
1864         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1865
1866         flags = amd_iommu_dev_table[devid].data[1];
1867
1868         if (ats)
1869                 flags |= DTE_FLAG_IOTLB;
1870
1871         if (domain->flags & PD_IOMMUV2_MASK) {
1872                 u64 gcr3 = __pa(domain->gcr3_tbl);
1873                 u64 glx  = domain->glx;
1874                 u64 tmp;
1875
1876                 pte_root |= DTE_FLAG_GV;
1877                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1878
1879                 /* First mask out possible old values for GCR3 table */
1880                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1881                 flags    &= ~tmp;
1882
1883                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1884                 flags    &= ~tmp;
1885
1886                 /* Encode GCR3 table into DTE */
1887                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1888                 pte_root |= tmp;
1889
1890                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1891                 flags    |= tmp;
1892
1893                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1894                 flags    |= tmp;
1895         }
1896
1897         flags &= ~(0xffffUL);
1898         flags |= domain->id;
1899
1900         amd_iommu_dev_table[devid].data[1]  = flags;
1901         amd_iommu_dev_table[devid].data[0]  = pte_root;
1902 }
1903
1904 static void clear_dte_entry(u16 devid)
1905 {
1906         /* remove entry from the device table seen by the hardware */
1907         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
1908         amd_iommu_dev_table[devid].data[1] = 0;
1909
1910         amd_iommu_apply_erratum_63(devid);
1911 }
1912
1913 static void do_attach(struct iommu_dev_data *dev_data,
1914                       struct protection_domain *domain)
1915 {
1916         struct amd_iommu *iommu;
1917         bool ats;
1918
1919         iommu = amd_iommu_rlookup_table[dev_data->devid];
1920         ats   = dev_data->ats.enabled;
1921
1922         /* Update data structures */
1923         dev_data->domain = domain;
1924         list_add(&dev_data->list, &domain->dev_list);
1925         set_dte_entry(dev_data->devid, domain, ats);
1926
1927         /* Do reference counting */
1928         domain->dev_iommu[iommu->index] += 1;
1929         domain->dev_cnt                 += 1;
1930
1931         /* Flush the DTE entry */
1932         device_flush_dte(dev_data);
1933 }
1934
1935 static void do_detach(struct iommu_dev_data *dev_data)
1936 {
1937         struct amd_iommu *iommu;
1938
1939         iommu = amd_iommu_rlookup_table[dev_data->devid];
1940
1941         /* decrease reference counters */
1942         dev_data->domain->dev_iommu[iommu->index] -= 1;
1943         dev_data->domain->dev_cnt                 -= 1;
1944
1945         /* Update data structures */
1946         dev_data->domain = NULL;
1947         list_del(&dev_data->list);
1948         clear_dte_entry(dev_data->devid);
1949
1950         /* Flush the DTE entry */
1951         device_flush_dte(dev_data);
1952 }
1953
1954 /*
1955  * If a device is not yet associated with a domain, this function does
1956  * assigns it visible for the hardware
1957  */
1958 static int __attach_device(struct iommu_dev_data *dev_data,
1959                            struct protection_domain *domain)
1960 {
1961         int ret;
1962
1963         /* lock domain */
1964         spin_lock(&domain->lock);
1965
1966         if (dev_data->alias_data != NULL) {
1967                 struct iommu_dev_data *alias_data = dev_data->alias_data;
1968
1969                 /* Some sanity checks */
1970                 ret = -EBUSY;
1971                 if (alias_data->domain != NULL &&
1972                                 alias_data->domain != domain)
1973                         goto out_unlock;
1974
1975                 if (dev_data->domain != NULL &&
1976                                 dev_data->domain != domain)
1977                         goto out_unlock;
1978
1979                 /* Do real assignment */
1980                 if (alias_data->domain == NULL)
1981                         do_attach(alias_data, domain);
1982
1983                 atomic_inc(&alias_data->bind);
1984         }
1985
1986         if (dev_data->domain == NULL)
1987                 do_attach(dev_data, domain);
1988
1989         atomic_inc(&dev_data->bind);
1990
1991         ret = 0;
1992
1993 out_unlock:
1994
1995         /* ready */
1996         spin_unlock(&domain->lock);
1997
1998         return ret;
1999 }
2000
2001
2002 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2003 {
2004         pci_disable_ats(pdev);
2005         pci_disable_pri(pdev);
2006         pci_disable_pasid(pdev);
2007 }
2008
2009 /* FIXME: Change generic reset-function to do the same */
2010 static int pri_reset_while_enabled(struct pci_dev *pdev)
2011 {
2012         u16 control;
2013         int pos;
2014
2015         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2016         if (!pos)
2017                 return -EINVAL;
2018
2019         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2020         control |= PCI_PRI_CTRL_RESET;
2021         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2022
2023         return 0;
2024 }
2025
2026 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2027 {
2028         bool reset_enable;
2029         int reqs, ret;
2030
2031         /* FIXME: Hardcode number of outstanding requests for now */
2032         reqs = 32;
2033         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2034                 reqs = 1;
2035         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2036
2037         /* Only allow access to user-accessible pages */
2038         ret = pci_enable_pasid(pdev, 0);
2039         if (ret)
2040                 goto out_err;
2041
2042         /* First reset the PRI state of the device */
2043         ret = pci_reset_pri(pdev);
2044         if (ret)
2045                 goto out_err;
2046
2047         /* Enable PRI */
2048         ret = pci_enable_pri(pdev, reqs);
2049         if (ret)
2050                 goto out_err;
2051
2052         if (reset_enable) {
2053                 ret = pri_reset_while_enabled(pdev);
2054                 if (ret)
2055                         goto out_err;
2056         }
2057
2058         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2059         if (ret)
2060                 goto out_err;
2061
2062         return 0;
2063
2064 out_err:
2065         pci_disable_pri(pdev);
2066         pci_disable_pasid(pdev);
2067
2068         return ret;
2069 }
2070
2071 /* FIXME: Move this to PCI code */
2072 #define PCI_PRI_TLP_OFF         (1 << 15)
2073
2074 bool pci_pri_tlp_required(struct pci_dev *pdev)
2075 {
2076         u16 status;
2077         int pos;
2078
2079         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2080         if (!pos)
2081                 return false;
2082
2083         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2084
2085         return (status & PCI_PRI_TLP_OFF) ? true : false;
2086 }
2087
2088 /*
2089  * If a device is not yet associated with a domain, this function does
2090  * assigns it visible for the hardware
2091  */
2092 static int attach_device(struct device *dev,
2093                          struct protection_domain *domain)
2094 {
2095         struct pci_dev *pdev = to_pci_dev(dev);
2096         struct iommu_dev_data *dev_data;
2097         unsigned long flags;
2098         int ret;
2099
2100         dev_data = get_dev_data(dev);
2101
2102         if (domain->flags & PD_IOMMUV2_MASK) {
2103                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2104                         return -EINVAL;
2105
2106                 if (pdev_iommuv2_enable(pdev) != 0)
2107                         return -EINVAL;
2108
2109                 dev_data->ats.enabled = true;
2110                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2111                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2112         } else if (amd_iommu_iotlb_sup &&
2113                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2114                 dev_data->ats.enabled = true;
2115                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2116         }
2117
2118         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2119         ret = __attach_device(dev_data, domain);
2120         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2121
2122         /*
2123          * We might boot into a crash-kernel here. The crashed kernel
2124          * left the caches in the IOMMU dirty. So we have to flush
2125          * here to evict all dirty stuff.
2126          */
2127         domain_flush_tlb_pde(domain);
2128
2129         return ret;
2130 }
2131
2132 /*
2133  * Removes a device from a protection domain (unlocked)
2134  */
2135 static void __detach_device(struct iommu_dev_data *dev_data)
2136 {
2137         struct protection_domain *domain;
2138         unsigned long flags;
2139
2140         BUG_ON(!dev_data->domain);
2141
2142         domain = dev_data->domain;
2143
2144         spin_lock_irqsave(&domain->lock, flags);
2145
2146         if (dev_data->alias_data != NULL) {
2147                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2148
2149                 if (atomic_dec_and_test(&alias_data->bind))
2150                         do_detach(alias_data);
2151         }
2152
2153         if (atomic_dec_and_test(&dev_data->bind))
2154                 do_detach(dev_data);
2155
2156         spin_unlock_irqrestore(&domain->lock, flags);
2157
2158         /*
2159          * If we run in passthrough mode the device must be assigned to the
2160          * passthrough domain if it is detached from any other domain.
2161          * Make sure we can deassign from the pt_domain itself.
2162          */
2163         if (dev_data->passthrough &&
2164             (dev_data->domain == NULL && domain != pt_domain))
2165                 __attach_device(dev_data, pt_domain);
2166 }
2167
2168 /*
2169  * Removes a device from a protection domain (with devtable_lock held)
2170  */
2171 static void detach_device(struct device *dev)
2172 {
2173         struct protection_domain *domain;
2174         struct iommu_dev_data *dev_data;
2175         unsigned long flags;
2176
2177         dev_data = get_dev_data(dev);
2178         domain   = dev_data->domain;
2179
2180         /* lock device table */
2181         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2182         __detach_device(dev_data);
2183         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2184
2185         if (domain->flags & PD_IOMMUV2_MASK)
2186                 pdev_iommuv2_disable(to_pci_dev(dev));
2187         else if (dev_data->ats.enabled)
2188                 pci_disable_ats(to_pci_dev(dev));
2189
2190         dev_data->ats.enabled = false;
2191 }
2192
2193 /*
2194  * Find out the protection domain structure for a given PCI device. This
2195  * will give us the pointer to the page table root for example.
2196  */
2197 static struct protection_domain *domain_for_device(struct device *dev)
2198 {
2199         struct iommu_dev_data *dev_data;
2200         struct protection_domain *dom = NULL;
2201         unsigned long flags;
2202
2203         dev_data   = get_dev_data(dev);
2204
2205         if (dev_data->domain)
2206                 return dev_data->domain;
2207
2208         if (dev_data->alias_data != NULL) {
2209                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2210
2211                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2212                 if (alias_data->domain != NULL) {
2213                         __attach_device(dev_data, alias_data->domain);
2214                         dom = alias_data->domain;
2215                 }
2216                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2217         }
2218
2219         return dom;
2220 }
2221
2222 static int device_change_notifier(struct notifier_block *nb,
2223                                   unsigned long action, void *data)
2224 {
2225         struct dma_ops_domain *dma_domain;
2226         struct protection_domain *domain;
2227         struct iommu_dev_data *dev_data;
2228         struct device *dev = data;
2229         struct amd_iommu *iommu;
2230         unsigned long flags;
2231         u16 devid;
2232
2233         if (!check_device(dev))
2234                 return 0;
2235
2236         devid    = get_device_id(dev);
2237         iommu    = amd_iommu_rlookup_table[devid];
2238         dev_data = get_dev_data(dev);
2239
2240         switch (action) {
2241         case BUS_NOTIFY_UNBOUND_DRIVER:
2242
2243                 domain = domain_for_device(dev);
2244
2245                 if (!domain)
2246                         goto out;
2247                 if (dev_data->passthrough)
2248                         break;
2249                 detach_device(dev);
2250                 break;
2251         case BUS_NOTIFY_ADD_DEVICE:
2252
2253                 iommu_init_device(dev);
2254
2255                 domain = domain_for_device(dev);
2256
2257                 /* allocate a protection domain if a device is added */
2258                 dma_domain = find_protection_domain(devid);
2259                 if (dma_domain)
2260                         goto out;
2261                 dma_domain = dma_ops_domain_alloc();
2262                 if (!dma_domain)
2263                         goto out;
2264                 dma_domain->target_dev = devid;
2265
2266                 spin_lock_irqsave(&iommu_pd_list_lock, flags);
2267                 list_add_tail(&dma_domain->list, &iommu_pd_list);
2268                 spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2269
2270                 break;
2271         case BUS_NOTIFY_DEL_DEVICE:
2272
2273                 iommu_uninit_device(dev);
2274
2275         default:
2276                 goto out;
2277         }
2278
2279         iommu_completion_wait(iommu);
2280
2281 out:
2282         return 0;
2283 }
2284
2285 static struct notifier_block device_nb = {
2286         .notifier_call = device_change_notifier,
2287 };
2288
2289 void amd_iommu_init_notifier(void)
2290 {
2291         bus_register_notifier(&pci_bus_type, &device_nb);
2292 }
2293
2294 /*****************************************************************************
2295  *
2296  * The next functions belong to the dma_ops mapping/unmapping code.
2297  *
2298  *****************************************************************************/
2299
2300 /*
2301  * In the dma_ops path we only have the struct device. This function
2302  * finds the corresponding IOMMU, the protection domain and the
2303  * requestor id for a given device.
2304  * If the device is not yet associated with a domain this is also done
2305  * in this function.
2306  */
2307 static struct protection_domain *get_domain(struct device *dev)
2308 {
2309         struct protection_domain *domain;
2310         struct dma_ops_domain *dma_dom;
2311         u16 devid = get_device_id(dev);
2312
2313         if (!check_device(dev))
2314                 return ERR_PTR(-EINVAL);
2315
2316         domain = domain_for_device(dev);
2317         if (domain != NULL && !dma_ops_domain(domain))
2318                 return ERR_PTR(-EBUSY);
2319
2320         if (domain != NULL)
2321                 return domain;
2322
2323         /* Device not bount yet - bind it */
2324         dma_dom = find_protection_domain(devid);
2325         if (!dma_dom)
2326                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2327         attach_device(dev, &dma_dom->domain);
2328         DUMP_printk("Using protection domain %d for device %s\n",
2329                     dma_dom->domain.id, dev_name(dev));
2330
2331         return &dma_dom->domain;
2332 }
2333
2334 static void update_device_table(struct protection_domain *domain)
2335 {
2336         struct iommu_dev_data *dev_data;
2337
2338         list_for_each_entry(dev_data, &domain->dev_list, list)
2339                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2340 }
2341
2342 static void update_domain(struct protection_domain *domain)
2343 {
2344         if (!domain->updated)
2345                 return;
2346
2347         update_device_table(domain);
2348
2349         domain_flush_devices(domain);
2350         domain_flush_tlb_pde(domain);
2351
2352         domain->updated = false;
2353 }
2354
2355 /*
2356  * This function fetches the PTE for a given address in the aperture
2357  */
2358 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2359                             unsigned long address)
2360 {
2361         struct aperture_range *aperture;
2362         u64 *pte, *pte_page;
2363
2364         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2365         if (!aperture)
2366                 return NULL;
2367
2368         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2369         if (!pte) {
2370                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2371                                 GFP_ATOMIC);
2372                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2373         } else
2374                 pte += PM_LEVEL_INDEX(0, address);
2375
2376         update_domain(&dom->domain);
2377
2378         return pte;
2379 }
2380
2381 /*
2382  * This is the generic map function. It maps one 4kb page at paddr to
2383  * the given address in the DMA address space for the domain.
2384  */
2385 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2386                                      unsigned long address,
2387                                      phys_addr_t paddr,
2388                                      int direction)
2389 {
2390         u64 *pte, __pte;
2391
2392         WARN_ON(address > dom->aperture_size);
2393
2394         paddr &= PAGE_MASK;
2395
2396         pte  = dma_ops_get_pte(dom, address);
2397         if (!pte)
2398                 return DMA_ERROR_CODE;
2399
2400         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2401
2402         if (direction == DMA_TO_DEVICE)
2403                 __pte |= IOMMU_PTE_IR;
2404         else if (direction == DMA_FROM_DEVICE)
2405                 __pte |= IOMMU_PTE_IW;
2406         else if (direction == DMA_BIDIRECTIONAL)
2407                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2408
2409         WARN_ON(*pte);
2410
2411         *pte = __pte;
2412
2413         return (dma_addr_t)address;
2414 }
2415
2416 /*
2417  * The generic unmapping function for on page in the DMA address space.
2418  */
2419 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2420                                  unsigned long address)
2421 {
2422         struct aperture_range *aperture;
2423         u64 *pte;
2424
2425         if (address >= dom->aperture_size)
2426                 return;
2427
2428         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2429         if (!aperture)
2430                 return;
2431
2432         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2433         if (!pte)
2434                 return;
2435
2436         pte += PM_LEVEL_INDEX(0, address);
2437
2438         WARN_ON(!*pte);
2439
2440         *pte = 0ULL;
2441 }
2442
2443 /*
2444  * This function contains common code for mapping of a physically
2445  * contiguous memory region into DMA address space. It is used by all
2446  * mapping functions provided with this IOMMU driver.
2447  * Must be called with the domain lock held.
2448  */
2449 static dma_addr_t __map_single(struct device *dev,
2450                                struct dma_ops_domain *dma_dom,
2451                                phys_addr_t paddr,
2452                                size_t size,
2453                                int dir,
2454                                bool align,
2455                                u64 dma_mask)
2456 {
2457         dma_addr_t offset = paddr & ~PAGE_MASK;
2458         dma_addr_t address, start, ret;
2459         unsigned int pages;
2460         unsigned long align_mask = 0;
2461         int i;
2462
2463         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2464         paddr &= PAGE_MASK;
2465
2466         INC_STATS_COUNTER(total_map_requests);
2467
2468         if (pages > 1)
2469                 INC_STATS_COUNTER(cross_page);
2470
2471         if (align)
2472                 align_mask = (1UL << get_order(size)) - 1;
2473
2474 retry:
2475         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2476                                           dma_mask);
2477         if (unlikely(address == DMA_ERROR_CODE)) {
2478                 /*
2479                  * setting next_address here will let the address
2480                  * allocator only scan the new allocated range in the
2481                  * first run. This is a small optimization.
2482                  */
2483                 dma_dom->next_address = dma_dom->aperture_size;
2484
2485                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2486                         goto out;
2487
2488                 /*
2489                  * aperture was successfully enlarged by 128 MB, try
2490                  * allocation again
2491                  */
2492                 goto retry;
2493         }
2494
2495         start = address;
2496         for (i = 0; i < pages; ++i) {
2497                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2498                 if (ret == DMA_ERROR_CODE)
2499                         goto out_unmap;
2500
2501                 paddr += PAGE_SIZE;
2502                 start += PAGE_SIZE;
2503         }
2504         address += offset;
2505
2506         ADD_STATS_COUNTER(alloced_io_mem, size);
2507
2508         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2509                 domain_flush_tlb(&dma_dom->domain);
2510                 dma_dom->need_flush = false;
2511         } else if (unlikely(amd_iommu_np_cache))
2512                 domain_flush_pages(&dma_dom->domain, address, size);
2513
2514 out:
2515         return address;
2516
2517 out_unmap:
2518
2519         for (--i; i >= 0; --i) {
2520                 start -= PAGE_SIZE;
2521                 dma_ops_domain_unmap(dma_dom, start);
2522         }
2523
2524         dma_ops_free_addresses(dma_dom, address, pages);
2525
2526         return DMA_ERROR_CODE;
2527 }
2528
2529 /*
2530  * Does the reverse of the __map_single function. Must be called with
2531  * the domain lock held too
2532  */
2533 static void __unmap_single(struct dma_ops_domain *dma_dom,
2534                            dma_addr_t dma_addr,
2535                            size_t size,
2536                            int dir)
2537 {
2538         dma_addr_t flush_addr;
2539         dma_addr_t i, start;
2540         unsigned int pages;
2541
2542         if ((dma_addr == DMA_ERROR_CODE) ||
2543             (dma_addr + size > dma_dom->aperture_size))
2544                 return;
2545
2546         flush_addr = dma_addr;
2547         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2548         dma_addr &= PAGE_MASK;
2549         start = dma_addr;
2550
2551         for (i = 0; i < pages; ++i) {
2552                 dma_ops_domain_unmap(dma_dom, start);
2553                 start += PAGE_SIZE;
2554         }
2555
2556         SUB_STATS_COUNTER(alloced_io_mem, size);
2557
2558         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2559
2560         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2561                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2562                 dma_dom->need_flush = false;
2563         }
2564 }
2565
2566 /*
2567  * The exported map_single function for dma_ops.
2568  */
2569 static dma_addr_t map_page(struct device *dev, struct page *page,
2570                            unsigned long offset, size_t size,
2571                            enum dma_data_direction dir,
2572                            struct dma_attrs *attrs)
2573 {
2574         unsigned long flags;
2575         struct protection_domain *domain;
2576         dma_addr_t addr;
2577         u64 dma_mask;
2578         phys_addr_t paddr = page_to_phys(page) + offset;
2579
2580         INC_STATS_COUNTER(cnt_map_single);
2581
2582         domain = get_domain(dev);
2583         if (PTR_ERR(domain) == -EINVAL)
2584                 return (dma_addr_t)paddr;
2585         else if (IS_ERR(domain))
2586                 return DMA_ERROR_CODE;
2587
2588         dma_mask = *dev->dma_mask;
2589
2590         spin_lock_irqsave(&domain->lock, flags);
2591
2592         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2593                             dma_mask);
2594         if (addr == DMA_ERROR_CODE)
2595                 goto out;
2596
2597         domain_flush_complete(domain);
2598
2599 out:
2600         spin_unlock_irqrestore(&domain->lock, flags);
2601
2602         return addr;
2603 }
2604
2605 /*
2606  * The exported unmap_single function for dma_ops.
2607  */
2608 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2609                        enum dma_data_direction dir, struct dma_attrs *attrs)
2610 {
2611         unsigned long flags;
2612         struct protection_domain *domain;
2613
2614         INC_STATS_COUNTER(cnt_unmap_single);
2615
2616         domain = get_domain(dev);
2617         if (IS_ERR(domain))
2618                 return;
2619
2620         spin_lock_irqsave(&domain->lock, flags);
2621
2622         __unmap_single(domain->priv, dma_addr, size, dir);
2623
2624         domain_flush_complete(domain);
2625
2626         spin_unlock_irqrestore(&domain->lock, flags);
2627 }
2628
2629 /*
2630  * This is a special map_sg function which is used if we should map a
2631  * device which is not handled by an AMD IOMMU in the system.
2632  */
2633 static int map_sg_no_iommu(struct device *dev, struct scatterlist *sglist,
2634                            int nelems, int dir)
2635 {
2636         struct scatterlist *s;
2637         int i;
2638
2639         for_each_sg(sglist, s, nelems, i) {
2640                 s->dma_address = (dma_addr_t)sg_phys(s);
2641                 s->dma_length  = s->length;
2642         }
2643
2644         return nelems;
2645 }
2646
2647 /*
2648  * The exported map_sg function for dma_ops (handles scatter-gather
2649  * lists).
2650  */
2651 static int map_sg(struct device *dev, struct scatterlist *sglist,
2652                   int nelems, enum dma_data_direction dir,
2653                   struct dma_attrs *attrs)
2654 {
2655         unsigned long flags;
2656         struct protection_domain *domain;
2657         int i;
2658         struct scatterlist *s;
2659         phys_addr_t paddr;
2660         int mapped_elems = 0;
2661         u64 dma_mask;
2662
2663         INC_STATS_COUNTER(cnt_map_sg);
2664
2665         domain = get_domain(dev);
2666         if (PTR_ERR(domain) == -EINVAL)
2667                 return map_sg_no_iommu(dev, sglist, nelems, dir);
2668         else if (IS_ERR(domain))
2669                 return 0;
2670
2671         dma_mask = *dev->dma_mask;
2672
2673         spin_lock_irqsave(&domain->lock, flags);
2674
2675         for_each_sg(sglist, s, nelems, i) {
2676                 paddr = sg_phys(s);
2677
2678                 s->dma_address = __map_single(dev, domain->priv,
2679                                               paddr, s->length, dir, false,
2680                                               dma_mask);
2681
2682                 if (s->dma_address) {
2683                         s->dma_length = s->length;
2684                         mapped_elems++;
2685                 } else
2686                         goto unmap;
2687         }
2688
2689         domain_flush_complete(domain);
2690
2691 out:
2692         spin_unlock_irqrestore(&domain->lock, flags);
2693
2694         return mapped_elems;
2695 unmap:
2696         for_each_sg(sglist, s, mapped_elems, i) {
2697                 if (s->dma_address)
2698                         __unmap_single(domain->priv, s->dma_address,
2699                                        s->dma_length, dir);
2700                 s->dma_address = s->dma_length = 0;
2701         }
2702
2703         mapped_elems = 0;
2704
2705         goto out;
2706 }
2707
2708 /*
2709  * The exported map_sg function for dma_ops (handles scatter-gather
2710  * lists).
2711  */
2712 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2713                      int nelems, enum dma_data_direction dir,
2714                      struct dma_attrs *attrs)
2715 {
2716         unsigned long flags;
2717         struct protection_domain *domain;
2718         struct scatterlist *s;
2719         int i;
2720
2721         INC_STATS_COUNTER(cnt_unmap_sg);
2722
2723         domain = get_domain(dev);
2724         if (IS_ERR(domain))
2725                 return;
2726
2727         spin_lock_irqsave(&domain->lock, flags);
2728
2729         for_each_sg(sglist, s, nelems, i) {
2730                 __unmap_single(domain->priv, s->dma_address,
2731                                s->dma_length, dir);
2732                 s->dma_address = s->dma_length = 0;
2733         }
2734
2735         domain_flush_complete(domain);
2736
2737         spin_unlock_irqrestore(&domain->lock, flags);
2738 }
2739
2740 /*
2741  * The exported alloc_coherent function for dma_ops.
2742  */
2743 static void *alloc_coherent(struct device *dev, size_t size,
2744                             dma_addr_t *dma_addr, gfp_t flag,
2745                             struct dma_attrs *attrs)
2746 {
2747         unsigned long flags;
2748         void *virt_addr;
2749         struct protection_domain *domain;
2750         phys_addr_t paddr;
2751         u64 dma_mask = dev->coherent_dma_mask;
2752
2753         INC_STATS_COUNTER(cnt_alloc_coherent);
2754
2755         domain = get_domain(dev);
2756         if (PTR_ERR(domain) == -EINVAL) {
2757                 virt_addr = (void *)__get_free_pages(flag, get_order(size));
2758                 *dma_addr = __pa(virt_addr);
2759                 return virt_addr;
2760         } else if (IS_ERR(domain))
2761                 return NULL;
2762
2763         dma_mask  = dev->coherent_dma_mask;
2764         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2765         flag     |= __GFP_ZERO;
2766
2767         virt_addr = (void *)__get_free_pages(flag, get_order(size));
2768         if (!virt_addr)
2769                 return NULL;
2770
2771         paddr = virt_to_phys(virt_addr);
2772
2773         if (!dma_mask)
2774                 dma_mask = *dev->dma_mask;
2775
2776         spin_lock_irqsave(&domain->lock, flags);
2777
2778         *dma_addr = __map_single(dev, domain->priv, paddr,
2779                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2780
2781         if (*dma_addr == DMA_ERROR_CODE) {
2782                 spin_unlock_irqrestore(&domain->lock, flags);
2783                 goto out_free;
2784         }
2785
2786         domain_flush_complete(domain);
2787
2788         spin_unlock_irqrestore(&domain->lock, flags);
2789
2790         return virt_addr;
2791
2792 out_free:
2793
2794         free_pages((unsigned long)virt_addr, get_order(size));
2795
2796         return NULL;
2797 }
2798
2799 /*
2800  * The exported free_coherent function for dma_ops.
2801  */
2802 static void free_coherent(struct device *dev, size_t size,
2803                           void *virt_addr, dma_addr_t dma_addr,
2804                           struct dma_attrs *attrs)
2805 {
2806         unsigned long flags;
2807         struct protection_domain *domain;
2808
2809         INC_STATS_COUNTER(cnt_free_coherent);
2810
2811         domain = get_domain(dev);
2812         if (IS_ERR(domain))
2813                 goto free_mem;
2814
2815         spin_lock_irqsave(&domain->lock, flags);
2816
2817         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2818
2819         domain_flush_complete(domain);
2820
2821         spin_unlock_irqrestore(&domain->lock, flags);
2822
2823 free_mem:
2824         free_pages((unsigned long)virt_addr, get_order(size));
2825 }
2826
2827 /*
2828  * This function is called by the DMA layer to find out if we can handle a
2829  * particular device. It is part of the dma_ops.
2830  */
2831 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2832 {
2833         return check_device(dev);
2834 }
2835
2836 /*
2837  * The function for pre-allocating protection domains.
2838  *
2839  * If the driver core informs the DMA layer if a driver grabs a device
2840  * we don't need to preallocate the protection domains anymore.
2841  * For now we have to.
2842  */
2843 static void __init prealloc_protection_domains(void)
2844 {
2845         struct iommu_dev_data *dev_data;
2846         struct dma_ops_domain *dma_dom;
2847         struct pci_dev *dev = NULL;
2848         u16 devid;
2849
2850         for_each_pci_dev(dev) {
2851
2852                 /* Do we handle this device? */
2853                 if (!check_device(&dev->dev))
2854                         continue;
2855
2856                 dev_data = get_dev_data(&dev->dev);
2857                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
2858                         /* Make sure passthrough domain is allocated */
2859                         alloc_passthrough_domain();
2860                         dev_data->passthrough = true;
2861                         attach_device(&dev->dev, pt_domain);
2862                         pr_info("AMD-Vi: Using passthough domain for device %s\n",
2863                                 dev_name(&dev->dev));
2864                 }
2865
2866                 /* Is there already any domain for it? */
2867                 if (domain_for_device(&dev->dev))
2868                         continue;
2869
2870                 devid = get_device_id(&dev->dev);
2871
2872                 dma_dom = dma_ops_domain_alloc();
2873                 if (!dma_dom)
2874                         continue;
2875                 init_unity_mappings_for_device(dma_dom, devid);
2876                 dma_dom->target_dev = devid;
2877
2878                 attach_device(&dev->dev, &dma_dom->domain);
2879
2880                 list_add_tail(&dma_dom->list, &iommu_pd_list);
2881         }
2882 }
2883
2884 static struct dma_map_ops amd_iommu_dma_ops = {
2885         .alloc = alloc_coherent,
2886         .free = free_coherent,
2887         .map_page = map_page,
2888         .unmap_page = unmap_page,
2889         .map_sg = map_sg,
2890         .unmap_sg = unmap_sg,
2891         .dma_supported = amd_iommu_dma_supported,
2892 };
2893
2894 static unsigned device_dma_ops_init(void)
2895 {
2896         struct iommu_dev_data *dev_data;
2897         struct pci_dev *pdev = NULL;
2898         unsigned unhandled = 0;
2899
2900         for_each_pci_dev(pdev) {
2901                 if (!check_device(&pdev->dev)) {
2902
2903                         iommu_ignore_device(&pdev->dev);
2904
2905                         unhandled += 1;
2906                         continue;
2907                 }
2908
2909                 dev_data = get_dev_data(&pdev->dev);
2910
2911                 if (!dev_data->passthrough)
2912                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
2913                 else
2914                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
2915         }
2916
2917         return unhandled;
2918 }
2919
2920 /*
2921  * The function which clues the AMD IOMMU driver into dma_ops.
2922  */
2923
2924 void __init amd_iommu_init_api(void)
2925 {
2926         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2927 }
2928
2929 int __init amd_iommu_init_dma_ops(void)
2930 {
2931         struct amd_iommu *iommu;
2932         int ret, unhandled;
2933
2934         /*
2935          * first allocate a default protection domain for every IOMMU we
2936          * found in the system. Devices not assigned to any other
2937          * protection domain will be assigned to the default one.
2938          */
2939         for_each_iommu(iommu) {
2940                 iommu->default_dom = dma_ops_domain_alloc();
2941                 if (iommu->default_dom == NULL)
2942                         return -ENOMEM;
2943                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
2944                 ret = iommu_init_unity_mappings(iommu);
2945                 if (ret)
2946                         goto free_domains;
2947         }
2948
2949         /*
2950          * Pre-allocate the protection domains for each device.
2951          */
2952         prealloc_protection_domains();
2953
2954         iommu_detected = 1;
2955         swiotlb = 0;
2956
2957         /* Make the driver finally visible to the drivers */
2958         unhandled = device_dma_ops_init();
2959         if (unhandled && max_pfn > MAX_DMA32_PFN) {
2960                 /* There are unhandled devices - initialize swiotlb for them */
2961                 swiotlb = 1;
2962         }
2963
2964         amd_iommu_stats_init();
2965
2966         return 0;
2967
2968 free_domains:
2969
2970         for_each_iommu(iommu) {
2971                 if (iommu->default_dom)
2972                         dma_ops_domain_free(iommu->default_dom);
2973         }
2974
2975         return ret;
2976 }
2977
2978 /*****************************************************************************
2979  *
2980  * The following functions belong to the exported interface of AMD IOMMU
2981  *
2982  * This interface allows access to lower level functions of the IOMMU
2983  * like protection domain handling and assignement of devices to domains
2984  * which is not possible with the dma_ops interface.
2985  *
2986  *****************************************************************************/
2987
2988 static void cleanup_domain(struct protection_domain *domain)
2989 {
2990         struct iommu_dev_data *dev_data, *next;
2991         unsigned long flags;
2992
2993         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2994
2995         list_for_each_entry_safe(dev_data, next, &domain->dev_list, list) {
2996                 __detach_device(dev_data);
2997                 atomic_set(&dev_data->bind, 0);
2998         }
2999
3000         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3001 }
3002
3003 static void protection_domain_free(struct protection_domain *domain)
3004 {
3005         if (!domain)
3006                 return;
3007
3008         del_domain_from_list(domain);
3009
3010         if (domain->id)
3011                 domain_id_free(domain->id);
3012
3013         kfree(domain);
3014 }
3015
3016 static struct protection_domain *protection_domain_alloc(void)
3017 {
3018         struct protection_domain *domain;
3019
3020         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3021         if (!domain)
3022                 return NULL;
3023
3024         spin_lock_init(&domain->lock);
3025         mutex_init(&domain->api_lock);
3026         domain->id = domain_id_alloc();
3027         if (!domain->id)
3028                 goto out_err;
3029         INIT_LIST_HEAD(&domain->dev_list);
3030
3031         add_domain_to_list(domain);
3032
3033         return domain;
3034
3035 out_err:
3036         kfree(domain);
3037
3038         return NULL;
3039 }
3040
3041 static int __init alloc_passthrough_domain(void)
3042 {
3043         if (pt_domain != NULL)
3044                 return 0;
3045
3046         /* allocate passthrough domain */
3047         pt_domain = protection_domain_alloc();
3048         if (!pt_domain)
3049                 return -ENOMEM;
3050
3051         pt_domain->mode = PAGE_MODE_NONE;
3052
3053         return 0;
3054 }
3055 static int amd_iommu_domain_init(struct iommu_domain *dom)
3056 {
3057         struct protection_domain *domain;
3058
3059         domain = protection_domain_alloc();
3060         if (!domain)
3061                 goto out_free;
3062
3063         domain->mode    = PAGE_MODE_3_LEVEL;
3064         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3065         if (!domain->pt_root)
3066                 goto out_free;
3067
3068         domain->iommu_domain = dom;
3069
3070         dom->priv = domain;
3071
3072         return 0;
3073
3074 out_free:
3075         protection_domain_free(domain);
3076
3077         return -ENOMEM;
3078 }
3079
3080 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3081 {
3082         struct protection_domain *domain = dom->priv;
3083
3084         if (!domain)
3085                 return;
3086
3087         if (domain->dev_cnt > 0)
3088                 cleanup_domain(domain);
3089
3090         BUG_ON(domain->dev_cnt != 0);
3091
3092         if (domain->mode != PAGE_MODE_NONE)
3093                 free_pagetable(domain);
3094
3095         if (domain->flags & PD_IOMMUV2_MASK)
3096                 free_gcr3_table(domain);
3097
3098         protection_domain_free(domain);
3099
3100         dom->priv = NULL;
3101 }
3102
3103 static void amd_iommu_detach_device(struct iommu_domain *dom,
3104                                     struct device *dev)
3105 {
3106         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3107         struct amd_iommu *iommu;
3108         u16 devid;
3109
3110         if (!check_device(dev))
3111                 return;
3112
3113         devid = get_device_id(dev);
3114
3115         if (dev_data->domain != NULL)
3116                 detach_device(dev);
3117
3118         iommu = amd_iommu_rlookup_table[devid];
3119         if (!iommu)
3120                 return;
3121
3122         iommu_completion_wait(iommu);
3123 }
3124
3125 static int amd_iommu_attach_device(struct iommu_domain *dom,
3126                                    struct device *dev)
3127 {
3128         struct protection_domain *domain = dom->priv;
3129         struct iommu_dev_data *dev_data;
3130         struct amd_iommu *iommu;
3131         int ret;
3132
3133         if (!check_device(dev))
3134                 return -EINVAL;
3135
3136         dev_data = dev->archdata.iommu;
3137
3138         iommu = amd_iommu_rlookup_table[dev_data->devid];
3139         if (!iommu)
3140                 return -EINVAL;
3141
3142         if (dev_data->domain)
3143                 detach_device(dev);
3144
3145         ret = attach_device(dev, domain);
3146
3147         iommu_completion_wait(iommu);
3148
3149         return ret;
3150 }
3151
3152 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3153                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3154 {
3155         struct protection_domain *domain = dom->priv;
3156         int prot = 0;
3157         int ret;
3158
3159         if (domain->mode == PAGE_MODE_NONE)
3160                 return -EINVAL;
3161
3162         if (iommu_prot & IOMMU_READ)
3163                 prot |= IOMMU_PROT_IR;
3164         if (iommu_prot & IOMMU_WRITE)
3165                 prot |= IOMMU_PROT_IW;
3166
3167         mutex_lock(&domain->api_lock);
3168         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3169         mutex_unlock(&domain->api_lock);
3170
3171         return ret;
3172 }
3173
3174 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3175                            size_t page_size)
3176 {
3177         struct protection_domain *domain = dom->priv;
3178         size_t unmap_size;
3179
3180         if (domain->mode == PAGE_MODE_NONE)
3181                 return -EINVAL;
3182
3183         mutex_lock(&domain->api_lock);
3184         unmap_size = iommu_unmap_page(domain, iova, page_size);
3185         mutex_unlock(&domain->api_lock);
3186
3187         domain_flush_tlb_pde(domain);
3188
3189         return unmap_size;
3190 }
3191
3192 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3193                                           unsigned long iova)
3194 {
3195         struct protection_domain *domain = dom->priv;
3196         unsigned long offset_mask;
3197         phys_addr_t paddr;
3198         u64 *pte, __pte;
3199
3200         if (domain->mode == PAGE_MODE_NONE)
3201                 return iova;
3202
3203         pte = fetch_pte(domain, iova);
3204
3205         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3206                 return 0;
3207
3208         if (PM_PTE_LEVEL(*pte) == 0)
3209                 offset_mask = PAGE_SIZE - 1;
3210         else
3211                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3212
3213         __pte = *pte & PM_ADDR_MASK;
3214         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3215
3216         return paddr;
3217 }
3218
3219 static int amd_iommu_domain_has_cap(struct iommu_domain *domain,
3220                                     unsigned long cap)
3221 {
3222         switch (cap) {
3223         case IOMMU_CAP_CACHE_COHERENCY:
3224                 return 1;
3225         }
3226
3227         return 0;
3228 }
3229
3230 static int amd_iommu_device_group(struct device *dev, unsigned int *groupid)
3231 {
3232         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3233         struct pci_dev *pdev = to_pci_dev(dev);
3234         u16 devid;
3235
3236         if (!dev_data)
3237                 return -ENODEV;
3238
3239         if (pdev->is_virtfn || !iommu_group_mf)
3240                 devid = dev_data->devid;
3241         else
3242                 devid = calc_devid(pdev->bus->number,
3243                                    PCI_DEVFN(PCI_SLOT(pdev->devfn), 0));
3244
3245         *groupid = amd_iommu_alias_table[devid];
3246
3247         return 0;
3248 }
3249
3250 static struct iommu_ops amd_iommu_ops = {
3251         .domain_init = amd_iommu_domain_init,
3252         .domain_destroy = amd_iommu_domain_destroy,
3253         .attach_dev = amd_iommu_attach_device,
3254         .detach_dev = amd_iommu_detach_device,
3255         .map = amd_iommu_map,
3256         .unmap = amd_iommu_unmap,
3257         .iova_to_phys = amd_iommu_iova_to_phys,
3258         .domain_has_cap = amd_iommu_domain_has_cap,
3259         .device_group = amd_iommu_device_group,
3260         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3261 };
3262
3263 /*****************************************************************************
3264  *
3265  * The next functions do a basic initialization of IOMMU for pass through
3266  * mode
3267  *
3268  * In passthrough mode the IOMMU is initialized and enabled but not used for
3269  * DMA-API translation.
3270  *
3271  *****************************************************************************/
3272
3273 int __init amd_iommu_init_passthrough(void)
3274 {
3275         struct iommu_dev_data *dev_data;
3276         struct pci_dev *dev = NULL;
3277         struct amd_iommu *iommu;
3278         u16 devid;
3279         int ret;
3280
3281         ret = alloc_passthrough_domain();
3282         if (ret)
3283                 return ret;
3284
3285         for_each_pci_dev(dev) {
3286                 if (!check_device(&dev->dev))
3287                         continue;
3288
3289                 dev_data = get_dev_data(&dev->dev);
3290                 dev_data->passthrough = true;
3291
3292                 devid = get_device_id(&dev->dev);
3293
3294                 iommu = amd_iommu_rlookup_table[devid];
3295                 if (!iommu)
3296                         continue;
3297
3298                 attach_device(&dev->dev, pt_domain);
3299         }
3300
3301         amd_iommu_stats_init();
3302
3303         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3304
3305         return 0;
3306 }
3307
3308 /* IOMMUv2 specific functions */
3309 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3310 {
3311         return atomic_notifier_chain_register(&ppr_notifier, nb);
3312 }
3313 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3314
3315 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3316 {
3317         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3318 }
3319 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3320
3321 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3322 {
3323         struct protection_domain *domain = dom->priv;
3324         unsigned long flags;
3325
3326         spin_lock_irqsave(&domain->lock, flags);
3327
3328         /* Update data structure */
3329         domain->mode    = PAGE_MODE_NONE;
3330         domain->updated = true;
3331
3332         /* Make changes visible to IOMMUs */
3333         update_domain(domain);
3334
3335         /* Page-table is not visible to IOMMU anymore, so free it */
3336         free_pagetable(domain);
3337
3338         spin_unlock_irqrestore(&domain->lock, flags);
3339 }
3340 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3341
3342 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3343 {
3344         struct protection_domain *domain = dom->priv;
3345         unsigned long flags;
3346         int levels, ret;
3347
3348         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3349                 return -EINVAL;
3350
3351         /* Number of GCR3 table levels required */
3352         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3353                 levels += 1;
3354
3355         if (levels > amd_iommu_max_glx_val)
3356                 return -EINVAL;
3357
3358         spin_lock_irqsave(&domain->lock, flags);
3359
3360         /*
3361          * Save us all sanity checks whether devices already in the
3362          * domain support IOMMUv2. Just force that the domain has no
3363          * devices attached when it is switched into IOMMUv2 mode.
3364          */
3365         ret = -EBUSY;
3366         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3367                 goto out;
3368
3369         ret = -ENOMEM;
3370         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3371         if (domain->gcr3_tbl == NULL)
3372                 goto out;
3373
3374         domain->glx      = levels;
3375         domain->flags   |= PD_IOMMUV2_MASK;
3376         domain->updated  = true;
3377
3378         update_domain(domain);
3379
3380         ret = 0;
3381
3382 out:
3383         spin_unlock_irqrestore(&domain->lock, flags);
3384
3385         return ret;
3386 }
3387 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3388
3389 static int __flush_pasid(struct protection_domain *domain, int pasid,
3390                          u64 address, bool size)
3391 {
3392         struct iommu_dev_data *dev_data;
3393         struct iommu_cmd cmd;
3394         int i, ret;
3395
3396         if (!(domain->flags & PD_IOMMUV2_MASK))
3397                 return -EINVAL;
3398
3399         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3400
3401         /*
3402          * IOMMU TLB needs to be flushed before Device TLB to
3403          * prevent device TLB refill from IOMMU TLB
3404          */
3405         for (i = 0; i < amd_iommus_present; ++i) {
3406                 if (domain->dev_iommu[i] == 0)
3407                         continue;
3408
3409                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3410                 if (ret != 0)
3411                         goto out;
3412         }
3413
3414         /* Wait until IOMMU TLB flushes are complete */
3415         domain_flush_complete(domain);
3416
3417         /* Now flush device TLBs */
3418         list_for_each_entry(dev_data, &domain->dev_list, list) {
3419                 struct amd_iommu *iommu;
3420                 int qdep;
3421
3422                 BUG_ON(!dev_data->ats.enabled);
3423
3424                 qdep  = dev_data->ats.qdep;
3425                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3426
3427                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3428                                       qdep, address, size);
3429
3430                 ret = iommu_queue_command(iommu, &cmd);
3431                 if (ret != 0)
3432                         goto out;
3433         }
3434
3435         /* Wait until all device TLBs are flushed */
3436         domain_flush_complete(domain);
3437
3438         ret = 0;
3439
3440 out:
3441
3442         return ret;
3443 }
3444
3445 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3446                                   u64 address)
3447 {
3448         INC_STATS_COUNTER(invalidate_iotlb);
3449
3450         return __flush_pasid(domain, pasid, address, false);
3451 }
3452
3453 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3454                          u64 address)
3455 {
3456         struct protection_domain *domain = dom->priv;
3457         unsigned long flags;
3458         int ret;
3459
3460         spin_lock_irqsave(&domain->lock, flags);
3461         ret = __amd_iommu_flush_page(domain, pasid, address);
3462         spin_unlock_irqrestore(&domain->lock, flags);
3463
3464         return ret;
3465 }
3466 EXPORT_SYMBOL(amd_iommu_flush_page);
3467
3468 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3469 {
3470         INC_STATS_COUNTER(invalidate_iotlb_all);
3471
3472         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3473                              true);
3474 }
3475
3476 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3477 {
3478         struct protection_domain *domain = dom->priv;
3479         unsigned long flags;
3480         int ret;
3481
3482         spin_lock_irqsave(&domain->lock, flags);
3483         ret = __amd_iommu_flush_tlb(domain, pasid);
3484         spin_unlock_irqrestore(&domain->lock, flags);
3485
3486         return ret;
3487 }
3488 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3489
3490 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3491 {
3492         int index;
3493         u64 *pte;
3494
3495         while (true) {
3496
3497                 index = (pasid >> (9 * level)) & 0x1ff;
3498                 pte   = &root[index];
3499
3500                 if (level == 0)
3501                         break;
3502
3503                 if (!(*pte & GCR3_VALID)) {
3504                         if (!alloc)
3505                                 return NULL;
3506
3507                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3508                         if (root == NULL)
3509                                 return NULL;
3510
3511                         *pte = __pa(root) | GCR3_VALID;
3512                 }
3513
3514                 root = __va(*pte & PAGE_MASK);
3515
3516                 level -= 1;
3517         }
3518
3519         return pte;
3520 }
3521
3522 static int __set_gcr3(struct protection_domain *domain, int pasid,
3523                       unsigned long cr3)
3524 {
3525         u64 *pte;
3526
3527         if (domain->mode != PAGE_MODE_NONE)
3528                 return -EINVAL;
3529
3530         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3531         if (pte == NULL)
3532                 return -ENOMEM;
3533
3534         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3535
3536         return __amd_iommu_flush_tlb(domain, pasid);
3537 }
3538
3539 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3540 {
3541         u64 *pte;
3542
3543         if (domain->mode != PAGE_MODE_NONE)
3544                 return -EINVAL;
3545
3546         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3547         if (pte == NULL)
3548                 return 0;
3549
3550         *pte = 0;
3551
3552         return __amd_iommu_flush_tlb(domain, pasid);
3553 }
3554
3555 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3556                               unsigned long cr3)
3557 {
3558         struct protection_domain *domain = dom->priv;
3559         unsigned long flags;
3560         int ret;
3561
3562         spin_lock_irqsave(&domain->lock, flags);
3563         ret = __set_gcr3(domain, pasid, cr3);
3564         spin_unlock_irqrestore(&domain->lock, flags);
3565
3566         return ret;
3567 }
3568 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3569
3570 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3571 {
3572         struct protection_domain *domain = dom->priv;
3573         unsigned long flags;
3574         int ret;
3575
3576         spin_lock_irqsave(&domain->lock, flags);
3577         ret = __clear_gcr3(domain, pasid);
3578         spin_unlock_irqrestore(&domain->lock, flags);
3579
3580         return ret;
3581 }
3582 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3583
3584 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3585                            int status, int tag)
3586 {
3587         struct iommu_dev_data *dev_data;
3588         struct amd_iommu *iommu;
3589         struct iommu_cmd cmd;
3590
3591         INC_STATS_COUNTER(complete_ppr);
3592
3593         dev_data = get_dev_data(&pdev->dev);
3594         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3595
3596         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3597                            tag, dev_data->pri_tlp);
3598
3599         return iommu_queue_command(iommu, &cmd);
3600 }
3601 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3602
3603 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3604 {
3605         struct protection_domain *domain;
3606
3607         domain = get_domain(&pdev->dev);
3608         if (IS_ERR(domain))
3609                 return NULL;
3610
3611         /* Only return IOMMUv2 domains */
3612         if (!(domain->flags & PD_IOMMUV2_MASK))
3613                 return NULL;
3614
3615         return domain->iommu_domain;
3616 }
3617 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3618
3619 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3620 {
3621         struct iommu_dev_data *dev_data;
3622
3623         if (!amd_iommu_v2_supported())
3624                 return;
3625
3626         dev_data = get_dev_data(&pdev->dev);
3627         dev_data->errata |= (1 << erratum);
3628 }
3629 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3630
3631 int amd_iommu_device_info(struct pci_dev *pdev,
3632                           struct amd_iommu_device_info *info)
3633 {
3634         int max_pasids;
3635         int pos;
3636
3637         if (pdev == NULL || info == NULL)
3638                 return -EINVAL;
3639
3640         if (!amd_iommu_v2_supported())
3641                 return -EINVAL;
3642
3643         memset(info, 0, sizeof(*info));
3644
3645         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3646         if (pos)
3647                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3648
3649         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3650         if (pos)
3651                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3652
3653         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3654         if (pos) {
3655                 int features;
3656
3657                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3658                 max_pasids = min(max_pasids, (1 << 20));
3659
3660                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3661                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3662
3663                 features = pci_pasid_features(pdev);
3664                 if (features & PCI_PASID_CAP_EXEC)
3665                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3666                 if (features & PCI_PASID_CAP_PRIV)
3667                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3668         }
3669
3670         return 0;
3671 }
3672 EXPORT_SYMBOL(amd_iommu_device_info);