Pileus Git - ~andy/linux/blob - drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <asm/irq_remapping.h>
  37 #include <asm/io_apic.h>
  38 #include <asm/apic.h>
  39 #include <asm/hw_irq.h>
  40 #include <asm/msidef.h>
  41 #include <asm/proto.h>
  42 #include <asm/iommu.h>
  43 #include <asm/gart.h>
  44 #include <asm/dma.h>
  45
  46 #include "amd_iommu_proto.h"
  47 #include "amd_iommu_types.h"
  48 #include "irq_remapping.h"
  49
  50 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  51
  52 #define LOOP_TIMEOUT    100000
  53
  54 /*
  55  * This bitmap is used to advertise the page sizes our hardware support
  56  * to the IOMMU core, which will then use this information to split
  57  * physically contiguous memory regions it is mapping into page sizes
  58  * that we support.
  59  *
  60  * 512GB Pages are not supported due to a hardware bug
  61  */
  62 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  63
  64 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  65
  66 /* A list of preallocated protection domains */
  67 static LIST_HEAD(iommu_pd_list);
  68 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  69
  70 /* List of all available dev_data structures */
  71 static LIST_HEAD(dev_data_list);
  72 static DEFINE_SPINLOCK(dev_data_list_lock);
  73
  74 LIST_HEAD(ioapic_map);
  75 LIST_HEAD(hpet_map);
  76
  77 /*
  78  * Domain for untranslated devices - only allocated
  79  * if iommu=pt passed on kernel cmd line.
  80  */
  81 static struct protection_domain *pt_domain;
  82
  83 static struct iommu_ops amd_iommu_ops;
  84
  85 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  86 int amd_iommu_max_glx_val = -1;
  87
  88 static struct dma_map_ops amd_iommu_dma_ops;
  89
  90 /*
  91  * general struct to manage commands send to an IOMMU
  92  */
  93 struct iommu_cmd {
  94         u32 data[4];
  95 };
  96
  97 struct kmem_cache *amd_iommu_irq_cache;
  98
  99 static void update_domain(struct protection_domain *domain);
 100 static int __init alloc_passthrough_domain(void);
 101
 102 /****************************************************************************
 103  *
 104  * Helper functions
 105  *
 106  ****************************************************************************/
 107
 108 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 109 {
 110         struct iommu_dev_data *dev_data;
 111         unsigned long flags;
 112
 113         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 114         if (!dev_data)
 115                 return NULL;
 116
 117         dev_data->devid = devid;
 118         atomic_set(&dev_data->bind, 0);
 119
 120         spin_lock_irqsave(&dev_data_list_lock, flags);
 121         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 122         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 123
 124         return dev_data;
 125 }
 126
 127 static void free_dev_data(struct iommu_dev_data *dev_data)
 128 {
 129         unsigned long flags;
 130
 131         spin_lock_irqsave(&dev_data_list_lock, flags);
 132         list_del(&dev_data->dev_data_list);
 133         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 134
 135         if (dev_data->group)
 136                 iommu_group_put(dev_data->group);
 137
 138         kfree(dev_data);
 139 }
 140
 141 static struct iommu_dev_data *search_dev_data(u16 devid)
 142 {
 143         struct iommu_dev_data *dev_data;
 144         unsigned long flags;
 145
 146         spin_lock_irqsave(&dev_data_list_lock, flags);
 147         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 148                 if (dev_data->devid == devid)
 149                         goto out_unlock;
 150         }
 151
 152         dev_data = NULL;
 153
 154 out_unlock:
 155         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 156
 157         return dev_data;
 158 }
 159
 160 static struct iommu_dev_data *find_dev_data(u16 devid)
 161 {
 162         struct iommu_dev_data *dev_data;
 163
 164         dev_data = search_dev_data(devid);
 165
 166         if (dev_data == NULL)
 167                 dev_data = alloc_dev_data(devid);
 168
 169         return dev_data;
 170 }
 171
 172 static inline u16 get_device_id(struct device *dev)
 173 {
 174         struct pci_dev *pdev = to_pci_dev(dev);
 175
 176         return calc_devid(pdev->bus->number, pdev->devfn);
 177 }
 178
 179 static struct iommu_dev_data *get_dev_data(struct device *dev)
 180 {
 181         return dev->archdata.iommu;
 182 }
 183
 184 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 185 {
 186         static const int caps[] = {
 187                 PCI_EXT_CAP_ID_ATS,
 188                 PCI_EXT_CAP_ID_PRI,
 189                 PCI_EXT_CAP_ID_PASID,
 190         };
 191         int i, pos;
 192
 193         for (i = 0; i < 3; ++i) {
 194                 pos = pci_find_ext_capability(pdev, caps[i]);
 195                 if (pos == 0)
 196                         return false;
 197         }
 198
 199         return true;
 200 }
 201
 202 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 203 {
 204         struct iommu_dev_data *dev_data;
 205
 206         dev_data = get_dev_data(&pdev->dev);
 207
 208         return dev_data->errata & (1 << erratum) ? true : false;
 209 }
 210
 211 /*
 212  * In this function the list of preallocated protection domains is traversed to
 213  * find the domain for a specific device
 214  */
 215 static struct dma_ops_domain *find_protection_domain(u16 devid)
 216 {
 217         struct dma_ops_domain *entry, *ret = NULL;
 218         unsigned long flags;
 219         u16 alias = amd_iommu_alias_table[devid];
 220
 221         if (list_empty(&iommu_pd_list))
 222                 return NULL;
 223
 224         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 225
 226         list_for_each_entry(entry, &iommu_pd_list, list) {
 227                 if (entry->target_dev == devid ||
 228                     entry->target_dev == alias) {
 229                         ret = entry;
 230                         break;
 231                 }
 232         }
 233
 234         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 235
 236         return ret;
 237 }
 238
 239 /*
 240  * This function checks if the driver got a valid device from the caller to
 241  * avoid dereferencing invalid pointers.
 242  */
 243 static bool check_device(struct device *dev)
 244 {
 245         u16 devid;
 246
 247         if (!dev || !dev->dma_mask)
 248                 return false;
 249
 250         /* No device or no PCI device */
 251         if (dev->bus != &pci_bus_type)
 252                 return false;
 253
 254         devid = get_device_id(dev);
 255
 256         /* Out of our scope? */
 257         if (devid > amd_iommu_last_bdf)
 258                 return false;
 259
 260         if (amd_iommu_rlookup_table[devid] == NULL)
 261                 return false;
 262
 263         return true;
 264 }
 265
 266 static void swap_pci_ref(struct pci_dev **from, struct pci_dev *to)
 267 {
 268         pci_dev_put(*from);
 269         *from = to;
 270 }
 271
 272 static struct pci_bus *find_hosted_bus(struct pci_bus *bus)
 273 {
 274         while (!bus->self) {
 275                 if (!pci_is_root_bus(bus))
 276                         bus = bus->parent;
 277                 else
 278                         return ERR_PTR(-ENODEV);
 279         }
 280
 281         return bus;
 282 }
 283
 284 #define REQ_ACS_FLAGS   (PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF)
 285
 286 static struct pci_dev *get_isolation_root(struct pci_dev *pdev)
 287 {
 288         struct pci_dev *dma_pdev = pdev;
 289
 290         /* Account for quirked devices */
 291         swap_pci_ref(&dma_pdev, pci_get_dma_source(dma_pdev));
 292
 293         /*
 294          * If it's a multifunction device that does not support our
 295          * required ACS flags, add to the same group as function 0.
 296          */
 297         if (dma_pdev->multifunction &&
 298             !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS))
 299                 swap_pci_ref(&dma_pdev,
 300                              pci_get_slot(dma_pdev->bus,
 301                                           PCI_DEVFN(PCI_SLOT(dma_pdev->devfn),
 302                                           0)));
 303
 304         /*
 305          * Devices on the root bus go through the iommu.  If that's not us,
 306          * find the next upstream device and test ACS up to the root bus.
 307          * Finding the next device may require skipping virtual buses.
 308          */
 309         while (!pci_is_root_bus(dma_pdev->bus)) {
 310                 struct pci_bus *bus = find_hosted_bus(dma_pdev->bus);
 311                 if (IS_ERR(bus))
 312                         break;
 313
 314                 if (pci_acs_path_enabled(bus->self, NULL, REQ_ACS_FLAGS))
 315                         break;
 316
 317                 swap_pci_ref(&dma_pdev, pci_dev_get(bus->self));
 318         }
 319
 320         return dma_pdev;
 321 }
 322
 323 static int use_pdev_iommu_group(struct pci_dev *pdev, struct device *dev)
 324 {
 325         struct iommu_group *group = iommu_group_get(&pdev->dev);
 326         int ret;
 327
 328         if (!group) {
 329                 group = iommu_group_alloc();
 330                 if (IS_ERR(group))
 331                         return PTR_ERR(group);
 332
 333                 WARN_ON(&pdev->dev != dev);
 334         }
 335
 336         ret = iommu_group_add_device(group, dev);
 337         iommu_group_put(group);
 338         return ret;
 339 }
 340
 341 static int use_dev_data_iommu_group(struct iommu_dev_data *dev_data,
 342                                     struct device *dev)
 343 {
 344         if (!dev_data->group) {
 345                 struct iommu_group *group = iommu_group_alloc();
 346                 if (IS_ERR(group))
 347                         return PTR_ERR(group);
 348
 349                 dev_data->group = group;
 350         }
 351
 352         return iommu_group_add_device(dev_data->group, dev);
 353 }
 354
 355 static int init_iommu_group(struct device *dev)
 356 {
 357         struct iommu_dev_data *dev_data;
 358         struct iommu_group *group;
 359         struct pci_dev *dma_pdev;
 360         int ret;
 361
 362         group = iommu_group_get(dev);
 363         if (group) {
 364                 iommu_group_put(group);
 365                 return 0;
 366         }
 367
 368         dev_data = find_dev_data(get_device_id(dev));
 369         if (!dev_data)
 370                 return -ENOMEM;
 371
 372         if (dev_data->alias_data) {
 373                 u16 alias;
 374                 struct pci_bus *bus;
 375
 376                 if (dev_data->alias_data->group)
 377                         goto use_group;
 378
 379                 /*
 380                  * If the alias device exists, it's effectively just a first
 381                  * level quirk for finding the DMA source.
 382                  */
 383                 alias = amd_iommu_alias_table[dev_data->devid];
 384                 dma_pdev = pci_get_bus_and_slot(alias >> 8, alias & 0xff);
 385                 if (dma_pdev) {
 386                         dma_pdev = get_isolation_root(dma_pdev);
 387                         goto use_pdev;
 388                 }
 389
 390                 /*
 391                  * If the alias is virtual, try to find a parent device
 392                  * and test whether the IOMMU group is actualy rooted above
 393                  * the alias.  Be careful to also test the parent device if
 394                  * we think the alias is the root of the group.
 395                  */
 396                 bus = pci_find_bus(0, alias >> 8);
 397                 if (!bus)
 398                         goto use_group;
 399
 400                 bus = find_hosted_bus(bus);
 401                 if (IS_ERR(bus) || !bus->self)
 402                         goto use_group;
 403
 404                 dma_pdev = get_isolation_root(pci_dev_get(bus->self));
 405                 if (dma_pdev != bus->self || (dma_pdev->multifunction &&
 406                     !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS)))
 407                         goto use_pdev;
 408
 409                 pci_dev_put(dma_pdev);
 410                 goto use_group;
 411         }
 412
 413         dma_pdev = get_isolation_root(pci_dev_get(to_pci_dev(dev)));
 414 use_pdev:
 415         ret = use_pdev_iommu_group(dma_pdev, dev);
 416         pci_dev_put(dma_pdev);
 417         return ret;
 418 use_group:
 419         return use_dev_data_iommu_group(dev_data->alias_data, dev);
 420 }
 421
 422 static int iommu_init_device(struct device *dev)
 423 {
 424         struct pci_dev *pdev = to_pci_dev(dev);
 425         struct iommu_dev_data *dev_data;
 426         u16 alias;
 427         int ret;
 428
 429         if (dev->archdata.iommu)
 430                 return 0;
 431
 432         dev_data = find_dev_data(get_device_id(dev));
 433         if (!dev_data)
 434                 return -ENOMEM;
 435
 436         alias = amd_iommu_alias_table[dev_data->devid];
 437         if (alias != dev_data->devid) {
 438                 struct iommu_dev_data *alias_data;
 439
 440                 alias_data = find_dev_data(alias);
 441                 if (alias_data == NULL) {
 442                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 443                                         dev_name(dev));
 444                         free_dev_data(dev_data);
 445                         return -ENOTSUPP;
 446                 }
 447                 dev_data->alias_data = alias_data;
 448         }
 449
 450         ret = init_iommu_group(dev);
 451         if (ret)
 452                 return ret;
 453
 454         if (pci_iommuv2_capable(pdev)) {
 455                 struct amd_iommu *iommu;
 456
 457                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 458                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 459         }
 460
 461         dev->archdata.iommu = dev_data;
 462
 463         return 0;
 464 }
 465
 466 static void iommu_ignore_device(struct device *dev)
 467 {
 468         u16 devid, alias;
 469
 470         devid = get_device_id(dev);
 471         alias = amd_iommu_alias_table[devid];
 472
 473         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 474         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 475
 476         amd_iommu_rlookup_table[devid] = NULL;
 477         amd_iommu_rlookup_table[alias] = NULL;
 478 }
 479
 480 static void iommu_uninit_device(struct device *dev)
 481 {
 482         iommu_group_remove_device(dev);
 483
 484         /*
 485          * Nothing to do here - we keep dev_data around for unplugged devices
 486          * and reuse it when the device is re-plugged - not doing so would
 487          * introduce a ton of races.
 488          */
 489 }
 490
 491 void __init amd_iommu_uninit_devices(void)
 492 {
 493         struct iommu_dev_data *dev_data, *n;
 494         struct pci_dev *pdev = NULL;
 495
 496         for_each_pci_dev(pdev) {
 497
 498                 if (!check_device(&pdev->dev))
 499                         continue;
 500
 501                 iommu_uninit_device(&pdev->dev);
 502         }
 503
 504         /* Free all of our dev_data structures */
 505         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 506                 free_dev_data(dev_data);
 507 }
 508
 509 int __init amd_iommu_init_devices(void)
 510 {
 511         struct pci_dev *pdev = NULL;
 512         int ret = 0;
 513
 514         for_each_pci_dev(pdev) {
 515
 516                 if (!check_device(&pdev->dev))
 517                         continue;
 518
 519                 ret = iommu_init_device(&pdev->dev);
 520                 if (ret == -ENOTSUPP)
 521                         iommu_ignore_device(&pdev->dev);
 522                 else if (ret)
 523                         goto out_free;
 524         }
 525
 526         return 0;
 527
 528 out_free:
 529
 530         amd_iommu_uninit_devices();
 531
 532         return ret;
 533 }
 534 #ifdef CONFIG_AMD_IOMMU_STATS
 535
 536 /*
 537  * Initialization code for statistics collection
 538  */
 539
 540 DECLARE_STATS_COUNTER(compl_wait);
 541 DECLARE_STATS_COUNTER(cnt_map_single);
 542 DECLARE_STATS_COUNTER(cnt_unmap_single);
 543 DECLARE_STATS_COUNTER(cnt_map_sg);
 544 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 545 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 546 DECLARE_STATS_COUNTER(cnt_free_coherent);
 547 DECLARE_STATS_COUNTER(cross_page);
 548 DECLARE_STATS_COUNTER(domain_flush_single);
 549 DECLARE_STATS_COUNTER(domain_flush_all);
 550 DECLARE_STATS_COUNTER(alloced_io_mem);
 551 DECLARE_STATS_COUNTER(total_map_requests);
 552 DECLARE_STATS_COUNTER(complete_ppr);
 553 DECLARE_STATS_COUNTER(invalidate_iotlb);
 554 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 555 DECLARE_STATS_COUNTER(pri_requests);
 556
 557 static struct dentry *stats_dir;
 558 static struct dentry *de_fflush;
 559
 560 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 561 {
 562         if (stats_dir == NULL)
 563                 return;
 564
 565         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 566                                        &cnt->value);
 567 }
 568
 569 static void amd_iommu_stats_init(void)
 570 {
 571         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 572         if (stats_dir == NULL)
 573                 return;
 574
 575         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 576                                          &amd_iommu_unmap_flush);
 577
 578         amd_iommu_stats_add(&compl_wait);
 579         amd_iommu_stats_add(&cnt_map_single);
 580         amd_iommu_stats_add(&cnt_unmap_single);
 581         amd_iommu_stats_add(&cnt_map_sg);
 582         amd_iommu_stats_add(&cnt_unmap_sg);
 583         amd_iommu_stats_add(&cnt_alloc_coherent);
 584         amd_iommu_stats_add(&cnt_free_coherent);
 585         amd_iommu_stats_add(&cross_page);
 586         amd_iommu_stats_add(&domain_flush_single);
 587         amd_iommu_stats_add(&domain_flush_all);
 588         amd_iommu_stats_add(&alloced_io_mem);
 589         amd_iommu_stats_add(&total_map_requests);
 590         amd_iommu_stats_add(&complete_ppr);
 591         amd_iommu_stats_add(&invalidate_iotlb);
 592         amd_iommu_stats_add(&invalidate_iotlb_all);
 593         amd_iommu_stats_add(&pri_requests);
 594 }
 595
 596 #endif
 597
 598 /****************************************************************************
 599  *
 600  * Interrupt handling functions
 601  *
 602  ****************************************************************************/
 603
 604 static void dump_dte_entry(u16 devid)
 605 {
 606         int i;
 607
 608         for (i = 0; i < 4; ++i)
 609                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 610                         amd_iommu_dev_table[devid].data[i]);
 611 }
 612
 613 static void dump_command(unsigned long phys_addr)
 614 {
 615         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 616         int i;
 617
 618         for (i = 0; i < 4; ++i)
 619                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 620 }
 621
 622 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 623 {
 624         int type, devid, domid, flags;
 625         volatile u32 *event = __evt;
 626         int count = 0;
 627         u64 address;
 628
 629 retry:
 630         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 631         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 632         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 633         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 634         address = (u64)(((u64)event[3]) << 32) | event[2];
 635
 636         if (type == 0) {
 637                 /* Did we hit the erratum? */
 638                 if (++count == LOOP_TIMEOUT) {
 639                         pr_err("AMD-Vi: No event written to event log\n");
 640                         return;
 641                 }
 642                 udelay(1);
 643                 goto retry;
 644         }
 645
 646         printk(KERN_ERR "AMD-Vi: Event logged [");
 647
 648         switch (type) {
 649         case EVENT_TYPE_ILL_DEV:
 650                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 651                        "address=0x%016llx flags=0x%04x]\n",
 652                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 653                        address, flags);
 654                 dump_dte_entry(devid);
 655                 break;
 656         case EVENT_TYPE_IO_FAULT:
 657                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 658                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 659                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 660                        domid, address, flags);
 661                 break;
 662         case EVENT_TYPE_DEV_TAB_ERR:
 663                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 664                        "address=0x%016llx flags=0x%04x]\n",
 665                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 666                        address, flags);
 667                 break;
 668         case EVENT_TYPE_PAGE_TAB_ERR:
 669                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 670                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 671                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 672                        domid, address, flags);
 673                 break;
 674         case EVENT_TYPE_ILL_CMD:
 675                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 676                 dump_command(address);
 677                 break;
 678         case EVENT_TYPE_CMD_HARD_ERR:
 679                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 680                        "flags=0x%04x]\n", address, flags);
 681                 break;
 682         case EVENT_TYPE_IOTLB_INV_TO:
 683                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 684                        "address=0x%016llx]\n",
 685                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 686                        address);
 687                 break;
 688         case EVENT_TYPE_INV_DEV_REQ:
 689                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 690                        "address=0x%016llx flags=0x%04x]\n",
 691                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 692                        address, flags);
 693                 break;
 694         default:
 695                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 696         }
 697
 698         memset(__evt, 0, 4 * sizeof(u32));
 699 }
 700
 701 static void iommu_poll_events(struct amd_iommu *iommu)
 702 {
 703         u32 head, tail;
 704         unsigned long flags;
 705
 706         /* enable event interrupts again */
 707         writel(MMIO_STATUS_EVT_INT_MASK, iommu->mmio_base + MMIO_STATUS_OFFSET);
 708
 709         spin_lock_irqsave(&iommu->lock, flags);
 710
 711         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 712         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 713
 714         while (head != tail) {
 715                 iommu_print_event(iommu, iommu->evt_buf + head);
 716                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 717         }
 718
 719         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 720
 721         spin_unlock_irqrestore(&iommu->lock, flags);
 722 }
 723
 724 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 725 {
 726         struct amd_iommu_fault fault;
 727
 728         INC_STATS_COUNTER(pri_requests);
 729
 730         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 731                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 732                 return;
 733         }
 734
 735         fault.address   = raw[1];
 736         fault.pasid     = PPR_PASID(raw[0]);
 737         fault.device_id = PPR_DEVID(raw[0]);
 738         fault.tag       = PPR_TAG(raw[0]);
 739         fault.flags     = PPR_FLAGS(raw[0]);
 740
 741         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 742 }
 743
 744 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 745 {
 746         unsigned long flags;
 747         u32 head, tail;
 748
 749         if (iommu->ppr_log == NULL)
 750                 return;
 751
 752         /* enable ppr interrupts again */
 753         writel(MMIO_STATUS_PPR_INT_MASK, iommu->mmio_base + MMIO_STATUS_OFFSET);
 754
 755         spin_lock_irqsave(&iommu->lock, flags);
 756
 757         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 758         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 759
 760         while (head != tail) {
 761                 volatile u64 *raw;
 762                 u64 entry[2];
 763                 int i;
 764
 765                 raw = (u64 *)(iommu->ppr_log + head);
 766
 767                 /*
 768                  * Hardware bug: Interrupt may arrive before the entry is
 769                  * written to memory. If this happens we need to wait for the
 770                  * entry to arrive.
 771                  */
 772                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 773                         if (PPR_REQ_TYPE(raw[0]) != 0)
 774                                 break;
 775                         udelay(1);
 776                 }
 777
 778                 /* Avoid memcpy function-call overhead */
 779                 entry[0] = raw[0];
 780                 entry[1] = raw[1];
 781
 782                 /*
 783                  * To detect the hardware bug we need to clear the entry
 784                  * back to zero.
 785                  */
 786                 raw[0] = raw[1] = 0UL;
 787
 788                 /* Update head pointer of hardware ring-buffer */
 789                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 790                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 791
 792                 /*
 793                  * Release iommu->lock because ppr-handling might need to
 794                  * re-acquire it
 795                  */
 796                 spin_unlock_irqrestore(&iommu->lock, flags);
 797
 798                 /* Handle PPR entry */
 799                 iommu_handle_ppr_entry(iommu, entry);
 800
 801                 spin_lock_irqsave(&iommu->lock, flags);
 802
 803                 /* Refresh ring-buffer information */
 804                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 805                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 806         }
 807
 808         spin_unlock_irqrestore(&iommu->lock, flags);
 809 }
 810
 811 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 812 {
 813         struct amd_iommu *iommu;
 814
 815         for_each_iommu(iommu) {
 816                 iommu_poll_events(iommu);
 817                 iommu_poll_ppr_log(iommu);
 818         }
 819
 820         return IRQ_HANDLED;
 821 }
 822
 823 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 824 {
 825         return IRQ_WAKE_THREAD;
 826 }
 827
 828 /****************************************************************************
 829  *
 830  * IOMMU command queuing functions
 831  *
 832  ****************************************************************************/
 833
 834 static int wait_on_sem(volatile u64 *sem)
 835 {
 836         int i = 0;
 837
 838         while (*sem == 0 && i < LOOP_TIMEOUT) {
 839                 udelay(1);
 840                 i += 1;
 841         }
 842
 843         if (i == LOOP_TIMEOUT) {
 844                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 845                 return -EIO;
 846         }
 847
 848         return 0;
 849 }
 850
 851 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 852                                struct iommu_cmd *cmd,
 853                                u32 tail)
 854 {
 855         u8 *target;
 856
 857         target = iommu->cmd_buf + tail;
 858         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 859
 860         /* Copy command to buffer */
 861         memcpy(target, cmd, sizeof(*cmd));
 862
 863         /* Tell the IOMMU about it */
 864         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 865 }
 866
 867 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 868 {
 869         WARN_ON(address & 0x7ULL);
 870
 871         memset(cmd, 0, sizeof(*cmd));
 872         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 873         cmd->data[1] = upper_32_bits(__pa(address));
 874         cmd->data[2] = 1;
 875         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 876 }
 877
 878 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 879 {
 880         memset(cmd, 0, sizeof(*cmd));
 881         cmd->data[0] = devid;
 882         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 883 }
 884
 885 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 886                                   size_t size, u16 domid, int pde)
 887 {
 888         u64 pages;
 889         int s;
 890
 891         pages = iommu_num_pages(address, size, PAGE_SIZE);
 892         s     = 0;
 893
 894         if (pages > 1) {
 895                 /*
 896                  * If we have to flush more than one page, flush all
 897                  * TLB entries for this domain
 898                  */
 899                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 900                 s = 1;
 901         }
 902
 903         address &= PAGE_MASK;
 904
 905         memset(cmd, 0, sizeof(*cmd));
 906         cmd->data[1] |= domid;
 907         cmd->data[2]  = lower_32_bits(address);
 908         cmd->data[3]  = upper_32_bits(address);
 909         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 910         if (s) /* size bit - we flush more than one 4kb page */
 911                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 912         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 913                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 914 }
 915
 916 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 917                                   u64 address, size_t size)
 918 {
 919         u64 pages;
 920         int s;
 921
 922         pages = iommu_num_pages(address, size, PAGE_SIZE);
 923         s     = 0;
 924
 925         if (pages > 1) {
 926                 /*
 927                  * If we have to flush more than one page, flush all
 928                  * TLB entries for this domain
 929                  */
 930                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 931                 s = 1;
 932         }
 933
 934         address &= PAGE_MASK;
 935
 936         memset(cmd, 0, sizeof(*cmd));
 937         cmd->data[0]  = devid;
 938         cmd->data[0] |= (qdep & 0xff) << 24;
 939         cmd->data[1]  = devid;
 940         cmd->data[2]  = lower_32_bits(address);
 941         cmd->data[3]  = upper_32_bits(address);
 942         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 943         if (s)
 944                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 945 }
 946
 947 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 948                                   u64 address, bool size)
 949 {
 950         memset(cmd, 0, sizeof(*cmd));
 951
 952         address &= ~(0xfffULL);
 953
 954         cmd->data[0]  = pasid & PASID_MASK;
 955         cmd->data[1]  = domid;
 956         cmd->data[2]  = lower_32_bits(address);
 957         cmd->data[3]  = upper_32_bits(address);
 958         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 959         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 960         if (size)
 961                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 962         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 963 }
 964
 965 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 966                                   int qdep, u64 address, bool size)
 967 {
 968         memset(cmd, 0, sizeof(*cmd));
 969
 970         address &= ~(0xfffULL);
 971
 972         cmd->data[0]  = devid;
 973         cmd->data[0] |= (pasid & 0xff) << 16;
 974         cmd->data[0] |= (qdep  & 0xff) << 24;
 975         cmd->data[1]  = devid;
 976         cmd->data[1] |= ((pasid >> 8) & 0xfff) << 16;
 977         cmd->data[2]  = lower_32_bits(address);
 978         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 979         cmd->data[3]  = upper_32_bits(address);
 980         if (size)
 981                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 982         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 983 }
 984
 985 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 986                                int status, int tag, bool gn)
 987 {
 988         memset(cmd, 0, sizeof(*cmd));
 989
 990         cmd->data[0]  = devid;
 991         if (gn) {
 992                 cmd->data[1]  = pasid & PASID_MASK;
 993                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 994         }
 995         cmd->data[3]  = tag & 0x1ff;
 996         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 997
 998         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 999 }
1000
1001 static void build_inv_all(struct iommu_cmd *cmd)
1002 {
1003         memset(cmd, 0, sizeof(*cmd));
1004         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1005 }
1006
1007 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1008 {
1009         memset(cmd, 0, sizeof(*cmd));
1010         cmd->data[0] = devid;
1011         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1012 }
1013
1014 /*
1015  * Writes the command to the IOMMUs command buffer and informs the
1016  * hardware about the new command.
1017  */
1018 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1019                                     struct iommu_cmd *cmd,
1020                                     bool sync)
1021 {
1022         u32 left, tail, head, next_tail;
1023         unsigned long flags;
1024
1025         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
1026
1027 again:
1028         spin_lock_irqsave(&iommu->lock, flags);
1029
1030         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
1031         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
1032         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
1033         left      = (head - next_tail) % iommu->cmd_buf_size;
1034
1035         if (left <= 2) {
1036                 struct iommu_cmd sync_cmd;
1037                 volatile u64 sem = 0;
1038                 int ret;
1039
1040                 build_completion_wait(&sync_cmd, (u64)&sem);
1041                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1042
1043                 spin_unlock_irqrestore(&iommu->lock, flags);
1044
1045                 if ((ret = wait_on_sem(&sem)) != 0)
1046                         return ret;
1047
1048                 goto again;
1049         }
1050
1051         copy_cmd_to_buffer(iommu, cmd, tail);
1052
1053         /* We need to sync now to make sure all commands are processed */
1054         iommu->need_sync = sync;
1055
1056         spin_unlock_irqrestore(&iommu->lock, flags);
1057
1058         return 0;
1059 }
1060
1061 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1062 {
1063         return iommu_queue_command_sync(iommu, cmd, true);
1064 }
1065
1066 /*
1067  * This function queues a completion wait command into the command
1068  * buffer of an IOMMU
1069  */
1070 static int iommu_completion_wait(struct amd_iommu *iommu)
1071 {
1072         struct iommu_cmd cmd;
1073         volatile u64 sem = 0;
1074         int ret;
1075
1076         if (!iommu->need_sync)
1077                 return 0;
1078
1079         build_completion_wait(&cmd, (u64)&sem);
1080
1081         ret = iommu_queue_command_sync(iommu, &cmd, false);
1082         if (ret)
1083                 return ret;
1084
1085         return wait_on_sem(&sem);
1086 }
1087
1088 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1089 {
1090         struct iommu_cmd cmd;
1091
1092         build_inv_dte(&cmd, devid);
1093
1094         return iommu_queue_command(iommu, &cmd);
1095 }
1096
1097 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1098 {
1099         u32 devid;
1100
1101         for (devid = 0; devid <= 0xffff; ++devid)
1102                 iommu_flush_dte(iommu, devid);
1103
1104         iommu_completion_wait(iommu);
1105 }
1106
1107 /*
1108  * This function uses heavy locking and may disable irqs for some time. But
1109  * this is no issue because it is only called during resume.
1110  */
1111 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1112 {
1113         u32 dom_id;
1114
1115         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1116                 struct iommu_cmd cmd;
1117                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1118                                       dom_id, 1);
1119                 iommu_queue_command(iommu, &cmd);
1120         }
1121
1122         iommu_completion_wait(iommu);
1123 }
1124
1125 static void iommu_flush_all(struct amd_iommu *iommu)
1126 {
1127         struct iommu_cmd cmd;
1128
1129         build_inv_all(&cmd);
1130
1131         iommu_queue_command(iommu, &cmd);
1132         iommu_completion_wait(iommu);
1133 }
1134
1135 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1136 {
1137         struct iommu_cmd cmd;
1138
1139         build_inv_irt(&cmd, devid);
1140
1141         iommu_queue_command(iommu, &cmd);
1142 }
1143
1144 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1145 {
1146         u32 devid;
1147
1148         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1149                 iommu_flush_irt(iommu, devid);
1150
1151         iommu_completion_wait(iommu);
1152 }
1153
1154 void iommu_flush_all_caches(struct amd_iommu *iommu)
1155 {
1156         if (iommu_feature(iommu, FEATURE_IA)) {
1157                 iommu_flush_all(iommu);
1158         } else {
1159                 iommu_flush_dte_all(iommu);
1160                 iommu_flush_irt_all(iommu);
1161                 iommu_flush_tlb_all(iommu);
1162         }
1163 }
1164
1165 /*
1166  * Command send function for flushing on-device TLB
1167  */
1168 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1169                               u64 address, size_t size)
1170 {
1171         struct amd_iommu *iommu;
1172         struct iommu_cmd cmd;
1173         int qdep;
1174
1175         qdep     = dev_data->ats.qdep;
1176         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1177
1178         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1179
1180         return iommu_queue_command(iommu, &cmd);
1181 }
1182
1183 /*
1184  * Command send function for invalidating a device table entry
1185  */
1186 static int device_flush_dte(struct iommu_dev_data *dev_data)
1187 {
1188         struct amd_iommu *iommu;
1189         int ret;
1190
1191         iommu = amd_iommu_rlookup_table[dev_data->devid];
1192
1193         ret = iommu_flush_dte(iommu, dev_data->devid);
1194         if (ret)
1195                 return ret;
1196
1197         if (dev_data->ats.enabled)
1198                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1199
1200         return ret;
1201 }
1202
1203 /*
1204  * TLB invalidation function which is called from the mapping functions.
1205  * It invalidates a single PTE if the range to flush is within a single
1206  * page. Otherwise it flushes the whole TLB of the IOMMU.
1207  */
1208 static void __domain_flush_pages(struct protection_domain *domain,
1209                                  u64 address, size_t size, int pde)
1210 {
1211         struct iommu_dev_data *dev_data;
1212         struct iommu_cmd cmd;
1213         int ret = 0, i;
1214
1215         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1216
1217         for (i = 0; i < amd_iommus_present; ++i) {
1218                 if (!domain->dev_iommu[i])
1219                         continue;
1220
1221                 /*
1222                  * Devices of this domain are behind this IOMMU
1223                  * We need a TLB flush
1224                  */
1225                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1226         }
1227
1228         list_for_each_entry(dev_data, &domain->dev_list, list) {
1229
1230                 if (!dev_data->ats.enabled)
1231                         continue;
1232
1233                 ret |= device_flush_iotlb(dev_data, address, size);
1234         }
1235
1236         WARN_ON(ret);
1237 }
1238
1239 static void domain_flush_pages(struct protection_domain *domain,
1240                                u64 address, size_t size)
1241 {
1242         __domain_flush_pages(domain, address, size, 0);
1243 }
1244
1245 /* Flush the whole IO/TLB for a given protection domain */
1246 static void domain_flush_tlb(struct protection_domain *domain)
1247 {
1248         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1249 }
1250
1251 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1252 static void domain_flush_tlb_pde(struct protection_domain *domain)
1253 {
1254         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1255 }
1256
1257 static void domain_flush_complete(struct protection_domain *domain)
1258 {
1259         int i;
1260
1261         for (i = 0; i < amd_iommus_present; ++i) {
1262                 if (!domain->dev_iommu[i])
1263                         continue;
1264
1265                 /*
1266                  * Devices of this domain are behind this IOMMU
1267                  * We need to wait for completion of all commands.
1268                  */
1269                 iommu_completion_wait(amd_iommus[i]);
1270         }
1271 }
1272
1273
1274 /*
1275  * This function flushes the DTEs for all devices in domain
1276  */
1277 static void domain_flush_devices(struct protection_domain *domain)
1278 {
1279         struct iommu_dev_data *dev_data;
1280
1281         list_for_each_entry(dev_data, &domain->dev_list, list)
1282                 device_flush_dte(dev_data);
1283 }
1284
1285 /****************************************************************************
1286  *
1287  * The functions below are used the create the page table mappings for
1288  * unity mapped regions.
1289  *
1290  ****************************************************************************/
1291
1292 /*
1293  * This function is used to add another level to an IO page table. Adding
1294  * another level increases the size of the address space by 9 bits to a size up
1295  * to 64 bits.
1296  */
1297 static bool increase_address_space(struct protection_domain *domain,
1298                                    gfp_t gfp)
1299 {
1300         u64 *pte;
1301
1302         if (domain->mode == PAGE_MODE_6_LEVEL)
1303                 /* address space already 64 bit large */
1304                 return false;
1305
1306         pte = (void *)get_zeroed_page(gfp);
1307         if (!pte)
1308                 return false;
1309
1310         *pte             = PM_LEVEL_PDE(domain->mode,
1311                                         virt_to_phys(domain->pt_root));
1312         domain->pt_root  = pte;
1313         domain->mode    += 1;
1314         domain->updated  = true;
1315
1316         return true;
1317 }
1318
1319 static u64 *alloc_pte(struct protection_domain *domain,
1320                       unsigned long address,
1321                       unsigned long page_size,
1322                       u64 **pte_page,
1323                       gfp_t gfp)
1324 {
1325         int level, end_lvl;
1326         u64 *pte, *page;
1327
1328         BUG_ON(!is_power_of_2(page_size));
1329
1330         while (address > PM_LEVEL_SIZE(domain->mode))
1331                 increase_address_space(domain, gfp);
1332
1333         level   = domain->mode - 1;
1334         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1335         address = PAGE_SIZE_ALIGN(address, page_size);
1336         end_lvl = PAGE_SIZE_LEVEL(page_size);
1337
1338         while (level > end_lvl) {
1339                 if (!IOMMU_PTE_PRESENT(*pte)) {
1340                         page = (u64 *)get_zeroed_page(gfp);
1341                         if (!page)
1342                                 return NULL;
1343                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1344                 }
1345
1346                 /* No level skipping support yet */
1347                 if (PM_PTE_LEVEL(*pte) != level)
1348                         return NULL;
1349
1350                 level -= 1;
1351
1352                 pte = IOMMU_PTE_PAGE(*pte);
1353
1354                 if (pte_page && level == end_lvl)
1355                         *pte_page = pte;
1356
1357                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1358         }
1359
1360         return pte;
1361 }
1362
1363 /*
1364  * This function checks if there is a PTE for a given dma address. If
1365  * there is one, it returns the pointer to it.
1366  */
1367 static u64 *fetch_pte(struct protection_domain *domain, unsigned long address)
1368 {
1369         int level;
1370         u64 *pte;
1371
1372         if (address > PM_LEVEL_SIZE(domain->mode))
1373                 return NULL;
1374
1375         level   =  domain->mode - 1;
1376         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1377
1378         while (level > 0) {
1379
1380                 /* Not Present */
1381                 if (!IOMMU_PTE_PRESENT(*pte))
1382                         return NULL;
1383
1384                 /* Large PTE */
1385                 if (PM_PTE_LEVEL(*pte) == 0x07) {
1386                         unsigned long pte_mask, __pte;
1387
1388                         /*
1389                          * If we have a series of large PTEs, make
1390                          * sure to return a pointer to the first one.
1391                          */
1392                         pte_mask = PTE_PAGE_SIZE(*pte);
1393                         pte_mask = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1394                         __pte    = ((unsigned long)pte) & pte_mask;
1395
1396                         return (u64 *)__pte;
1397                 }
1398
1399                 /* No level skipping support yet */
1400                 if (PM_PTE_LEVEL(*pte) != level)
1401                         return NULL;
1402
1403                 level -= 1;
1404
1405                 /* Walk to the next level */
1406                 pte = IOMMU_PTE_PAGE(*pte);
1407                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1408         }
1409
1410         return pte;
1411 }
1412
1413 /*
1414  * Generic mapping functions. It maps a physical address into a DMA
1415  * address space. It allocates the page table pages if necessary.
1416  * In the future it can be extended to a generic mapping function
1417  * supporting all features of AMD IOMMU page tables like level skipping
1418  * and full 64 bit address spaces.
1419  */
1420 static int iommu_map_page(struct protection_domain *dom,
1421                           unsigned long bus_addr,
1422                           unsigned long phys_addr,
1423                           int prot,
1424                           unsigned long page_size)
1425 {
1426         u64 __pte, *pte;
1427         int i, count;
1428
1429         if (!(prot & IOMMU_PROT_MASK))
1430                 return -EINVAL;
1431
1432         bus_addr  = PAGE_ALIGN(bus_addr);
1433         phys_addr = PAGE_ALIGN(phys_addr);
1434         count     = PAGE_SIZE_PTE_COUNT(page_size);
1435         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1436
1437         for (i = 0; i < count; ++i)
1438                 if (IOMMU_PTE_PRESENT(pte[i]))
1439                         return -EBUSY;
1440
1441         if (page_size > PAGE_SIZE) {
1442                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1443                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1444         } else
1445                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1446
1447         if (prot & IOMMU_PROT_IR)
1448                 __pte |= IOMMU_PTE_IR;
1449         if (prot & IOMMU_PROT_IW)
1450                 __pte |= IOMMU_PTE_IW;
1451
1452         for (i = 0; i < count; ++i)
1453                 pte[i] = __pte;
1454
1455         update_domain(dom);
1456
1457         return 0;
1458 }
1459
1460 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1461                                       unsigned long bus_addr,
1462                                       unsigned long page_size)
1463 {
1464         unsigned long long unmap_size, unmapped;
1465         u64 *pte;
1466
1467         BUG_ON(!is_power_of_2(page_size));
1468
1469         unmapped = 0;
1470
1471         while (unmapped < page_size) {
1472
1473                 pte = fetch_pte(dom, bus_addr);
1474
1475                 if (!pte) {
1476                         /*
1477                          * No PTE for this address
1478                          * move forward in 4kb steps
1479                          */
1480                         unmap_size = PAGE_SIZE;
1481                 } else if (PM_PTE_LEVEL(*pte) == 0) {
1482                         /* 4kb PTE found for this address */
1483                         unmap_size = PAGE_SIZE;
1484                         *pte       = 0ULL;
1485                 } else {
1486                         int count, i;
1487
1488                         /* Large PTE found which maps this address */
1489                         unmap_size = PTE_PAGE_SIZE(*pte);
1490                         count      = PAGE_SIZE_PTE_COUNT(unmap_size);
1491                         for (i = 0; i < count; i++)
1492                                 pte[i] = 0ULL;
1493                 }
1494
1495                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1496                 unmapped += unmap_size;
1497         }
1498
1499         BUG_ON(!is_power_of_2(unmapped));
1500
1501         return unmapped;
1502 }
1503
1504 /*
1505  * This function checks if a specific unity mapping entry is needed for
1506  * this specific IOMMU.
1507  */
1508 static int iommu_for_unity_map(struct amd_iommu *iommu,
1509                                struct unity_map_entry *entry)
1510 {
1511         u16 bdf, i;
1512
1513         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1514                 bdf = amd_iommu_alias_table[i];
1515                 if (amd_iommu_rlookup_table[bdf] == iommu)
1516                         return 1;
1517         }
1518
1519         return 0;
1520 }
1521
1522 /*
1523  * This function actually applies the mapping to the page table of the
1524  * dma_ops domain.
1525  */
1526 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1527                              struct unity_map_entry *e)
1528 {
1529         u64 addr;
1530         int ret;
1531
1532         for (addr = e->address_start; addr < e->address_end;
1533              addr += PAGE_SIZE) {
1534                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1535                                      PAGE_SIZE);
1536                 if (ret)
1537                         return ret;
1538                 /*
1539                  * if unity mapping is in aperture range mark the page
1540                  * as allocated in the aperture
1541                  */
1542                 if (addr < dma_dom->aperture_size)
1543                         __set_bit(addr >> PAGE_SHIFT,
1544                                   dma_dom->aperture[0]->bitmap);
1545         }
1546
1547         return 0;
1548 }
1549
1550 /*
1551  * Init the unity mappings for a specific IOMMU in the system
1552  *
1553  * Basically iterates over all unity mapping entries and applies them to
1554  * the default domain DMA of that IOMMU if necessary.
1555  */
1556 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1557 {
1558         struct unity_map_entry *entry;
1559         int ret;
1560
1561         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1562                 if (!iommu_for_unity_map(iommu, entry))
1563                         continue;
1564                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1565                 if (ret)
1566                         return ret;
1567         }
1568
1569         return 0;
1570 }
1571
1572 /*
1573  * Inits the unity mappings required for a specific device
1574  */
1575 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1576                                           u16 devid)
1577 {
1578         struct unity_map_entry *e;
1579         int ret;
1580
1581         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1582                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1583                         continue;
1584                 ret = dma_ops_unity_map(dma_dom, e);
1585                 if (ret)
1586                         return ret;
1587         }
1588
1589         return 0;
1590 }
1591
1592 /****************************************************************************
1593  *
1594  * The next functions belong to the address allocator for the dma_ops
1595  * interface functions. They work like the allocators in the other IOMMU
1596  * drivers. Its basically a bitmap which marks the allocated pages in
1597  * the aperture. Maybe it could be enhanced in the future to a more
1598  * efficient allocator.
1599  *
1600  ****************************************************************************/
1601
1602 /*
1603  * The address allocator core functions.
1604  *
1605  * called with domain->lock held
1606  */
1607
1608 /*
1609  * Used to reserve address ranges in the aperture (e.g. for exclusion
1610  * ranges.
1611  */
1612 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1613                                       unsigned long start_page,
1614                                       unsigned int pages)
1615 {
1616         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1617
1618         if (start_page + pages > last_page)
1619                 pages = last_page - start_page;
1620
1621         for (i = start_page; i < start_page + pages; ++i) {
1622                 int index = i / APERTURE_RANGE_PAGES;
1623                 int page  = i % APERTURE_RANGE_PAGES;
1624                 __set_bit(page, dom->aperture[index]->bitmap);
1625         }
1626 }
1627
1628 /*
1629  * This function is used to add a new aperture range to an existing
1630  * aperture in case of dma_ops domain allocation or address allocation
1631  * failure.
1632  */
1633 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1634                            bool populate, gfp_t gfp)
1635 {
1636         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1637         struct amd_iommu *iommu;
1638         unsigned long i, old_size;
1639
1640 #ifdef CONFIG_IOMMU_STRESS
1641         populate = false;
1642 #endif
1643
1644         if (index >= APERTURE_MAX_RANGES)
1645                 return -ENOMEM;
1646
1647         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1648         if (!dma_dom->aperture[index])
1649                 return -ENOMEM;
1650
1651         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1652         if (!dma_dom->aperture[index]->bitmap)
1653                 goto out_free;
1654
1655         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1656
1657         if (populate) {
1658                 unsigned long address = dma_dom->aperture_size;
1659                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1660                 u64 *pte, *pte_page;
1661
1662                 for (i = 0; i < num_ptes; ++i) {
1663                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1664                                         &pte_page, gfp);
1665                         if (!pte)
1666                                 goto out_free;
1667
1668                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1669
1670                         address += APERTURE_RANGE_SIZE / 64;
1671                 }
1672         }
1673
1674         old_size                = dma_dom->aperture_size;
1675         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1676
1677         /* Reserve address range used for MSI messages */
1678         if (old_size < MSI_ADDR_BASE_LO &&
1679             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1680                 unsigned long spage;
1681                 int pages;
1682
1683                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1684                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1685
1686                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1687         }
1688
1689         /* Initialize the exclusion range if necessary */
1690         for_each_iommu(iommu) {
1691                 if (iommu->exclusion_start &&
1692                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1693                     && iommu->exclusion_start < dma_dom->aperture_size) {
1694                         unsigned long startpage;
1695                         int pages = iommu_num_pages(iommu->exclusion_start,
1696                                                     iommu->exclusion_length,
1697                                                     PAGE_SIZE);
1698                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1699                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1700                 }
1701         }
1702
1703         /*
1704          * Check for areas already mapped as present in the new aperture
1705          * range and mark those pages as reserved in the allocator. Such
1706          * mappings may already exist as a result of requested unity
1707          * mappings for devices.
1708          */
1709         for (i = dma_dom->aperture[index]->offset;
1710              i < dma_dom->aperture_size;
1711              i += PAGE_SIZE) {
1712                 u64 *pte = fetch_pte(&dma_dom->domain, i);
1713                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1714                         continue;
1715
1716                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1717         }
1718
1719         update_domain(&dma_dom->domain);
1720
1721         return 0;
1722
1723 out_free:
1724         update_domain(&dma_dom->domain);
1725
1726         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1727
1728         kfree(dma_dom->aperture[index]);
1729         dma_dom->aperture[index] = NULL;
1730
1731         return -ENOMEM;
1732 }
1733
1734 static unsigned long dma_ops_area_alloc(struct device *dev,
1735                                         struct dma_ops_domain *dom,
1736                                         unsigned int pages,
1737                                         unsigned long align_mask,
1738                                         u64 dma_mask,
1739                                         unsigned long start)
1740 {
1741         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1742         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1743         int i = start >> APERTURE_RANGE_SHIFT;
1744         unsigned long boundary_size;
1745         unsigned long address = -1;
1746         unsigned long limit;
1747
1748         next_bit >>= PAGE_SHIFT;
1749
1750         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1751                         PAGE_SIZE) >> PAGE_SHIFT;
1752
1753         for (;i < max_index; ++i) {
1754                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1755
1756                 if (dom->aperture[i]->offset >= dma_mask)
1757                         break;
1758
1759                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1760                                                dma_mask >> PAGE_SHIFT);
1761
1762                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1763                                            limit, next_bit, pages, 0,
1764                                             boundary_size, align_mask);
1765                 if (address != -1) {
1766                         address = dom->aperture[i]->offset +
1767                                   (address << PAGE_SHIFT);
1768                         dom->next_address = address + (pages << PAGE_SHIFT);
1769                         break;
1770                 }
1771
1772                 next_bit = 0;
1773         }
1774
1775         return address;
1776 }
1777
1778 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1779                                              struct dma_ops_domain *dom,
1780                                              unsigned int pages,
1781                                              unsigned long align_mask,
1782                                              u64 dma_mask)
1783 {
1784         unsigned long address;
1785
1786 #ifdef CONFIG_IOMMU_STRESS
1787         dom->next_address = 0;
1788         dom->need_flush = true;
1789 #endif
1790
1791         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1792                                      dma_mask, dom->next_address);
1793
1794         if (address == -1) {
1795                 dom->next_address = 0;
1796                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1797                                              dma_mask, 0);
1798                 dom->need_flush = true;
1799         }
1800
1801         if (unlikely(address == -1))
1802                 address = DMA_ERROR_CODE;
1803
1804         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1805
1806         return address;
1807 }
1808
1809 /*
1810  * The address free function.
1811  *
1812  * called with domain->lock held
1813  */
1814 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1815                                    unsigned long address,
1816                                    unsigned int pages)
1817 {
1818         unsigned i = address >> APERTURE_RANGE_SHIFT;
1819         struct aperture_range *range = dom->aperture[i];
1820
1821         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1822
1823 #ifdef CONFIG_IOMMU_STRESS
1824         if (i < 4)
1825                 return;
1826 #endif
1827
1828         if (address >= dom->next_address)
1829                 dom->need_flush = true;
1830
1831         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1832
1833         bitmap_clear(range->bitmap, address, pages);
1834
1835 }
1836
1837 /****************************************************************************
1838  *
1839  * The next functions belong to the domain allocation. A domain is
1840  * allocated for every IOMMU as the default domain. If device isolation
1841  * is enabled, every device get its own domain. The most important thing
1842  * about domains is the page table mapping the DMA address space they
1843  * contain.
1844  *
1845  ****************************************************************************/
1846
1847 /*
1848  * This function adds a protection domain to the global protection domain list
1849  */
1850 static void add_domain_to_list(struct protection_domain *domain)
1851 {
1852         unsigned long flags;
1853
1854         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1855         list_add(&domain->list, &amd_iommu_pd_list);
1856         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1857 }
1858
1859 /*
1860  * This function removes a protection domain to the global
1861  * protection domain list
1862  */
1863 static void del_domain_from_list(struct protection_domain *domain)
1864 {
1865         unsigned long flags;
1866
1867         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1868         list_del(&domain->list);
1869         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1870 }
1871
1872 static u16 domain_id_alloc(void)
1873 {
1874         unsigned long flags;
1875         int id;
1876
1877         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1878         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1879         BUG_ON(id == 0);
1880         if (id > 0 && id < MAX_DOMAIN_ID)
1881                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1882         else
1883                 id = 0;
1884         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1885
1886         return id;
1887 }
1888
1889 static void domain_id_free(int id)
1890 {
1891         unsigned long flags;
1892
1893         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1894         if (id > 0 && id < MAX_DOMAIN_ID)
1895                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1896         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1897 }
1898
1899 static void free_pagetable(struct protection_domain *domain)
1900 {
1901         int i, j;
1902         u64 *p1, *p2, *p3;
1903
1904         p1 = domain->pt_root;
1905
1906         if (!p1)
1907                 return;
1908
1909         for (i = 0; i < 512; ++i) {
1910                 if (!IOMMU_PTE_PRESENT(p1[i]))
1911                         continue;
1912
1913                 p2 = IOMMU_PTE_PAGE(p1[i]);
1914                 for (j = 0; j < 512; ++j) {
1915                         if (!IOMMU_PTE_PRESENT(p2[j]))
1916                                 continue;
1917                         p3 = IOMMU_PTE_PAGE(p2[j]);
1918                         free_page((unsigned long)p3);
1919                 }
1920
1921                 free_page((unsigned long)p2);
1922         }
1923
1924         free_page((unsigned long)p1);
1925
1926         domain->pt_root = NULL;
1927 }
1928
1929 static void free_gcr3_tbl_level1(u64 *tbl)
1930 {
1931         u64 *ptr;
1932         int i;
1933
1934         for (i = 0; i < 512; ++i) {
1935                 if (!(tbl[i] & GCR3_VALID))
1936                         continue;
1937
1938                 ptr = __va(tbl[i] & PAGE_MASK);
1939
1940                 free_page((unsigned long)ptr);
1941         }
1942 }
1943
1944 static void free_gcr3_tbl_level2(u64 *tbl)
1945 {
1946         u64 *ptr;
1947         int i;
1948
1949         for (i = 0; i < 512; ++i) {
1950                 if (!(tbl[i] & GCR3_VALID))
1951                         continue;
1952
1953                 ptr = __va(tbl[i] & PAGE_MASK);
1954
1955                 free_gcr3_tbl_level1(ptr);
1956         }
1957 }
1958
1959 static void free_gcr3_table(struct protection_domain *domain)
1960 {
1961         if (domain->glx == 2)
1962                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1963         else if (domain->glx == 1)
1964                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1965         else if (domain->glx != 0)
1966                 BUG();
1967
1968         free_page((unsigned long)domain->gcr3_tbl);
1969 }
1970
1971 /*
1972  * Free a domain, only used if something went wrong in the
1973  * allocation path and we need to free an already allocated page table
1974  */
1975 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1976 {
1977         int i;
1978
1979         if (!dom)
1980                 return;
1981
1982         del_domain_from_list(&dom->domain);
1983
1984         free_pagetable(&dom->domain);
1985
1986         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1987                 if (!dom->aperture[i])
1988                         continue;
1989                 free_page((unsigned long)dom->aperture[i]->bitmap);
1990                 kfree(dom->aperture[i]);
1991         }
1992
1993         kfree(dom);
1994 }
1995
1996 /*
1997  * Allocates a new protection domain usable for the dma_ops functions.
1998  * It also initializes the page table and the address allocator data
1999  * structures required for the dma_ops interface
2000  */
2001 static struct dma_ops_domain *dma_ops_domain_alloc(void)
2002 {
2003         struct dma_ops_domain *dma_dom;
2004
2005         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
2006         if (!dma_dom)
2007                 return NULL;
2008
2009         spin_lock_init(&dma_dom->domain.lock);
2010
2011         dma_dom->domain.id = domain_id_alloc();
2012         if (dma_dom->domain.id == 0)
2013                 goto free_dma_dom;
2014         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
2015         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
2016         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2017         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2018         dma_dom->domain.priv = dma_dom;
2019         if (!dma_dom->domain.pt_root)
2020                 goto free_dma_dom;
2021
2022         dma_dom->need_flush = false;
2023         dma_dom->target_dev = 0xffff;
2024
2025         add_domain_to_list(&dma_dom->domain);
2026
2027         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2028                 goto free_dma_dom;
2029
2030         /*
2031          * mark the first page as allocated so we never return 0 as
2032          * a valid dma-address. So we can use 0 as error value
2033          */
2034         dma_dom->aperture[0]->bitmap[0] = 1;
2035         dma_dom->next_address = 0;
2036
2037
2038         return dma_dom;
2039
2040 free_dma_dom:
2041         dma_ops_domain_free(dma_dom);
2042
2043         return NULL;
2044 }
2045
2046 /*
2047  * little helper function to check whether a given protection domain is a
2048  * dma_ops domain
2049  */
2050 static bool dma_ops_domain(struct protection_domain *domain)
2051 {
2052         return domain->flags & PD_DMA_OPS_MASK;
2053 }
2054
2055 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2056 {
2057         u64 pte_root = 0;
2058         u64 flags = 0;
2059
2060         if (domain->mode != PAGE_MODE_NONE)
2061                 pte_root = virt_to_phys(domain->pt_root);
2062
2063         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2064                     << DEV_ENTRY_MODE_SHIFT;
2065         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2066
2067         flags = amd_iommu_dev_table[devid].data[1];
2068
2069         if (ats)
2070                 flags |= DTE_FLAG_IOTLB;
2071
2072         if (domain->flags & PD_IOMMUV2_MASK) {
2073                 u64 gcr3 = __pa(domain->gcr3_tbl);
2074                 u64 glx  = domain->glx;
2075                 u64 tmp;
2076
2077                 pte_root |= DTE_FLAG_GV;
2078                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2079
2080                 /* First mask out possible old values for GCR3 table */
2081                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2082                 flags    &= ~tmp;
2083
2084                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2085                 flags    &= ~tmp;
2086
2087                 /* Encode GCR3 table into DTE */
2088                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2089                 pte_root |= tmp;
2090
2091                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2092                 flags    |= tmp;
2093
2094                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2095                 flags    |= tmp;
2096         }
2097
2098         flags &= ~(0xffffUL);
2099         flags |= domain->id;
2100
2101         amd_iommu_dev_table[devid].data[1]  = flags;
2102         amd_iommu_dev_table[devid].data[0]  = pte_root;
2103 }
2104
2105 static void clear_dte_entry(u16 devid)
2106 {
2107         /* remove entry from the device table seen by the hardware */
2108         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
2109         amd_iommu_dev_table[devid].data[1] = 0;
2110
2111         amd_iommu_apply_erratum_63(devid);
2112 }
2113
2114 static void do_attach(struct iommu_dev_data *dev_data,
2115                       struct protection_domain *domain)
2116 {
2117         struct amd_iommu *iommu;
2118         bool ats;
2119
2120         iommu = amd_iommu_rlookup_table[dev_data->devid];
2121         ats   = dev_data->ats.enabled;
2122
2123         /* Update data structures */
2124         dev_data->domain = domain;
2125         list_add(&dev_data->list, &domain->dev_list);
2126         set_dte_entry(dev_data->devid, domain, ats);
2127
2128         /* Do reference counting */
2129         domain->dev_iommu[iommu->index] += 1;
2130         domain->dev_cnt                 += 1;
2131
2132         /* Flush the DTE entry */
2133         device_flush_dte(dev_data);
2134 }
2135
2136 static void do_detach(struct iommu_dev_data *dev_data)
2137 {
2138         struct amd_iommu *iommu;
2139
2140         iommu = amd_iommu_rlookup_table[dev_data->devid];
2141
2142         /* decrease reference counters */
2143         dev_data->domain->dev_iommu[iommu->index] -= 1;
2144         dev_data->domain->dev_cnt                 -= 1;
2145
2146         /* Update data structures */
2147         dev_data->domain = NULL;
2148         list_del(&dev_data->list);
2149         clear_dte_entry(dev_data->devid);
2150
2151         /* Flush the DTE entry */
2152         device_flush_dte(dev_data);
2153 }
2154
2155 /*
2156  * If a device is not yet associated with a domain, this function does
2157  * assigns it visible for the hardware
2158  */
2159 static int __attach_device(struct iommu_dev_data *dev_data,
2160                            struct protection_domain *domain)
2161 {
2162         int ret;
2163
2164         /* lock domain */
2165         spin_lock(&domain->lock);
2166
2167         if (dev_data->alias_data != NULL) {
2168                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2169
2170                 /* Some sanity checks */
2171                 ret = -EBUSY;
2172                 if (alias_data->domain != NULL &&
2173                                 alias_data->domain != domain)
2174                         goto out_unlock;
2175
2176                 if (dev_data->domain != NULL &&
2177                                 dev_data->domain != domain)
2178                         goto out_unlock;
2179
2180                 /* Do real assignment */
2181                 if (alias_data->domain == NULL)
2182                         do_attach(alias_data, domain);
2183
2184                 atomic_inc(&alias_data->bind);
2185         }
2186
2187         if (dev_data->domain == NULL)
2188                 do_attach(dev_data, domain);
2189
2190         atomic_inc(&dev_data->bind);
2191
2192         ret = 0;
2193
2194 out_unlock:
2195
2196         /* ready */
2197         spin_unlock(&domain->lock);
2198
2199         return ret;
2200 }
2201
2202
2203 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2204 {
2205         pci_disable_ats(pdev);
2206         pci_disable_pri(pdev);
2207         pci_disable_pasid(pdev);
2208 }
2209
2210 /* FIXME: Change generic reset-function to do the same */
2211 static int pri_reset_while_enabled(struct pci_dev *pdev)
2212 {
2213         u16 control;
2214         int pos;
2215
2216         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2217         if (!pos)
2218                 return -EINVAL;
2219
2220         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2221         control |= PCI_PRI_CTRL_RESET;
2222         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2223
2224         return 0;
2225 }
2226
2227 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2228 {
2229         bool reset_enable;
2230         int reqs, ret;
2231
2232         /* FIXME: Hardcode number of outstanding requests for now */
2233         reqs = 32;
2234         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2235                 reqs = 1;
2236         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2237
2238         /* Only allow access to user-accessible pages */
2239         ret = pci_enable_pasid(pdev, 0);
2240         if (ret)
2241                 goto out_err;
2242
2243         /* First reset the PRI state of the device */
2244         ret = pci_reset_pri(pdev);
2245         if (ret)
2246                 goto out_err;
2247
2248         /* Enable PRI */
2249         ret = pci_enable_pri(pdev, reqs);
2250         if (ret)
2251                 goto out_err;
2252
2253         if (reset_enable) {
2254                 ret = pri_reset_while_enabled(pdev);
2255                 if (ret)
2256                         goto out_err;
2257         }
2258
2259         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2260         if (ret)
2261                 goto out_err;
2262
2263         return 0;
2264
2265 out_err:
2266         pci_disable_pri(pdev);
2267         pci_disable_pasid(pdev);
2268
2269         return ret;
2270 }
2271
2272 /* FIXME: Move this to PCI code */
2273 #define PCI_PRI_TLP_OFF         (1 << 15)
2274
2275 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2276 {
2277         u16 status;
2278         int pos;
2279
2280         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2281         if (!pos)
2282                 return false;
2283
2284         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2285
2286         return (status & PCI_PRI_TLP_OFF) ? true : false;
2287 }
2288
2289 /*
2290  * If a device is not yet associated with a domain, this function
2291  * assigns it visible for the hardware
2292  */
2293 static int attach_device(struct device *dev,
2294                          struct protection_domain *domain)
2295 {
2296         struct pci_dev *pdev = to_pci_dev(dev);
2297         struct iommu_dev_data *dev_data;
2298         unsigned long flags;
2299         int ret;
2300
2301         dev_data = get_dev_data(dev);
2302
2303         if (domain->flags & PD_IOMMUV2_MASK) {
2304                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2305                         return -EINVAL;
2306
2307                 if (pdev_iommuv2_enable(pdev) != 0)
2308                         return -EINVAL;
2309
2310                 dev_data->ats.enabled = true;
2311                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2312                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2313         } else if (amd_iommu_iotlb_sup &&
2314                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2315                 dev_data->ats.enabled = true;
2316                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2317         }
2318
2319         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2320         ret = __attach_device(dev_data, domain);
2321         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2322
2323         /*
2324          * We might boot into a crash-kernel here. The crashed kernel
2325          * left the caches in the IOMMU dirty. So we have to flush
2326          * here to evict all dirty stuff.
2327          */
2328         domain_flush_tlb_pde(domain);
2329
2330         return ret;
2331 }
2332
2333 /*
2334  * Removes a device from a protection domain (unlocked)
2335  */
2336 static void __detach_device(struct iommu_dev_data *dev_data)
2337 {
2338         struct protection_domain *domain;
2339         unsigned long flags;
2340
2341         BUG_ON(!dev_data->domain);
2342
2343         domain = dev_data->domain;
2344
2345         spin_lock_irqsave(&domain->lock, flags);
2346
2347         if (dev_data->alias_data != NULL) {
2348                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2349
2350                 if (atomic_dec_and_test(&alias_data->bind))
2351                         do_detach(alias_data);
2352         }
2353
2354         if (atomic_dec_and_test(&dev_data->bind))
2355                 do_detach(dev_data);
2356
2357         spin_unlock_irqrestore(&domain->lock, flags);
2358
2359         /*
2360          * If we run in passthrough mode the device must be assigned to the
2361          * passthrough domain if it is detached from any other domain.
2362          * Make sure we can deassign from the pt_domain itself.
2363          */
2364         if (dev_data->passthrough &&
2365             (dev_data->domain == NULL && domain != pt_domain))
2366                 __attach_device(dev_data, pt_domain);
2367 }
2368
2369 /*
2370  * Removes a device from a protection domain (with devtable_lock held)
2371  */
2372 static void detach_device(struct device *dev)
2373 {
2374         struct protection_domain *domain;
2375         struct iommu_dev_data *dev_data;
2376         unsigned long flags;
2377
2378         dev_data = get_dev_data(dev);
2379         domain   = dev_data->domain;
2380
2381         /* lock device table */
2382         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2383         __detach_device(dev_data);
2384         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2385
2386         if (domain->flags & PD_IOMMUV2_MASK)
2387                 pdev_iommuv2_disable(to_pci_dev(dev));
2388         else if (dev_data->ats.enabled)
2389                 pci_disable_ats(to_pci_dev(dev));
2390
2391         dev_data->ats.enabled = false;
2392 }
2393
2394 /*
2395  * Find out the protection domain structure for a given PCI device. This
2396  * will give us the pointer to the page table root for example.
2397  */
2398 static struct protection_domain *domain_for_device(struct device *dev)
2399 {
2400         struct iommu_dev_data *dev_data;
2401         struct protection_domain *dom = NULL;
2402         unsigned long flags;
2403
2404         dev_data   = get_dev_data(dev);
2405
2406         if (dev_data->domain)
2407                 return dev_data->domain;
2408
2409         if (dev_data->alias_data != NULL) {
2410                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2411
2412                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2413                 if (alias_data->domain != NULL) {
2414                         __attach_device(dev_data, alias_data->domain);
2415                         dom = alias_data->domain;
2416                 }
2417                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2418         }
2419
2420         return dom;
2421 }
2422
2423 static int device_change_notifier(struct notifier_block *nb,
2424                                   unsigned long action, void *data)
2425 {
2426         struct dma_ops_domain *dma_domain;
2427         struct protection_domain *domain;
2428         struct iommu_dev_data *dev_data;
2429         struct device *dev = data;
2430         struct amd_iommu *iommu;
2431         unsigned long flags;
2432         u16 devid;
2433
2434         if (!check_device(dev))
2435                 return 0;
2436
2437         devid    = get_device_id(dev);
2438         iommu    = amd_iommu_rlookup_table[devid];
2439         dev_data = get_dev_data(dev);
2440
2441         switch (action) {
2442         case BUS_NOTIFY_UNBOUND_DRIVER:
2443
2444                 domain = domain_for_device(dev);
2445
2446                 if (!domain)
2447                         goto out;
2448                 if (dev_data->passthrough)
2449                         break;
2450                 detach_device(dev);
2451                 break;
2452         case BUS_NOTIFY_ADD_DEVICE:
2453
2454                 iommu_init_device(dev);
2455
2456                 /*
2457                  * dev_data is still NULL and
2458                  * got initialized in iommu_init_device
2459                  */
2460                 dev_data = get_dev_data(dev);
2461
2462                 if (iommu_pass_through || dev_data->iommu_v2) {
2463                         dev_data->passthrough = true;
2464                         attach_device(dev, pt_domain);
2465                         break;
2466                 }
2467
2468                 domain = domain_for_device(dev);
2469
2470                 /* allocate a protection domain if a device is added */
2471                 dma_domain = find_protection_domain(devid);
2472                 if (!dma_domain) {
2473                         dma_domain = dma_ops_domain_alloc();
2474                         if (!dma_domain)
2475                                 goto out;
2476                         dma_domain->target_dev = devid;
2477
2478                         spin_lock_irqsave(&iommu_pd_list_lock, flags);
2479                         list_add_tail(&dma_domain->list, &iommu_pd_list);
2480                         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2481                 }
2482
2483                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2484
2485                 break;
2486         case BUS_NOTIFY_DEL_DEVICE:
2487
2488                 iommu_uninit_device(dev);
2489
2490         default:
2491                 goto out;
2492         }
2493
2494         iommu_completion_wait(iommu);
2495
2496 out:
2497         return 0;
2498 }
2499
2500 static struct notifier_block device_nb = {
2501         .notifier_call = device_change_notifier,
2502 };
2503
2504 void amd_iommu_init_notifier(void)
2505 {
2506         bus_register_notifier(&pci_bus_type, &device_nb);
2507 }
2508
2509 /*****************************************************************************
2510  *
2511  * The next functions belong to the dma_ops mapping/unmapping code.
2512  *
2513  *****************************************************************************/
2514
2515 /*
2516  * In the dma_ops path we only have the struct device. This function
2517  * finds the corresponding IOMMU, the protection domain and the
2518  * requestor id for a given device.
2519  * If the device is not yet associated with a domain this is also done
2520  * in this function.
2521  */
2522 static struct protection_domain *get_domain(struct device *dev)
2523 {
2524         struct protection_domain *domain;
2525         struct dma_ops_domain *dma_dom;
2526         u16 devid = get_device_id(dev);
2527
2528         if (!check_device(dev))
2529                 return ERR_PTR(-EINVAL);
2530
2531         domain = domain_for_device(dev);
2532         if (domain != NULL && !dma_ops_domain(domain))
2533                 return ERR_PTR(-EBUSY);
2534
2535         if (domain != NULL)
2536                 return domain;
2537
2538         /* Device not bound yet - bind it */
2539         dma_dom = find_protection_domain(devid);
2540         if (!dma_dom)
2541                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2542         attach_device(dev, &dma_dom->domain);
2543         DUMP_printk("Using protection domain %d for device %s\n",
2544                     dma_dom->domain.id, dev_name(dev));
2545
2546         return &dma_dom->domain;
2547 }
2548
2549 static void update_device_table(struct protection_domain *domain)
2550 {
2551         struct iommu_dev_data *dev_data;
2552
2553         list_for_each_entry(dev_data, &domain->dev_list, list)
2554                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2555 }
2556
2557 static void update_domain(struct protection_domain *domain)
2558 {
2559         if (!domain->updated)
2560                 return;
2561
2562         update_device_table(domain);
2563
2564         domain_flush_devices(domain);
2565         domain_flush_tlb_pde(domain);
2566
2567         domain->updated = false;
2568 }
2569
2570 /*
2571  * This function fetches the PTE for a given address in the aperture
2572  */
2573 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2574                             unsigned long address)
2575 {
2576         struct aperture_range *aperture;
2577         u64 *pte, *pte_page;
2578
2579         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2580         if (!aperture)
2581                 return NULL;
2582
2583         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2584         if (!pte) {
2585                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2586                                 GFP_ATOMIC);
2587                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2588         } else
2589                 pte += PM_LEVEL_INDEX(0, address);
2590
2591         update_domain(&dom->domain);
2592
2593         return pte;
2594 }
2595
2596 /*
2597  * This is the generic map function. It maps one 4kb page at paddr to
2598  * the given address in the DMA address space for the domain.
2599  */
2600 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2601                                      unsigned long address,
2602                                      phys_addr_t paddr,
2603                                      int direction)
2604 {
2605         u64 *pte, __pte;
2606
2607         WARN_ON(address > dom->aperture_size);
2608
2609         paddr &= PAGE_MASK;
2610
2611         pte  = dma_ops_get_pte(dom, address);
2612         if (!pte)
2613                 return DMA_ERROR_CODE;
2614
2615         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2616
2617         if (direction == DMA_TO_DEVICE)
2618                 __pte |= IOMMU_PTE_IR;
2619         else if (direction == DMA_FROM_DEVICE)
2620                 __pte |= IOMMU_PTE_IW;
2621         else if (direction == DMA_BIDIRECTIONAL)
2622                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2623
2624         WARN_ON(*pte);
2625
2626         *pte = __pte;
2627
2628         return (dma_addr_t)address;
2629 }
2630
2631 /*
2632  * The generic unmapping function for on page in the DMA address space.
2633  */
2634 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2635                                  unsigned long address)
2636 {
2637         struct aperture_range *aperture;
2638         u64 *pte;
2639
2640         if (address >= dom->aperture_size)
2641                 return;
2642
2643         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2644         if (!aperture)
2645                 return;
2646
2647         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2648         if (!pte)
2649                 return;
2650
2651         pte += PM_LEVEL_INDEX(0, address);
2652
2653         WARN_ON(!*pte);
2654
2655         *pte = 0ULL;
2656 }
2657
2658 /*
2659  * This function contains common code for mapping of a physically
2660  * contiguous memory region into DMA address space. It is used by all
2661  * mapping functions provided with this IOMMU driver.
2662  * Must be called with the domain lock held.
2663  */
2664 static dma_addr_t __map_single(struct device *dev,
2665                                struct dma_ops_domain *dma_dom,
2666                                phys_addr_t paddr,
2667                                size_t size,
2668                                int dir,
2669                                bool align,
2670                                u64 dma_mask)
2671 {
2672         dma_addr_t offset = paddr & ~PAGE_MASK;
2673         dma_addr_t address, start, ret;
2674         unsigned int pages;
2675         unsigned long align_mask = 0;
2676         int i;
2677
2678         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2679         paddr &= PAGE_MASK;
2680
2681         INC_STATS_COUNTER(total_map_requests);
2682
2683         if (pages > 1)
2684                 INC_STATS_COUNTER(cross_page);
2685
2686         if (align)
2687                 align_mask = (1UL << get_order(size)) - 1;
2688
2689 retry:
2690         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2691                                           dma_mask);
2692         if (unlikely(address == DMA_ERROR_CODE)) {
2693                 /*
2694                  * setting next_address here will let the address
2695                  * allocator only scan the new allocated range in the
2696                  * first run. This is a small optimization.
2697                  */
2698                 dma_dom->next_address = dma_dom->aperture_size;
2699
2700                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2701                         goto out;
2702
2703                 /*
2704                  * aperture was successfully enlarged by 128 MB, try
2705                  * allocation again
2706                  */
2707                 goto retry;
2708         }
2709
2710         start = address;
2711         for (i = 0; i < pages; ++i) {
2712                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2713                 if (ret == DMA_ERROR_CODE)
2714                         goto out_unmap;
2715
2716                 paddr += PAGE_SIZE;
2717                 start += PAGE_SIZE;
2718         }
2719         address += offset;
2720
2721         ADD_STATS_COUNTER(alloced_io_mem, size);
2722
2723         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2724                 domain_flush_tlb(&dma_dom->domain);
2725                 dma_dom->need_flush = false;
2726         } else if (unlikely(amd_iommu_np_cache))
2727                 domain_flush_pages(&dma_dom->domain, address, size);
2728
2729 out:
2730         return address;
2731
2732 out_unmap:
2733
2734         for (--i; i >= 0; --i) {
2735                 start -= PAGE_SIZE;
2736                 dma_ops_domain_unmap(dma_dom, start);
2737         }
2738
2739         dma_ops_free_addresses(dma_dom, address, pages);
2740
2741         return DMA_ERROR_CODE;
2742 }
2743
2744 /*
2745  * Does the reverse of the __map_single function. Must be called with
2746  * the domain lock held too
2747  */
2748 static void __unmap_single(struct dma_ops_domain *dma_dom,
2749                            dma_addr_t dma_addr,
2750                            size_t size,
2751                            int dir)
2752 {
2753         dma_addr_t flush_addr;
2754         dma_addr_t i, start;
2755         unsigned int pages;
2756
2757         if ((dma_addr == DMA_ERROR_CODE) ||
2758             (dma_addr + size > dma_dom->aperture_size))
2759                 return;
2760
2761         flush_addr = dma_addr;
2762         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2763         dma_addr &= PAGE_MASK;
2764         start = dma_addr;
2765
2766         for (i = 0; i < pages; ++i) {
2767                 dma_ops_domain_unmap(dma_dom, start);
2768                 start += PAGE_SIZE;
2769         }
2770
2771         SUB_STATS_COUNTER(alloced_io_mem, size);
2772
2773         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2774
2775         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2776                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2777                 dma_dom->need_flush = false;
2778         }
2779 }
2780
2781 /*
2782  * The exported map_single function for dma_ops.
2783  */
2784 static dma_addr_t map_page(struct device *dev, struct page *page,
2785                            unsigned long offset, size_t size,
2786                            enum dma_data_direction dir,
2787                            struct dma_attrs *attrs)
2788 {
2789         unsigned long flags;
2790         struct protection_domain *domain;
2791         dma_addr_t addr;
2792         u64 dma_mask;
2793         phys_addr_t paddr = page_to_phys(page) + offset;
2794
2795         INC_STATS_COUNTER(cnt_map_single);
2796
2797         domain = get_domain(dev);
2798         if (PTR_ERR(domain) == -EINVAL)
2799                 return (dma_addr_t)paddr;
2800         else if (IS_ERR(domain))
2801                 return DMA_ERROR_CODE;
2802
2803         dma_mask = *dev->dma_mask;
2804
2805         spin_lock_irqsave(&domain->lock, flags);
2806
2807         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2808                             dma_mask);
2809         if (addr == DMA_ERROR_CODE)
2810                 goto out;
2811
2812         domain_flush_complete(domain);
2813
2814 out:
2815         spin_unlock_irqrestore(&domain->lock, flags);
2816
2817         return addr;
2818 }
2819
2820 /*
2821  * The exported unmap_single function for dma_ops.
2822  */
2823 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2824                        enum dma_data_direction dir, struct dma_attrs *attrs)
2825 {
2826         unsigned long flags;
2827         struct protection_domain *domain;
2828
2829         INC_STATS_COUNTER(cnt_unmap_single);
2830
2831         domain = get_domain(dev);
2832         if (IS_ERR(domain))
2833                 return;
2834
2835         spin_lock_irqsave(&domain->lock, flags);
2836
2837         __unmap_single(domain->priv, dma_addr, size, dir);
2838
2839         domain_flush_complete(domain);
2840
2841         spin_unlock_irqrestore(&domain->lock, flags);
2842 }
2843
2844 /*
2845  * The exported map_sg function for dma_ops (handles scatter-gather
2846  * lists).
2847  */
2848 static int map_sg(struct device *dev, struct scatterlist *sglist,
2849                   int nelems, enum dma_data_direction dir,
2850                   struct dma_attrs *attrs)
2851 {
2852         unsigned long flags;
2853         struct protection_domain *domain;
2854         int i;
2855         struct scatterlist *s;
2856         phys_addr_t paddr;
2857         int mapped_elems = 0;
2858         u64 dma_mask;
2859
2860         INC_STATS_COUNTER(cnt_map_sg);
2861
2862         domain = get_domain(dev);
2863         if (IS_ERR(domain))
2864                 return 0;
2865
2866         dma_mask = *dev->dma_mask;
2867
2868         spin_lock_irqsave(&domain->lock, flags);
2869
2870         for_each_sg(sglist, s, nelems, i) {
2871                 paddr = sg_phys(s);
2872
2873                 s->dma_address = __map_single(dev, domain->priv,
2874                                               paddr, s->length, dir, false,
2875                                               dma_mask);
2876
2877                 if (s->dma_address) {
2878                         s->dma_length = s->length;
2879                         mapped_elems++;
2880                 } else
2881                         goto unmap;
2882         }
2883
2884         domain_flush_complete(domain);
2885
2886 out:
2887         spin_unlock_irqrestore(&domain->lock, flags);
2888
2889         return mapped_elems;
2890 unmap:
2891         for_each_sg(sglist, s, mapped_elems, i) {
2892                 if (s->dma_address)
2893                         __unmap_single(domain->priv, s->dma_address,
2894                                        s->dma_length, dir);
2895                 s->dma_address = s->dma_length = 0;
2896         }
2897
2898         mapped_elems = 0;
2899
2900         goto out;
2901 }
2902
2903 /*
2904  * The exported map_sg function for dma_ops (handles scatter-gather
2905  * lists).
2906  */
2907 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2908                      int nelems, enum dma_data_direction dir,
2909                      struct dma_attrs *attrs)
2910 {
2911         unsigned long flags;
2912         struct protection_domain *domain;
2913         struct scatterlist *s;
2914         int i;
2915
2916         INC_STATS_COUNTER(cnt_unmap_sg);
2917
2918         domain = get_domain(dev);
2919         if (IS_ERR(domain))
2920                 return;
2921
2922         spin_lock_irqsave(&domain->lock, flags);
2923
2924         for_each_sg(sglist, s, nelems, i) {
2925                 __unmap_single(domain->priv, s->dma_address,
2926                                s->dma_length, dir);
2927                 s->dma_address = s->dma_length = 0;
2928         }
2929
2930         domain_flush_complete(domain);
2931
2932         spin_unlock_irqrestore(&domain->lock, flags);
2933 }
2934
2935 /*
2936  * The exported alloc_coherent function for dma_ops.
2937  */
2938 static void *alloc_coherent(struct device *dev, size_t size,
2939                             dma_addr_t *dma_addr, gfp_t flag,
2940                             struct dma_attrs *attrs)
2941 {
2942         unsigned long flags;
2943         void *virt_addr;
2944         struct protection_domain *domain;
2945         phys_addr_t paddr;
2946         u64 dma_mask = dev->coherent_dma_mask;
2947
2948         INC_STATS_COUNTER(cnt_alloc_coherent);
2949
2950         domain = get_domain(dev);
2951         if (PTR_ERR(domain) == -EINVAL) {
2952                 virt_addr = (void *)__get_free_pages(flag, get_order(size));
2953                 *dma_addr = __pa(virt_addr);
2954                 return virt_addr;
2955         } else if (IS_ERR(domain))
2956                 return NULL;
2957
2958         dma_mask  = dev->coherent_dma_mask;
2959         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2960         flag     |= __GFP_ZERO;
2961
2962         virt_addr = (void *)__get_free_pages(flag, get_order(size));
2963         if (!virt_addr)
2964                 return NULL;
2965
2966         paddr = virt_to_phys(virt_addr);
2967
2968         if (!dma_mask)
2969                 dma_mask = *dev->dma_mask;
2970
2971         spin_lock_irqsave(&domain->lock, flags);
2972
2973         *dma_addr = __map_single(dev, domain->priv, paddr,
2974                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2975
2976         if (*dma_addr == DMA_ERROR_CODE) {
2977                 spin_unlock_irqrestore(&domain->lock, flags);
2978                 goto out_free;
2979         }
2980
2981         domain_flush_complete(domain);
2982
2983         spin_unlock_irqrestore(&domain->lock, flags);
2984
2985         return virt_addr;
2986
2987 out_free:
2988
2989         free_pages((unsigned long)virt_addr, get_order(size));
2990
2991         return NULL;
2992 }
2993
2994 /*
2995  * The exported free_coherent function for dma_ops.
2996  */
2997 static void free_coherent(struct device *dev, size_t size,
2998                           void *virt_addr, dma_addr_t dma_addr,
2999                           struct dma_attrs *attrs)
3000 {
3001         unsigned long flags;
3002         struct protection_domain *domain;
3003
3004         INC_STATS_COUNTER(cnt_free_coherent);
3005
3006         domain = get_domain(dev);
3007         if (IS_ERR(domain))
3008                 goto free_mem;
3009
3010         spin_lock_irqsave(&domain->lock, flags);
3011
3012         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
3013
3014         domain_flush_complete(domain);
3015
3016         spin_unlock_irqrestore(&domain->lock, flags);
3017
3018 free_mem:
3019         free_pages((unsigned long)virt_addr, get_order(size));
3020 }
3021
3022 /*
3023  * This function is called by the DMA layer to find out if we can handle a
3024  * particular device. It is part of the dma_ops.
3025  */
3026 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
3027 {
3028         return check_device(dev);
3029 }
3030
3031 /*
3032  * The function for pre-allocating protection domains.
3033  *
3034  * If the driver core informs the DMA layer if a driver grabs a device
3035  * we don't need to preallocate the protection domains anymore.
3036  * For now we have to.
3037  */
3038 static void __init prealloc_protection_domains(void)
3039 {
3040         struct iommu_dev_data *dev_data;
3041         struct dma_ops_domain *dma_dom;
3042         struct pci_dev *dev = NULL;
3043         u16 devid;
3044
3045         for_each_pci_dev(dev) {
3046
3047                 /* Do we handle this device? */
3048                 if (!check_device(&dev->dev))
3049                         continue;
3050
3051                 dev_data = get_dev_data(&dev->dev);
3052                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
3053                         /* Make sure passthrough domain is allocated */
3054                         alloc_passthrough_domain();
3055                         dev_data->passthrough = true;
3056                         attach_device(&dev->dev, pt_domain);
3057                         pr_info("AMD-Vi: Using passthrough domain for device %s\n",
3058                                 dev_name(&dev->dev));
3059                 }
3060
3061                 /* Is there already any domain for it? */
3062                 if (domain_for_device(&dev->dev))
3063                         continue;
3064
3065                 devid = get_device_id(&dev->dev);
3066
3067                 dma_dom = dma_ops_domain_alloc();
3068                 if (!dma_dom)
3069                         continue;
3070                 init_unity_mappings_for_device(dma_dom, devid);
3071                 dma_dom->target_dev = devid;
3072
3073                 attach_device(&dev->dev, &dma_dom->domain);
3074
3075                 list_add_tail(&dma_dom->list, &iommu_pd_list);
3076         }
3077 }
3078
3079 static struct dma_map_ops amd_iommu_dma_ops = {
3080         .alloc = alloc_coherent,
3081         .free = free_coherent,
3082         .map_page = map_page,
3083         .unmap_page = unmap_page,
3084         .map_sg = map_sg,
3085         .unmap_sg = unmap_sg,
3086         .dma_supported = amd_iommu_dma_supported,
3087 };
3088
3089 static unsigned device_dma_ops_init(void)
3090 {
3091         struct iommu_dev_data *dev_data;
3092         struct pci_dev *pdev = NULL;
3093         unsigned unhandled = 0;
3094
3095         for_each_pci_dev(pdev) {
3096                 if (!check_device(&pdev->dev)) {
3097
3098                         iommu_ignore_device(&pdev->dev);
3099
3100                         unhandled += 1;
3101                         continue;
3102                 }
3103
3104                 dev_data = get_dev_data(&pdev->dev);
3105
3106                 if (!dev_data->passthrough)
3107                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
3108                 else
3109                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
3110         }
3111
3112         return unhandled;
3113 }
3114
3115 /*
3116  * The function which clues the AMD IOMMU driver into dma_ops.
3117  */
3118
3119 void __init amd_iommu_init_api(void)
3120 {
3121         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
3122 }
3123
3124 int __init amd_iommu_init_dma_ops(void)
3125 {
3126         struct amd_iommu *iommu;
3127         int ret, unhandled;
3128
3129         /*
3130          * first allocate a default protection domain for every IOMMU we
3131          * found in the system. Devices not assigned to any other
3132          * protection domain will be assigned to the default one.
3133          */
3134         for_each_iommu(iommu) {
3135                 iommu->default_dom = dma_ops_domain_alloc();
3136                 if (iommu->default_dom == NULL)
3137                         return -ENOMEM;
3138                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
3139                 ret = iommu_init_unity_mappings(iommu);
3140                 if (ret)
3141                         goto free_domains;
3142         }
3143
3144         /*
3145          * Pre-allocate the protection domains for each device.
3146          */
3147         prealloc_protection_domains();
3148
3149         iommu_detected = 1;
3150         swiotlb = 0;
3151
3152         /* Make the driver finally visible to the drivers */
3153         unhandled = device_dma_ops_init();
3154         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3155                 /* There are unhandled devices - initialize swiotlb for them */
3156                 swiotlb = 1;
3157         }
3158
3159         amd_iommu_stats_init();
3160
3161         if (amd_iommu_unmap_flush)
3162                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3163         else
3164                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3165
3166         return 0;
3167
3168 free_domains:
3169
3170         for_each_iommu(iommu) {
3171                 dma_ops_domain_free(iommu->default_dom);
3172         }
3173
3174         return ret;
3175 }
3176
3177 /*****************************************************************************
3178  *
3179  * The following functions belong to the exported interface of AMD IOMMU
3180  *
3181  * This interface allows access to lower level functions of the IOMMU
3182  * like protection domain handling and assignement of devices to domains
3183  * which is not possible with the dma_ops interface.
3184  *
3185  *****************************************************************************/
3186
3187 static void cleanup_domain(struct protection_domain *domain)
3188 {
3189         struct iommu_dev_data *dev_data, *next;
3190         unsigned long flags;
3191
3192         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3193
3194         list_for_each_entry_safe(dev_data, next, &domain->dev_list, list) {
3195                 __detach_device(dev_data);
3196                 atomic_set(&dev_data->bind, 0);
3197         }
3198
3199         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3200 }
3201
3202 static void protection_domain_free(struct protection_domain *domain)
3203 {
3204         if (!domain)
3205                 return;
3206
3207         del_domain_from_list(domain);
3208
3209         if (domain->id)
3210                 domain_id_free(domain->id);
3211
3212         kfree(domain);
3213 }
3214
3215 static struct protection_domain *protection_domain_alloc(void)
3216 {
3217         struct protection_domain *domain;
3218
3219         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3220         if (!domain)
3221                 return NULL;
3222
3223         spin_lock_init(&domain->lock);
3224         mutex_init(&domain->api_lock);
3225         domain->id = domain_id_alloc();
3226         if (!domain->id)
3227                 goto out_err;
3228         INIT_LIST_HEAD(&domain->dev_list);
3229
3230         add_domain_to_list(domain);
3231
3232         return domain;
3233
3234 out_err:
3235         kfree(domain);
3236
3237         return NULL;
3238 }
3239
3240 static int __init alloc_passthrough_domain(void)
3241 {
3242         if (pt_domain != NULL)
3243                 return 0;
3244
3245         /* allocate passthrough domain */
3246         pt_domain = protection_domain_alloc();
3247         if (!pt_domain)
3248                 return -ENOMEM;
3249
3250         pt_domain->mode = PAGE_MODE_NONE;
3251
3252         return 0;
3253 }
3254 static int amd_iommu_domain_init(struct iommu_domain *dom)
3255 {
3256         struct protection_domain *domain;
3257
3258         domain = protection_domain_alloc();
3259         if (!domain)
3260                 goto out_free;
3261
3262         domain->mode    = PAGE_MODE_3_LEVEL;
3263         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3264         if (!domain->pt_root)
3265                 goto out_free;
3266
3267         domain->iommu_domain = dom;
3268
3269         dom->priv = domain;
3270
3271         dom->geometry.aperture_start = 0;
3272         dom->geometry.aperture_end   = ~0ULL;
3273         dom->geometry.force_aperture = true;
3274
3275         return 0;
3276
3277 out_free:
3278         protection_domain_free(domain);
3279
3280         return -ENOMEM;
3281 }
3282
3283 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3284 {
3285         struct protection_domain *domain = dom->priv;
3286
3287         if (!domain)
3288                 return;
3289
3290         if (domain->dev_cnt > 0)
3291                 cleanup_domain(domain);
3292
3293         BUG_ON(domain->dev_cnt != 0);
3294
3295         if (domain->mode != PAGE_MODE_NONE)
3296                 free_pagetable(domain);
3297
3298         if (domain->flags & PD_IOMMUV2_MASK)
3299                 free_gcr3_table(domain);
3300
3301         protection_domain_free(domain);
3302
3303         dom->priv = NULL;
3304 }
3305
3306 static void amd_iommu_detach_device(struct iommu_domain *dom,
3307                                     struct device *dev)
3308 {
3309         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3310         struct amd_iommu *iommu;
3311         u16 devid;
3312
3313         if (!check_device(dev))
3314                 return;
3315
3316         devid = get_device_id(dev);
3317
3318         if (dev_data->domain != NULL)
3319                 detach_device(dev);
3320
3321         iommu = amd_iommu_rlookup_table[devid];
3322         if (!iommu)
3323                 return;
3324
3325         iommu_completion_wait(iommu);
3326 }
3327
3328 static int amd_iommu_attach_device(struct iommu_domain *dom,
3329                                    struct device *dev)
3330 {
3331         struct protection_domain *domain = dom->priv;
3332         struct iommu_dev_data *dev_data;
3333         struct amd_iommu *iommu;
3334         int ret;
3335
3336         if (!check_device(dev))
3337                 return -EINVAL;
3338
3339         dev_data = dev->archdata.iommu;
3340
3341         iommu = amd_iommu_rlookup_table[dev_data->devid];
3342         if (!iommu)
3343                 return -EINVAL;
3344
3345         if (dev_data->domain)
3346                 detach_device(dev);
3347
3348         ret = attach_device(dev, domain);
3349
3350         iommu_completion_wait(iommu);
3351
3352         return ret;
3353 }
3354
3355 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3356                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3357 {
3358         struct protection_domain *domain = dom->priv;
3359         int prot = 0;
3360         int ret;
3361
3362         if (domain->mode == PAGE_MODE_NONE)
3363                 return -EINVAL;
3364
3365         if (iommu_prot & IOMMU_READ)
3366                 prot |= IOMMU_PROT_IR;
3367         if (iommu_prot & IOMMU_WRITE)
3368                 prot |= IOMMU_PROT_IW;
3369
3370         mutex_lock(&domain->api_lock);
3371         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3372         mutex_unlock(&domain->api_lock);
3373
3374         return ret;
3375 }
3376
3377 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3378                            size_t page_size)
3379 {
3380         struct protection_domain *domain = dom->priv;
3381         size_t unmap_size;
3382
3383         if (domain->mode == PAGE_MODE_NONE)
3384                 return -EINVAL;
3385
3386         mutex_lock(&domain->api_lock);
3387         unmap_size = iommu_unmap_page(domain, iova, page_size);
3388         mutex_unlock(&domain->api_lock);
3389
3390         domain_flush_tlb_pde(domain);
3391
3392         return unmap_size;
3393 }
3394
3395 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3396                                           unsigned long iova)
3397 {
3398         struct protection_domain *domain = dom->priv;
3399         unsigned long offset_mask;
3400         phys_addr_t paddr;
3401         u64 *pte, __pte;
3402
3403         if (domain->mode == PAGE_MODE_NONE)
3404                 return iova;
3405
3406         pte = fetch_pte(domain, iova);
3407
3408         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3409                 return 0;
3410
3411         if (PM_PTE_LEVEL(*pte) == 0)
3412                 offset_mask = PAGE_SIZE - 1;
3413         else
3414                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3415
3416         __pte = *pte & PM_ADDR_MASK;
3417         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3418
3419         return paddr;
3420 }
3421
3422 static int amd_iommu_domain_has_cap(struct iommu_domain *domain,
3423                                     unsigned long cap)
3424 {
3425         switch (cap) {
3426         case IOMMU_CAP_CACHE_COHERENCY:
3427                 return 1;
3428         case IOMMU_CAP_INTR_REMAP:
3429                 return irq_remapping_enabled;
3430         }
3431
3432         return 0;
3433 }
3434
3435 static struct iommu_ops amd_iommu_ops = {
3436         .domain_init = amd_iommu_domain_init,
3437         .domain_destroy = amd_iommu_domain_destroy,
3438         .attach_dev = amd_iommu_attach_device,
3439         .detach_dev = amd_iommu_detach_device,
3440         .map = amd_iommu_map,
3441         .unmap = amd_iommu_unmap,
3442         .iova_to_phys = amd_iommu_iova_to_phys,
3443         .domain_has_cap = amd_iommu_domain_has_cap,
3444         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3445 };
3446
3447 /*****************************************************************************
3448  *
3449  * The next functions do a basic initialization of IOMMU for pass through
3450  * mode
3451  *
3452  * In passthrough mode the IOMMU is initialized and enabled but not used for
3453  * DMA-API translation.
3454  *
3455  *****************************************************************************/
3456
3457 int __init amd_iommu_init_passthrough(void)
3458 {
3459         struct iommu_dev_data *dev_data;
3460         struct pci_dev *dev = NULL;
3461         struct amd_iommu *iommu;
3462         u16 devid;
3463         int ret;
3464
3465         ret = alloc_passthrough_domain();
3466         if (ret)
3467                 return ret;
3468
3469         for_each_pci_dev(dev) {
3470                 if (!check_device(&dev->dev))
3471                         continue;
3472
3473                 dev_data = get_dev_data(&dev->dev);
3474                 dev_data->passthrough = true;
3475
3476                 devid = get_device_id(&dev->dev);
3477
3478                 iommu = amd_iommu_rlookup_table[devid];
3479                 if (!iommu)
3480                         continue;
3481
3482                 attach_device(&dev->dev, pt_domain);
3483         }
3484
3485         amd_iommu_stats_init();
3486
3487         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3488
3489         return 0;
3490 }
3491
3492 /* IOMMUv2 specific functions */
3493 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3494 {
3495         return atomic_notifier_chain_register(&ppr_notifier, nb);
3496 }
3497 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3498
3499 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3500 {
3501         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3502 }
3503 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3504
3505 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3506 {
3507         struct protection_domain *domain = dom->priv;
3508         unsigned long flags;
3509
3510         spin_lock_irqsave(&domain->lock, flags);
3511
3512         /* Update data structure */
3513         domain->mode    = PAGE_MODE_NONE;
3514         domain->updated = true;
3515
3516         /* Make changes visible to IOMMUs */
3517         update_domain(domain);
3518
3519         /* Page-table is not visible to IOMMU anymore, so free it */
3520         free_pagetable(domain);
3521
3522         spin_unlock_irqrestore(&domain->lock, flags);
3523 }
3524 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3525
3526 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3527 {
3528         struct protection_domain *domain = dom->priv;
3529         unsigned long flags;
3530         int levels, ret;
3531
3532         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3533                 return -EINVAL;
3534
3535         /* Number of GCR3 table levels required */
3536         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3537                 levels += 1;
3538
3539         if (levels > amd_iommu_max_glx_val)
3540                 return -EINVAL;
3541
3542         spin_lock_irqsave(&domain->lock, flags);
3543
3544         /*
3545          * Save us all sanity checks whether devices already in the
3546          * domain support IOMMUv2. Just force that the domain has no
3547          * devices attached when it is switched into IOMMUv2 mode.
3548          */
3549         ret = -EBUSY;
3550         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3551                 goto out;
3552
3553         ret = -ENOMEM;
3554         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3555         if (domain->gcr3_tbl == NULL)
3556                 goto out;
3557
3558         domain->glx      = levels;
3559         domain->flags   |= PD_IOMMUV2_MASK;
3560         domain->updated  = true;
3561
3562         update_domain(domain);
3563
3564         ret = 0;
3565
3566 out:
3567         spin_unlock_irqrestore(&domain->lock, flags);
3568
3569         return ret;
3570 }
3571 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3572
3573 static int __flush_pasid(struct protection_domain *domain, int pasid,
3574                          u64 address, bool size)
3575 {
3576         struct iommu_dev_data *dev_data;
3577         struct iommu_cmd cmd;
3578         int i, ret;
3579
3580         if (!(domain->flags & PD_IOMMUV2_MASK))
3581                 return -EINVAL;
3582
3583         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3584
3585         /*
3586          * IOMMU TLB needs to be flushed before Device TLB to
3587          * prevent device TLB refill from IOMMU TLB
3588          */
3589         for (i = 0; i < amd_iommus_present; ++i) {
3590                 if (domain->dev_iommu[i] == 0)
3591                         continue;
3592
3593                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3594                 if (ret != 0)
3595                         goto out;
3596         }
3597
3598         /* Wait until IOMMU TLB flushes are complete */
3599         domain_flush_complete(domain);
3600
3601         /* Now flush device TLBs */
3602         list_for_each_entry(dev_data, &domain->dev_list, list) {
3603                 struct amd_iommu *iommu;
3604                 int qdep;
3605
3606                 BUG_ON(!dev_data->ats.enabled);
3607
3608                 qdep  = dev_data->ats.qdep;
3609                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3610
3611                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3612                                       qdep, address, size);
3613
3614                 ret = iommu_queue_command(iommu, &cmd);
3615                 if (ret != 0)
3616                         goto out;
3617         }
3618
3619         /* Wait until all device TLBs are flushed */
3620         domain_flush_complete(domain);
3621
3622         ret = 0;
3623
3624 out:
3625
3626         return ret;
3627 }
3628
3629 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3630                                   u64 address)
3631 {
3632         INC_STATS_COUNTER(invalidate_iotlb);
3633
3634         return __flush_pasid(domain, pasid, address, false);
3635 }
3636
3637 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3638                          u64 address)
3639 {
3640         struct protection_domain *domain = dom->priv;
3641         unsigned long flags;
3642         int ret;
3643
3644         spin_lock_irqsave(&domain->lock, flags);
3645         ret = __amd_iommu_flush_page(domain, pasid, address);
3646         spin_unlock_irqrestore(&domain->lock, flags);
3647
3648         return ret;
3649 }
3650 EXPORT_SYMBOL(amd_iommu_flush_page);
3651
3652 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3653 {
3654         INC_STATS_COUNTER(invalidate_iotlb_all);
3655
3656         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3657                              true);
3658 }
3659
3660 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3661 {
3662         struct protection_domain *domain = dom->priv;
3663         unsigned long flags;
3664         int ret;
3665
3666         spin_lock_irqsave(&domain->lock, flags);
3667         ret = __amd_iommu_flush_tlb(domain, pasid);
3668         spin_unlock_irqrestore(&domain->lock, flags);
3669
3670         return ret;
3671 }
3672 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3673
3674 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3675 {
3676         int index;
3677         u64 *pte;
3678
3679         while (true) {
3680
3681                 index = (pasid >> (9 * level)) & 0x1ff;
3682                 pte   = &root[index];
3683
3684                 if (level == 0)
3685                         break;
3686
3687                 if (!(*pte & GCR3_VALID)) {
3688                         if (!alloc)
3689                                 return NULL;
3690
3691                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3692                         if (root == NULL)
3693                                 return NULL;
3694
3695                         *pte = __pa(root) | GCR3_VALID;
3696                 }
3697
3698                 root = __va(*pte & PAGE_MASK);
3699
3700                 level -= 1;
3701         }
3702
3703         return pte;
3704 }
3705
3706 static int __set_gcr3(struct protection_domain *domain, int pasid,
3707                       unsigned long cr3)
3708 {
3709         u64 *pte;
3710
3711         if (domain->mode != PAGE_MODE_NONE)
3712                 return -EINVAL;
3713
3714         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3715         if (pte == NULL)
3716                 return -ENOMEM;
3717
3718         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3719
3720         return __amd_iommu_flush_tlb(domain, pasid);
3721 }
3722
3723 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3724 {
3725         u64 *pte;
3726
3727         if (domain->mode != PAGE_MODE_NONE)
3728                 return -EINVAL;
3729
3730         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3731         if (pte == NULL)
3732                 return 0;
3733
3734         *pte = 0;
3735
3736         return __amd_iommu_flush_tlb(domain, pasid);
3737 }
3738
3739 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3740                               unsigned long cr3)
3741 {
3742         struct protection_domain *domain = dom->priv;
3743         unsigned long flags;
3744         int ret;
3745
3746         spin_lock_irqsave(&domain->lock, flags);
3747         ret = __set_gcr3(domain, pasid, cr3);
3748         spin_unlock_irqrestore(&domain->lock, flags);
3749
3750         return ret;
3751 }
3752 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3753
3754 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3755 {
3756         struct protection_domain *domain = dom->priv;
3757         unsigned long flags;
3758         int ret;
3759
3760         spin_lock_irqsave(&domain->lock, flags);
3761         ret = __clear_gcr3(domain, pasid);
3762         spin_unlock_irqrestore(&domain->lock, flags);
3763
3764         return ret;
3765 }
3766 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3767
3768 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3769                            int status, int tag)
3770 {
3771         struct iommu_dev_data *dev_data;
3772         struct amd_iommu *iommu;
3773         struct iommu_cmd cmd;
3774
3775         INC_STATS_COUNTER(complete_ppr);
3776
3777         dev_data = get_dev_data(&pdev->dev);
3778         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3779
3780         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3781                            tag, dev_data->pri_tlp);
3782
3783         return iommu_queue_command(iommu, &cmd);
3784 }
3785 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3786
3787 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3788 {
3789         struct protection_domain *domain;
3790
3791         domain = get_domain(&pdev->dev);
3792         if (IS_ERR(domain))
3793                 return NULL;
3794
3795         /* Only return IOMMUv2 domains */
3796         if (!(domain->flags & PD_IOMMUV2_MASK))
3797                 return NULL;
3798
3799         return domain->iommu_domain;
3800 }
3801 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3802
3803 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3804 {
3805         struct iommu_dev_data *dev_data;
3806
3807         if (!amd_iommu_v2_supported())
3808                 return;
3809
3810         dev_data = get_dev_data(&pdev->dev);
3811         dev_data->errata |= (1 << erratum);
3812 }
3813 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3814
3815 int amd_iommu_device_info(struct pci_dev *pdev,
3816                           struct amd_iommu_device_info *info)
3817 {
3818         int max_pasids;
3819         int pos;
3820
3821         if (pdev == NULL || info == NULL)
3822                 return -EINVAL;
3823
3824         if (!amd_iommu_v2_supported())
3825                 return -EINVAL;
3826
3827         memset(info, 0, sizeof(*info));
3828
3829         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3830         if (pos)
3831                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3832
3833         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3834         if (pos)
3835                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3836
3837         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3838         if (pos) {
3839                 int features;
3840
3841                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3842                 max_pasids = min(max_pasids, (1 << 20));
3843
3844                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3845                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3846
3847                 features = pci_pasid_features(pdev);
3848                 if (features & PCI_PASID_CAP_EXEC)
3849                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3850                 if (features & PCI_PASID_CAP_PRIV)
3851                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3852         }
3853
3854         return 0;
3855 }
3856 EXPORT_SYMBOL(amd_iommu_device_info);
3857
3858 #ifdef CONFIG_IRQ_REMAP
3859
3860 /*****************************************************************************
3861  *
3862  * Interrupt Remapping Implementation
3863  *
3864  *****************************************************************************/
3865
3866 union irte {
3867         u32 val;
3868         struct {
3869                 u32 valid       : 1,
3870                     no_fault    : 1,
3871                     int_type    : 3,
3872                     rq_eoi      : 1,
3873                     dm          : 1,
3874                     rsvd_1      : 1,
3875                     destination : 8,
3876                     vector      : 8,
3877                     rsvd_2      : 8;
3878         } fields;
3879 };
3880
3881 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3882 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3883 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3884 #define DTE_IRQ_REMAP_ENABLE    1ULL
3885
3886 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3887 {
3888         u64 dte;
3889
3890         dte     = amd_iommu_dev_table[devid].data[2];
3891         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3892         dte     |= virt_to_phys(table->table);
3893         dte     |= DTE_IRQ_REMAP_INTCTL;
3894         dte     |= DTE_IRQ_TABLE_LEN;
3895         dte     |= DTE_IRQ_REMAP_ENABLE;
3896
3897         amd_iommu_dev_table[devid].data[2] = dte;
3898 }
3899
3900 #define IRTE_ALLOCATED (~1U)
3901
3902 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3903 {
3904         struct irq_remap_table *table = NULL;
3905         struct amd_iommu *iommu;
3906         unsigned long flags;
3907         u16 alias;
3908
3909         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3910
3911         iommu = amd_iommu_rlookup_table[devid];
3912         if (!iommu)
3913                 goto out_unlock;
3914
3915         table = irq_lookup_table[devid];
3916         if (table)
3917                 goto out;
3918
3919         alias = amd_iommu_alias_table[devid];
3920         table = irq_lookup_table[alias];
3921         if (table) {
3922                 irq_lookup_table[devid] = table;
3923                 set_dte_irq_entry(devid, table);
3924                 iommu_flush_dte(iommu, devid);
3925                 goto out;
3926         }
3927
3928         /* Nothing there yet, allocate new irq remapping table */
3929         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3930         if (!table)
3931                 goto out;
3932
3933         if (ioapic)
3934                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3935                 table->min_index = 32;
3936
3937         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3938         if (!table->table) {
3939                 kfree(table);
3940                 table = NULL;
3941                 goto out;
3942         }
3943
3944         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3945
3946         if (ioapic) {
3947                 int i;
3948
3949                 for (i = 0; i < 32; ++i)
3950                         table->table[i] = IRTE_ALLOCATED;
3951         }
3952
3953         irq_lookup_table[devid] = table;
3954         set_dte_irq_entry(devid, table);
3955         iommu_flush_dte(iommu, devid);
3956         if (devid != alias) {
3957                 irq_lookup_table[alias] = table;
3958                 set_dte_irq_entry(devid, table);
3959                 iommu_flush_dte(iommu, alias);
3960         }
3961
3962 out:
3963         iommu_completion_wait(iommu);
3964
3965 out_unlock:
3966         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3967
3968         return table;
3969 }
3970
3971 static int alloc_irq_index(struct irq_cfg *cfg, u16 devid, int count)
3972 {
3973         struct irq_remap_table *table;
3974         unsigned long flags;
3975         int index, c;
3976
3977         table = get_irq_table(devid, false);
3978         if (!table)
3979                 return -ENODEV;
3980
3981         spin_lock_irqsave(&table->lock, flags);
3982
3983         /* Scan table for free entries */
3984         for (c = 0, index = table->min_index;
3985              index < MAX_IRQS_PER_TABLE;
3986              ++index) {
3987                 if (table->table[index] == 0)
3988                         c += 1;
3989                 else
3990                         c = 0;
3991
3992                 if (c == count) {
3993                         struct irq_2_iommu *irte_info;
3994
3995                         for (; c != 0; --c)
3996                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3997
3998                         index -= count - 1;
3999
4000                         cfg->remapped         = 1;
4001                         irte_info             = &cfg->irq_2_iommu;
4002                         irte_info->sub_handle = devid;
4003                         irte_info->irte_index = index;
4004
4005                         goto out;
4006                 }
4007         }
4008
4009         index = -ENOSPC;
4010
4011 out:
4012         spin_unlock_irqrestore(&table->lock, flags);
4013
4014         return index;
4015 }
4016
4017 static int get_irte(u16 devid, int index, union irte *irte)
4018 {
4019         struct irq_remap_table *table;
4020         unsigned long flags;
4021
4022         table = get_irq_table(devid, false);
4023         if (!table)
4024                 return -ENOMEM;
4025
4026         spin_lock_irqsave(&table->lock, flags);
4027         irte->val = table->table[index];
4028         spin_unlock_irqrestore(&table->lock, flags);
4029
4030         return 0;
4031 }
4032
4033 static int modify_irte(u16 devid, int index, union irte irte)
4034 {
4035         struct irq_remap_table *table;
4036         struct amd_iommu *iommu;
4037         unsigned long flags;
4038
4039         iommu = amd_iommu_rlookup_table[devid];
4040         if (iommu == NULL)
4041                 return -EINVAL;
4042
4043         table = get_irq_table(devid, false);
4044         if (!table)
4045                 return -ENOMEM;
4046
4047         spin_lock_irqsave(&table->lock, flags);
4048         table->table[index] = irte.val;
4049         spin_unlock_irqrestore(&table->lock, flags);
4050
4051         iommu_flush_irt(iommu, devid);
4052         iommu_completion_wait(iommu);
4053
4054         return 0;
4055 }
4056
4057 static void free_irte(u16 devid, int index)
4058 {
4059         struct irq_remap_table *table;
4060         struct amd_iommu *iommu;
4061         unsigned long flags;
4062
4063         iommu = amd_iommu_rlookup_table[devid];
4064         if (iommu == NULL)
4065                 return;
4066
4067         table = get_irq_table(devid, false);
4068         if (!table)
4069                 return;
4070
4071         spin_lock_irqsave(&table->lock, flags);
4072         table->table[index] = 0;
4073         spin_unlock_irqrestore(&table->lock, flags);
4074
4075         iommu_flush_irt(iommu, devid);
4076         iommu_completion_wait(iommu);
4077 }
4078
4079 static int setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
4080                               unsigned int destination, int vector,
4081                               struct io_apic_irq_attr *attr)
4082 {
4083         struct irq_remap_table *table;
4084         struct irq_2_iommu *irte_info;
4085         struct irq_cfg *cfg;
4086         union irte irte;
4087         int ioapic_id;
4088         int index;
4089         int devid;
4090         int ret;
4091
4092         cfg = irq_get_chip_data(irq);
4093         if (!cfg)
4094                 return -EINVAL;
4095
4096         irte_info = &cfg->irq_2_iommu;
4097         ioapic_id = mpc_ioapic_id(attr->ioapic);
4098         devid     = get_ioapic_devid(ioapic_id);
4099
4100         if (devid < 0)
4101                 return devid;
4102
4103         table = get_irq_table(devid, true);
4104         if (table == NULL)
4105                 return -ENOMEM;
4106
4107         index = attr->ioapic_pin;
4108
4109         /* Setup IRQ remapping info */
4110         cfg->remapped         = 1;
4111         irte_info->sub_handle = devid;
4112         irte_info->irte_index = index;
4113
4114         /* Setup IRTE for IOMMU */
4115         irte.val                = 0;
4116         irte.fields.vector      = vector;
4117         irte.fields.int_type    = apic->irq_delivery_mode;
4118         irte.fields.destination = destination;
4119         irte.fields.dm          = apic->irq_dest_mode;
4120         irte.fields.valid       = 1;
4121
4122         ret = modify_irte(devid, index, irte);
4123         if (ret)
4124                 return ret;
4125
4126         /* Setup IOAPIC entry */
4127         memset(entry, 0, sizeof(*entry));
4128
4129         entry->vector        = index;
4130         entry->mask          = 0;
4131         entry->trigger       = attr->trigger;
4132         entry->polarity      = attr->polarity;
4133
4134         /*
4135          * Mask level triggered irqs.
4136          */
4137         if (attr->trigger)
4138                 entry->mask = 1;
4139
4140         return 0;
4141 }
4142
4143 static int set_affinity(struct irq_data *data, const struct cpumask *mask,
4144                         bool force)
4145 {
4146         struct irq_2_iommu *irte_info;
4147         unsigned int dest, irq;
4148         struct irq_cfg *cfg;
4149         union irte irte;
4150         int err;
4151
4152         if (!config_enabled(CONFIG_SMP))
4153                 return -1;
4154
4155         cfg       = data->chip_data;
4156         irq       = data->irq;
4157         irte_info = &cfg->irq_2_iommu;
4158
4159         if (!cpumask_intersects(mask, cpu_online_mask))
4160                 return -EINVAL;
4161
4162         if (get_irte(irte_info->sub_handle, irte_info->irte_index, &irte))
4163                 return -EBUSY;
4164
4165         if (assign_irq_vector(irq, cfg, mask))
4166                 return -EBUSY;
4167
4168         err = apic->cpu_mask_to_apicid_and(cfg->domain, mask, &dest);
4169         if (err) {
4170                 if (assign_irq_vector(irq, cfg, data->affinity))
4171                         pr_err("AMD-Vi: Failed to recover vector for irq %d\n", irq);
4172                 return err;
4173         }
4174
4175         irte.fields.vector      = cfg->vector;
4176         irte.fields.destination = dest;
4177
4178         modify_irte(irte_info->sub_handle, irte_info->irte_index, irte);
4179
4180         if (cfg->move_in_progress)
4181                 send_cleanup_vector(cfg);
4182
4183         cpumask_copy(data->affinity, mask);
4184
4185         return 0;
4186 }
4187
4188 static int free_irq(int irq)
4189 {
4190         struct irq_2_iommu *irte_info;
4191         struct irq_cfg *cfg;
4192
4193         cfg = irq_get_chip_data(irq);
4194         if (!cfg)
4195                 return -EINVAL;
4196
4197         irte_info = &cfg->irq_2_iommu;
4198
4199         free_irte(irte_info->sub_handle, irte_info->irte_index);
4200
4201         return 0;
4202 }
4203
4204 static void compose_msi_msg(struct pci_dev *pdev,
4205                             unsigned int irq, unsigned int dest,
4206                             struct msi_msg *msg, u8 hpet_id)
4207 {
4208         struct irq_2_iommu *irte_info;
4209         struct irq_cfg *cfg;
4210         union irte irte;
4211
4212         cfg = irq_get_chip_data(irq);
4213         if (!cfg)
4214                 return;
4215
4216         irte_info = &cfg->irq_2_iommu;
4217
4218         irte.val                = 0;
4219         irte.fields.vector      = cfg->vector;
4220         irte.fields.int_type    = apic->irq_delivery_mode;
4221         irte.fields.destination = dest;
4222         irte.fields.dm          = apic->irq_dest_mode;
4223         irte.fields.valid       = 1;
4224
4225         modify_irte(irte_info->sub_handle, irte_info->irte_index, irte);
4226
4227         msg->address_hi = MSI_ADDR_BASE_HI;
4228         msg->address_lo = MSI_ADDR_BASE_LO;
4229         msg->data       = irte_info->irte_index;
4230 }
4231
4232 static int msi_alloc_irq(struct pci_dev *pdev, int irq, int nvec)
4233 {
4234         struct irq_cfg *cfg;
4235         int index;
4236         u16 devid;
4237
4238         if (!pdev)
4239                 return -EINVAL;
4240
4241         cfg = irq_get_chip_data(irq);
4242         if (!cfg)
4243                 return -EINVAL;
4244
4245         devid = get_device_id(&pdev->dev);
4246         index = alloc_irq_index(cfg, devid, nvec);
4247
4248         return index < 0 ? MAX_IRQS_PER_TABLE : index;
4249 }
4250
4251 static int msi_setup_irq(struct pci_dev *pdev, unsigned int irq,
4252                          int index, int offset)
4253 {
4254         struct irq_2_iommu *irte_info;
4255         struct irq_cfg *cfg;
4256         u16 devid;
4257
4258         if (!pdev)
4259                 return -EINVAL;
4260
4261         cfg = irq_get_chip_data(irq);
4262         if (!cfg)
4263                 return -EINVAL;
4264
4265         if (index >= MAX_IRQS_PER_TABLE)
4266                 return 0;
4267
4268         devid           = get_device_id(&pdev->dev);
4269         irte_info       = &cfg->irq_2_iommu;
4270
4271         cfg->remapped         = 1;
4272         irte_info->sub_handle = devid;
4273         irte_info->irte_index = index + offset;
4274
4275         return 0;
4276 }
4277
4278 static int setup_hpet_msi(unsigned int irq, unsigned int id)
4279 {
4280         struct irq_2_iommu *irte_info;
4281         struct irq_cfg *cfg;
4282         int index, devid;
4283
4284         cfg = irq_get_chip_data(irq);
4285         if (!cfg)
4286                 return -EINVAL;
4287
4288         irte_info = &cfg->irq_2_iommu;
4289         devid     = get_hpet_devid(id);
4290         if (devid < 0)
4291                 return devid;
4292
4293         index = alloc_irq_index(cfg, devid, 1);
4294         if (index < 0)
4295                 return index;
4296
4297         cfg->remapped         = 1;
4298         irte_info->sub_handle = devid;
4299         irte_info->irte_index = index;
4300
4301         return 0;
4302 }
4303
4304 struct irq_remap_ops amd_iommu_irq_ops = {
4305         .supported              = amd_iommu_supported,
4306         .prepare                = amd_iommu_prepare,
4307         .enable                 = amd_iommu_enable,
4308         .disable                = amd_iommu_disable,
4309         .reenable               = amd_iommu_reenable,
4310         .enable_faulting        = amd_iommu_enable_faulting,
4311         .setup_ioapic_entry     = setup_ioapic_entry,
4312         .set_affinity           = set_affinity,
4313         .free_irq               = free_irq,
4314         .compose_msi_msg        = compose_msi_msg,
4315         .msi_alloc_irq          = msi_alloc_irq,
4316         .msi_setup_irq          = msi_setup_irq,
4317         .setup_hpet_msi         = setup_hpet_msi,
4318 };
4319 #endif