Pileus Git - ~andy/linux/blob - drivers/i2c/busses/i2c-designware-core.c

   1 /*
   2  * Synopsys DesignWare I2C adapter driver (master only).
   3  *
   4  * Based on the TI DAVINCI I2C adapter driver.
   5  *
   6  * Copyright (C) 2006 Texas Instruments.
   7  * Copyright (C) 2007 MontaVista Software Inc.
   8  * Copyright (C) 2009 Provigent Ltd.
   9  *
  10  * ----------------------------------------------------------------------------
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  * ----------------------------------------------------------------------------
  26  *
  27  */
  28 #include <linux/export.h>
  29 #include <linux/clk.h>
  30 #include <linux/errno.h>
  31 #include <linux/err.h>
  32 #include <linux/i2c.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/io.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/delay.h>
  37 #include <linux/module.h>
  38 #include "i2c-designware-core.h"
  39
  40 /*
  41  * Registers offset
  42  */
  43 #define DW_IC_CON               0x0
  44 #define DW_IC_TAR               0x4
  45 #define DW_IC_DATA_CMD          0x10
  46 #define DW_IC_SS_SCL_HCNT       0x14
  47 #define DW_IC_SS_SCL_LCNT       0x18
  48 #define DW_IC_FS_SCL_HCNT       0x1c
  49 #define DW_IC_FS_SCL_LCNT       0x20
  50 #define DW_IC_INTR_STAT         0x2c
  51 #define DW_IC_INTR_MASK         0x30
  52 #define DW_IC_RAW_INTR_STAT     0x34
  53 #define DW_IC_RX_TL             0x38
  54 #define DW_IC_TX_TL             0x3c
  55 #define DW_IC_CLR_INTR          0x40
  56 #define DW_IC_CLR_RX_UNDER      0x44
  57 #define DW_IC_CLR_RX_OVER       0x48
  58 #define DW_IC_CLR_TX_OVER       0x4c
  59 #define DW_IC_CLR_RD_REQ        0x50
  60 #define DW_IC_CLR_TX_ABRT       0x54
  61 #define DW_IC_CLR_RX_DONE       0x58
  62 #define DW_IC_CLR_ACTIVITY      0x5c
  63 #define DW_IC_CLR_STOP_DET      0x60
  64 #define DW_IC_CLR_START_DET     0x64
  65 #define DW_IC_CLR_GEN_CALL      0x68
  66 #define DW_IC_ENABLE            0x6c
  67 #define DW_IC_STATUS            0x70
  68 #define DW_IC_TXFLR             0x74
  69 #define DW_IC_RXFLR             0x78
  70 #define DW_IC_TX_ABRT_SOURCE    0x80
  71 #define DW_IC_COMP_PARAM_1      0xf4
  72 #define DW_IC_COMP_TYPE         0xfc
  73 #define DW_IC_COMP_TYPE_VALUE   0x44570140
  74
  75 #define DW_IC_INTR_RX_UNDER     0x001
  76 #define DW_IC_INTR_RX_OVER      0x002
  77 #define DW_IC_INTR_RX_FULL      0x004
  78 #define DW_IC_INTR_TX_OVER      0x008
  79 #define DW_IC_INTR_TX_EMPTY     0x010
  80 #define DW_IC_INTR_RD_REQ       0x020
  81 #define DW_IC_INTR_TX_ABRT      0x040
  82 #define DW_IC_INTR_RX_DONE      0x080
  83 #define DW_IC_INTR_ACTIVITY     0x100
  84 #define DW_IC_INTR_STOP_DET     0x200
  85 #define DW_IC_INTR_START_DET    0x400
  86 #define DW_IC_INTR_GEN_CALL     0x800
  87
  88 #define DW_IC_INTR_DEFAULT_MASK         (DW_IC_INTR_RX_FULL | \
  89                                          DW_IC_INTR_TX_EMPTY | \
  90                                          DW_IC_INTR_TX_ABRT | \
  91                                          DW_IC_INTR_STOP_DET)
  92
  93 #define DW_IC_STATUS_ACTIVITY   0x1
  94
  95 #define DW_IC_ERR_TX_ABRT       0x1
  96
  97 /*
  98  * status codes
  99  */
 100 #define STATUS_IDLE                     0x0
 101 #define STATUS_WRITE_IN_PROGRESS        0x1
 102 #define STATUS_READ_IN_PROGRESS         0x2
 103
 104 #define TIMEOUT                 20 /* ms */
 105
 106 /*
 107  * hardware abort codes from the DW_IC_TX_ABRT_SOURCE register
 108  *
 109  * only expected abort codes are listed here
 110  * refer to the datasheet for the full list
 111  */
 112 #define ABRT_7B_ADDR_NOACK      0
 113 #define ABRT_10ADDR1_NOACK      1
 114 #define ABRT_10ADDR2_NOACK      2
 115 #define ABRT_TXDATA_NOACK       3
 116 #define ABRT_GCALL_NOACK        4
 117 #define ABRT_GCALL_READ         5
 118 #define ABRT_SBYTE_ACKDET       7
 119 #define ABRT_SBYTE_NORSTRT      9
 120 #define ABRT_10B_RD_NORSTRT     10
 121 #define ABRT_MASTER_DIS         11
 122 #define ARB_LOST                12
 123
 124 #define DW_IC_TX_ABRT_7B_ADDR_NOACK     (1UL << ABRT_7B_ADDR_NOACK)
 125 #define DW_IC_TX_ABRT_10ADDR1_NOACK     (1UL << ABRT_10ADDR1_NOACK)
 126 #define DW_IC_TX_ABRT_10ADDR2_NOACK     (1UL << ABRT_10ADDR2_NOACK)
 127 #define DW_IC_TX_ABRT_TXDATA_NOACK      (1UL << ABRT_TXDATA_NOACK)
 128 #define DW_IC_TX_ABRT_GCALL_NOACK       (1UL << ABRT_GCALL_NOACK)
 129 #define DW_IC_TX_ABRT_GCALL_READ        (1UL << ABRT_GCALL_READ)
 130 #define DW_IC_TX_ABRT_SBYTE_ACKDET      (1UL << ABRT_SBYTE_ACKDET)
 131 #define DW_IC_TX_ABRT_SBYTE_NORSTRT     (1UL << ABRT_SBYTE_NORSTRT)
 132 #define DW_IC_TX_ABRT_10B_RD_NORSTRT    (1UL << ABRT_10B_RD_NORSTRT)
 133 #define DW_IC_TX_ABRT_MASTER_DIS        (1UL << ABRT_MASTER_DIS)
 134 #define DW_IC_TX_ARB_LOST               (1UL << ARB_LOST)
 135
 136 #define DW_IC_TX_ABRT_NOACK             (DW_IC_TX_ABRT_7B_ADDR_NOACK | \
 137                                          DW_IC_TX_ABRT_10ADDR1_NOACK | \
 138                                          DW_IC_TX_ABRT_10ADDR2_NOACK | \
 139                                          DW_IC_TX_ABRT_TXDATA_NOACK | \
 140                                          DW_IC_TX_ABRT_GCALL_NOACK)
 141
 142 static char *abort_sources[] = {
 143         [ABRT_7B_ADDR_NOACK] =
 144                 "slave address not acknowledged (7bit mode)",
 145         [ABRT_10ADDR1_NOACK] =
 146                 "first address byte not acknowledged (10bit mode)",
 147         [ABRT_10ADDR2_NOACK] =
 148                 "second address byte not acknowledged (10bit mode)",
 149         [ABRT_TXDATA_NOACK] =
 150                 "data not acknowledged",
 151         [ABRT_GCALL_NOACK] =
 152                 "no acknowledgement for a general call",
 153         [ABRT_GCALL_READ] =
 154                 "read after general call",
 155         [ABRT_SBYTE_ACKDET] =
 156                 "start byte acknowledged",
 157         [ABRT_SBYTE_NORSTRT] =
 158                 "trying to send start byte when restart is disabled",
 159         [ABRT_10B_RD_NORSTRT] =
 160                 "trying to read when restart is disabled (10bit mode)",
 161         [ABRT_MASTER_DIS] =
 162                 "trying to use disabled adapter",
 163         [ARB_LOST] =
 164                 "lost arbitration",
 165 };
 166
 167 u32 dw_readl(struct dw_i2c_dev *dev, int offset)
 168 {
 169         u32 value;
 170
 171         if (dev->accessor_flags & ACCESS_16BIT)
 172                 value = readw(dev->base + offset) |
 173                         (readw(dev->base + offset + 2) << 16);
 174         else
 175                 value = readl(dev->base + offset);
 176
 177         if (dev->accessor_flags & ACCESS_SWAP)
 178                 return swab32(value);
 179         else
 180                 return value;
 181 }
 182
 183 void dw_writel(struct dw_i2c_dev *dev, u32 b, int offset)
 184 {
 185         if (dev->accessor_flags & ACCESS_SWAP)
 186                 b = swab32(b);
 187
 188         if (dev->accessor_flags & ACCESS_16BIT) {
 189                 writew((u16)b, dev->base + offset);
 190                 writew((u16)(b >> 16), dev->base + offset + 2);
 191         } else {
 192                 writel(b, dev->base + offset);
 193         }
 194 }
 195
 196 static u32
 197 i2c_dw_scl_hcnt(u32 ic_clk, u32 tSYMBOL, u32 tf, int cond, int offset)
 198 {
 199         /*
 200          * DesignWare I2C core doesn't seem to have solid strategy to meet
 201          * the tHD;STA timing spec.  Configuring _HCNT based on tHIGH spec
 202          * will result in violation of the tHD;STA spec.
 203          */
 204         if (cond)
 205                 /*
 206                  * Conditional expression:
 207                  *
 208                  *   IC_[FS]S_SCL_HCNT + (1+4+3) >= IC_CLK * tHIGH
 209                  *
 210                  * This is based on the DW manuals, and represents an ideal
 211                  * configuration.  The resulting I2C bus speed will be
 212                  * faster than any of the others.
 213                  *
 214                  * If your hardware is free from tHD;STA issue, try this one.
 215                  */
 216                 return (ic_clk * tSYMBOL + 5000) / 10000 - 8 + offset;
 217         else
 218                 /*
 219                  * Conditional expression:
 220                  *
 221                  *   IC_[FS]S_SCL_HCNT + 3 >= IC_CLK * (tHD;STA + tf)
 222                  *
 223                  * This is just experimental rule; the tHD;STA period turned
 224                  * out to be proportinal to (_HCNT + 3).  With this setting,
 225                  * we could meet both tHIGH and tHD;STA timing specs.
 226                  *
 227                  * If unsure, you'd better to take this alternative.
 228                  *
 229                  * The reason why we need to take into account "tf" here,
 230                  * is the same as described in i2c_dw_scl_lcnt().
 231                  */
 232                 return (ic_clk * (tSYMBOL + tf) + 5000) / 10000 - 3 + offset;
 233 }
 234
 235 static u32 i2c_dw_scl_lcnt(u32 ic_clk, u32 tLOW, u32 tf, int offset)
 236 {
 237         /*
 238          * Conditional expression:
 239          *
 240          *   IC_[FS]S_SCL_LCNT + 1 >= IC_CLK * (tLOW + tf)
 241          *
 242          * DW I2C core starts counting the SCL CNTs for the LOW period
 243          * of the SCL clock (tLOW) as soon as it pulls the SCL line.
 244          * In order to meet the tLOW timing spec, we need to take into
 245          * account the fall time of SCL signal (tf).  Default tf value
 246          * should be 0.3 us, for safety.
 247          */
 248         return ((ic_clk * (tLOW + tf) + 5000) / 10000) - 1 + offset;
 249 }
 250
 251 /**
 252  * i2c_dw_init() - initialize the designware i2c master hardware
 253  * @dev: device private data
 254  *
 255  * This functions configures and enables the I2C master.
 256  * This function is called during I2C init function, and in case of timeout at
 257  * run time.
 258  */
 259 int i2c_dw_init(struct dw_i2c_dev *dev)
 260 {
 261         u32 input_clock_khz;
 262         u32 hcnt, lcnt;
 263         u32 reg;
 264
 265         input_clock_khz = dev->get_clk_rate_khz(dev);
 266
 267         reg = dw_readl(dev, DW_IC_COMP_TYPE);
 268         if (reg == ___constant_swab32(DW_IC_COMP_TYPE_VALUE)) {
 269                 /* Configure register endianess access */
 270                 dev->accessor_flags |= ACCESS_SWAP;
 271         } else if (reg == (DW_IC_COMP_TYPE_VALUE & 0x0000ffff)) {
 272                 /* Configure register access mode 16bit */
 273                 dev->accessor_flags |= ACCESS_16BIT;
 274         } else if (reg != DW_IC_COMP_TYPE_VALUE) {
 275                 dev_err(dev->dev, "Unknown Synopsys component type: "
 276                         "0x%08x\n", reg);
 277                 return -ENODEV;
 278         }
 279
 280         /* Disable the adapter */
 281         dw_writel(dev, 0, DW_IC_ENABLE);
 282
 283         /* set standard and fast speed deviders for high/low periods */
 284
 285         /* Standard-mode */
 286         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 287                                 40,     /* tHD;STA = tHIGH = 4.0 us */
 288                                 3,      /* tf = 0.3 us */
 289                                 0,      /* 0: DW default, 1: Ideal */
 290                                 0);     /* No offset */
 291         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 292                                 47,     /* tLOW = 4.7 us */
 293                                 3,      /* tf = 0.3 us */
 294                                 0);     /* No offset */
 295         dw_writel(dev, hcnt, DW_IC_SS_SCL_HCNT);
 296         dw_writel(dev, lcnt, DW_IC_SS_SCL_LCNT);
 297         dev_dbg(dev->dev, "Standard-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 298
 299         /* Fast-mode */
 300         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 301                                 6,      /* tHD;STA = tHIGH = 0.6 us */
 302                                 3,      /* tf = 0.3 us */
 303                                 0,      /* 0: DW default, 1: Ideal */
 304                                 0);     /* No offset */
 305         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 306                                 13,     /* tLOW = 1.3 us */
 307                                 3,      /* tf = 0.3 us */
 308                                 0);     /* No offset */
 309         dw_writel(dev, hcnt, DW_IC_FS_SCL_HCNT);
 310         dw_writel(dev, lcnt, DW_IC_FS_SCL_LCNT);
 311         dev_dbg(dev->dev, "Fast-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 312
 313         /* Configure Tx/Rx FIFO threshold levels */
 314         dw_writel(dev, dev->tx_fifo_depth - 1, DW_IC_TX_TL);
 315         dw_writel(dev, 0, DW_IC_RX_TL);
 316
 317         /* configure the i2c master */
 318         dw_writel(dev, dev->master_cfg , DW_IC_CON);
 319         return 0;
 320 }
 321 EXPORT_SYMBOL_GPL(i2c_dw_init);
 322
 323 /*
 324  * Waiting for bus not busy
 325  */
 326 static int i2c_dw_wait_bus_not_busy(struct dw_i2c_dev *dev)
 327 {
 328         int timeout = TIMEOUT;
 329
 330         while (dw_readl(dev, DW_IC_STATUS) & DW_IC_STATUS_ACTIVITY) {
 331                 if (timeout <= 0) {
 332                         dev_warn(dev->dev, "timeout waiting for bus ready\n");
 333                         return -ETIMEDOUT;
 334                 }
 335                 timeout--;
 336                 mdelay(1);
 337         }
 338
 339         return 0;
 340 }
 341
 342 static void i2c_dw_xfer_init(struct dw_i2c_dev *dev)
 343 {
 344         struct i2c_msg *msgs = dev->msgs;
 345         u32 ic_con;
 346
 347         /* Disable the adapter */
 348         dw_writel(dev, 0, DW_IC_ENABLE);
 349
 350         /* set the slave (target) address */
 351         dw_writel(dev, msgs[dev->msg_write_idx].addr, DW_IC_TAR);
 352
 353         /* if the slave address is ten bit address, enable 10BITADDR */
 354         ic_con = dw_readl(dev, DW_IC_CON);
 355         if (msgs[dev->msg_write_idx].flags & I2C_M_TEN)
 356                 ic_con |= DW_IC_CON_10BITADDR_MASTER;
 357         else
 358                 ic_con &= ~DW_IC_CON_10BITADDR_MASTER;
 359         dw_writel(dev, ic_con, DW_IC_CON);
 360
 361         /* Enable the adapter */
 362         dw_writel(dev, 1, DW_IC_ENABLE);
 363
 364         /* Enable interrupts */
 365         dw_writel(dev, DW_IC_INTR_DEFAULT_MASK, DW_IC_INTR_MASK);
 366 }
 367
 368 /*
 369  * Initiate (and continue) low level master read/write transaction.
 370  * This function is only called from i2c_dw_isr, and pumping i2c_msg
 371  * messages into the tx buffer.  Even if the size of i2c_msg data is
 372  * longer than the size of the tx buffer, it handles everything.
 373  */
 374 static void
 375 i2c_dw_xfer_msg(struct dw_i2c_dev *dev)
 376 {
 377         struct i2c_msg *msgs = dev->msgs;
 378         u32 intr_mask;
 379         int tx_limit, rx_limit;
 380         u32 addr = msgs[dev->msg_write_idx].addr;
 381         u32 buf_len = dev->tx_buf_len;
 382         u8 *buf = dev->tx_buf;
 383
 384         intr_mask = DW_IC_INTR_DEFAULT_MASK;
 385
 386         for (; dev->msg_write_idx < dev->msgs_num; dev->msg_write_idx++) {
 387                 /*
 388                  * if target address has changed, we need to
 389                  * reprogram the target address in the i2c
 390                  * adapter when we are done with this transfer
 391                  */
 392                 if (msgs[dev->msg_write_idx].addr != addr) {
 393                         dev_err(dev->dev,
 394                                 "%s: invalid target address\n", __func__);
 395                         dev->msg_err = -EINVAL;
 396                         break;
 397                 }
 398
 399                 if (msgs[dev->msg_write_idx].len == 0) {
 400                         dev_err(dev->dev,
 401                                 "%s: invalid message length\n", __func__);
 402                         dev->msg_err = -EINVAL;
 403                         break;
 404                 }
 405
 406                 if (!(dev->status & STATUS_WRITE_IN_PROGRESS)) {
 407                         /* new i2c_msg */
 408                         buf = msgs[dev->msg_write_idx].buf;
 409                         buf_len = msgs[dev->msg_write_idx].len;
 410                 }
 411
 412                 tx_limit = dev->tx_fifo_depth - dw_readl(dev, DW_IC_TXFLR);
 413                 rx_limit = dev->rx_fifo_depth - dw_readl(dev, DW_IC_RXFLR);
 414
 415                 while (buf_len > 0 && tx_limit > 0 && rx_limit > 0) {
 416                         u32 cmd = 0;
 417
 418                         /*
 419                          * If IC_EMPTYFIFO_HOLD_MASTER_EN is set we must
 420                          * manually set the stop bit. However, it cannot be
 421                          * detected from the registers so we set it always
 422                          * when writing/reading the last byte.
 423                          */
 424                         if (dev->msg_write_idx == dev->msgs_num - 1 &&
 425                             buf_len == 1)
 426                                 cmd |= BIT(9);
 427
 428                         if (msgs[dev->msg_write_idx].flags & I2C_M_RD) {
 429                                 dw_writel(dev, cmd | 0x100, DW_IC_DATA_CMD);
 430                                 rx_limit--;
 431                         } else
 432                                 dw_writel(dev, cmd | *buf++, DW_IC_DATA_CMD);
 433                         tx_limit--; buf_len--;
 434                 }
 435
 436                 dev->tx_buf = buf;
 437                 dev->tx_buf_len = buf_len;
 438
 439                 if (buf_len > 0) {
 440                         /* more bytes to be written */
 441                         dev->status |= STATUS_WRITE_IN_PROGRESS;
 442                         break;
 443                 } else
 444                         dev->status &= ~STATUS_WRITE_IN_PROGRESS;
 445         }
 446
 447         /*
 448          * If i2c_msg index search is completed, we don't need TX_EMPTY
 449          * interrupt any more.
 450          */
 451         if (dev->msg_write_idx == dev->msgs_num)
 452                 intr_mask &= ~DW_IC_INTR_TX_EMPTY;
 453
 454         if (dev->msg_err)
 455                 intr_mask = 0;
 456
 457         dw_writel(dev, intr_mask,  DW_IC_INTR_MASK);
 458 }
 459
 460 static void
 461 i2c_dw_read(struct dw_i2c_dev *dev)
 462 {
 463         struct i2c_msg *msgs = dev->msgs;
 464         int rx_valid;
 465
 466         for (; dev->msg_read_idx < dev->msgs_num; dev->msg_read_idx++) {
 467                 u32 len;
 468                 u8 *buf;
 469
 470                 if (!(msgs[dev->msg_read_idx].flags & I2C_M_RD))
 471                         continue;
 472
 473                 if (!(dev->status & STATUS_READ_IN_PROGRESS)) {
 474                         len = msgs[dev->msg_read_idx].len;
 475                         buf = msgs[dev->msg_read_idx].buf;
 476                 } else {
 477                         len = dev->rx_buf_len;
 478                         buf = dev->rx_buf;
 479                 }
 480
 481                 rx_valid = dw_readl(dev, DW_IC_RXFLR);
 482
 483                 for (; len > 0 && rx_valid > 0; len--, rx_valid--)
 484                         *buf++ = dw_readl(dev, DW_IC_DATA_CMD);
 485
 486                 if (len > 0) {
 487                         dev->status |= STATUS_READ_IN_PROGRESS;
 488                         dev->rx_buf_len = len;
 489                         dev->rx_buf = buf;
 490                         return;
 491                 } else
 492                         dev->status &= ~STATUS_READ_IN_PROGRESS;
 493         }
 494 }
 495
 496 static int i2c_dw_handle_tx_abort(struct dw_i2c_dev *dev)
 497 {
 498         unsigned long abort_source = dev->abort_source;
 499         int i;
 500
 501         if (abort_source & DW_IC_TX_ABRT_NOACK) {
 502                 for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 503                         dev_dbg(dev->dev,
 504                                 "%s: %s\n", __func__, abort_sources[i]);
 505                 return -EREMOTEIO;
 506         }
 507
 508         for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 509                 dev_err(dev->dev, "%s: %s\n", __func__, abort_sources[i]);
 510
 511         if (abort_source & DW_IC_TX_ARB_LOST)
 512                 return -EAGAIN;
 513         else if (abort_source & DW_IC_TX_ABRT_GCALL_READ)
 514                 return -EINVAL; /* wrong msgs[] data */
 515         else
 516                 return -EIO;
 517 }
 518
 519 /*
 520  * Prepare controller for a transaction and call i2c_dw_xfer_msg
 521  */
 522 int
 523 i2c_dw_xfer(struct i2c_adapter *adap, struct i2c_msg msgs[], int num)
 524 {
 525         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 526         int ret;
 527
 528         dev_dbg(dev->dev, "%s: msgs: %d\n", __func__, num);
 529
 530         mutex_lock(&dev->lock);
 531         pm_runtime_get_sync(dev->dev);
 532
 533         INIT_COMPLETION(dev->cmd_complete);
 534         dev->msgs = msgs;
 535         dev->msgs_num = num;
 536         dev->cmd_err = 0;
 537         dev->msg_write_idx = 0;
 538         dev->msg_read_idx = 0;
 539         dev->msg_err = 0;
 540         dev->status = STATUS_IDLE;
 541         dev->abort_source = 0;
 542
 543         ret = i2c_dw_wait_bus_not_busy(dev);
 544         if (ret < 0)
 545                 goto done;
 546
 547         /* start the transfers */
 548         i2c_dw_xfer_init(dev);
 549
 550         /* wait for tx to complete */
 551         ret = wait_for_completion_interruptible_timeout(&dev->cmd_complete, HZ);
 552         if (ret == 0) {
 553                 dev_err(dev->dev, "controller timed out\n");
 554                 i2c_dw_init(dev);
 555                 ret = -ETIMEDOUT;
 556                 goto done;
 557         } else if (ret < 0)
 558                 goto done;
 559
 560         if (dev->msg_err) {
 561                 ret = dev->msg_err;
 562                 goto done;
 563         }
 564
 565         /* no error */
 566         if (likely(!dev->cmd_err)) {
 567                 /* Disable the adapter */
 568                 dw_writel(dev, 0, DW_IC_ENABLE);
 569                 ret = num;
 570                 goto done;
 571         }
 572
 573         /* We have an error */
 574         if (dev->cmd_err == DW_IC_ERR_TX_ABRT) {
 575                 ret = i2c_dw_handle_tx_abort(dev);
 576                 goto done;
 577         }
 578         ret = -EIO;
 579
 580 done:
 581         pm_runtime_put(dev->dev);
 582         mutex_unlock(&dev->lock);
 583
 584         return ret;
 585 }
 586 EXPORT_SYMBOL_GPL(i2c_dw_xfer);
 587
 588 u32 i2c_dw_func(struct i2c_adapter *adap)
 589 {
 590         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 591         return dev->functionality;
 592 }
 593 EXPORT_SYMBOL_GPL(i2c_dw_func);
 594
 595 static u32 i2c_dw_read_clear_intrbits(struct dw_i2c_dev *dev)
 596 {
 597         u32 stat;
 598
 599         /*
 600          * The IC_INTR_STAT register just indicates "enabled" interrupts.
 601          * Ths unmasked raw version of interrupt status bits are available
 602          * in the IC_RAW_INTR_STAT register.
 603          *
 604          * That is,
 605          *   stat = dw_readl(IC_INTR_STAT);
 606          * equals to,
 607          *   stat = dw_readl(IC_RAW_INTR_STAT) & dw_readl(IC_INTR_MASK);
 608          *
 609          * The raw version might be useful for debugging purposes.
 610          */
 611         stat = dw_readl(dev, DW_IC_INTR_STAT);
 612
 613         /*
 614          * Do not use the IC_CLR_INTR register to clear interrupts, or
 615          * you'll miss some interrupts, triggered during the period from
 616          * dw_readl(IC_INTR_STAT) to dw_readl(IC_CLR_INTR).
 617          *
 618          * Instead, use the separately-prepared IC_CLR_* registers.
 619          */
 620         if (stat & DW_IC_INTR_RX_UNDER)
 621                 dw_readl(dev, DW_IC_CLR_RX_UNDER);
 622         if (stat & DW_IC_INTR_RX_OVER)
 623                 dw_readl(dev, DW_IC_CLR_RX_OVER);
 624         if (stat & DW_IC_INTR_TX_OVER)
 625                 dw_readl(dev, DW_IC_CLR_TX_OVER);
 626         if (stat & DW_IC_INTR_RD_REQ)
 627                 dw_readl(dev, DW_IC_CLR_RD_REQ);
 628         if (stat & DW_IC_INTR_TX_ABRT) {
 629                 /*
 630                  * The IC_TX_ABRT_SOURCE register is cleared whenever
 631                  * the IC_CLR_TX_ABRT is read.  Preserve it beforehand.
 632                  */
 633                 dev->abort_source = dw_readl(dev, DW_IC_TX_ABRT_SOURCE);
 634                 dw_readl(dev, DW_IC_CLR_TX_ABRT);
 635         }
 636         if (stat & DW_IC_INTR_RX_DONE)
 637                 dw_readl(dev, DW_IC_CLR_RX_DONE);
 638         if (stat & DW_IC_INTR_ACTIVITY)
 639                 dw_readl(dev, DW_IC_CLR_ACTIVITY);
 640         if (stat & DW_IC_INTR_STOP_DET)
 641                 dw_readl(dev, DW_IC_CLR_STOP_DET);
 642         if (stat & DW_IC_INTR_START_DET)
 643                 dw_readl(dev, DW_IC_CLR_START_DET);
 644         if (stat & DW_IC_INTR_GEN_CALL)
 645                 dw_readl(dev, DW_IC_CLR_GEN_CALL);
 646
 647         return stat;
 648 }
 649
 650 /*
 651  * Interrupt service routine. This gets called whenever an I2C interrupt
 652  * occurs.
 653  */
 654 irqreturn_t i2c_dw_isr(int this_irq, void *dev_id)
 655 {
 656         struct dw_i2c_dev *dev = dev_id;
 657         u32 stat, enabled;
 658
 659         enabled = dw_readl(dev, DW_IC_ENABLE);
 660         stat = dw_readl(dev, DW_IC_RAW_INTR_STAT);
 661         dev_dbg(dev->dev, "%s:  %s enabled= 0x%x stat=0x%x\n", __func__,
 662                 dev->adapter.name, enabled, stat);
 663         if (!enabled || !(stat & ~DW_IC_INTR_ACTIVITY))
 664                 return IRQ_NONE;
 665
 666         stat = i2c_dw_read_clear_intrbits(dev);
 667
 668         if (stat & DW_IC_INTR_TX_ABRT) {
 669                 dev->cmd_err |= DW_IC_ERR_TX_ABRT;
 670                 dev->status = STATUS_IDLE;
 671
 672                 /*
 673                  * Anytime TX_ABRT is set, the contents of the tx/rx
 674                  * buffers are flushed.  Make sure to skip them.
 675                  */
 676                 dw_writel(dev, 0, DW_IC_INTR_MASK);
 677                 goto tx_aborted;
 678         }
 679
 680         if (stat & DW_IC_INTR_RX_FULL)
 681                 i2c_dw_read(dev);
 682
 683         if (stat & DW_IC_INTR_TX_EMPTY)
 684                 i2c_dw_xfer_msg(dev);
 685
 686         /*
 687          * No need to modify or disable the interrupt mask here.
 688          * i2c_dw_xfer_msg() will take care of it according to
 689          * the current transmit status.
 690          */
 691
 692 tx_aborted:
 693         if ((stat & (DW_IC_INTR_TX_ABRT | DW_IC_INTR_STOP_DET)) || dev->msg_err)
 694                 complete(&dev->cmd_complete);
 695
 696         return IRQ_HANDLED;
 697 }
 698 EXPORT_SYMBOL_GPL(i2c_dw_isr);
 699
 700 void i2c_dw_enable(struct dw_i2c_dev *dev)
 701 {
 702        /* Enable the adapter */
 703         dw_writel(dev, 1, DW_IC_ENABLE);
 704 }
 705 EXPORT_SYMBOL_GPL(i2c_dw_enable);
 706
 707 u32 i2c_dw_is_enabled(struct dw_i2c_dev *dev)
 708 {
 709         return dw_readl(dev, DW_IC_ENABLE);
 710 }
 711 EXPORT_SYMBOL_GPL(i2c_dw_is_enabled);
 712
 713 void i2c_dw_disable(struct dw_i2c_dev *dev)
 714 {
 715         /* Disable controller */
 716         dw_writel(dev, 0, DW_IC_ENABLE);
 717
 718         /* Disable all interupts */
 719         dw_writel(dev, 0, DW_IC_INTR_MASK);
 720         dw_readl(dev, DW_IC_CLR_INTR);
 721 }
 722 EXPORT_SYMBOL_GPL(i2c_dw_disable);
 723
 724 void i2c_dw_clear_int(struct dw_i2c_dev *dev)
 725 {
 726         dw_readl(dev, DW_IC_CLR_INTR);
 727 }
 728 EXPORT_SYMBOL_GPL(i2c_dw_clear_int);
 729
 730 void i2c_dw_disable_int(struct dw_i2c_dev *dev)
 731 {
 732         dw_writel(dev, 0, DW_IC_INTR_MASK);
 733 }
 734 EXPORT_SYMBOL_GPL(i2c_dw_disable_int);
 735
 736 u32 i2c_dw_read_comp_param(struct dw_i2c_dev *dev)
 737 {
 738         return dw_readl(dev, DW_IC_COMP_PARAM_1);
 739 }
 740 EXPORT_SYMBOL_GPL(i2c_dw_read_comp_param);
 741
 742 MODULE_DESCRIPTION("Synopsys DesignWare I2C bus adapter core");
 743 MODULE_LICENSE("GPL");