Pileus Git - ~andy/linux/blob - drivers/gpu/drm/nouveau/nouveau_hw.c

   1 /*
   2  * Copyright 2006 Dave Airlie
   3  * Copyright 2007 Maarten Maathuis
   4  * Copyright 2007-2009 Stuart Bennett
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE AUTHORS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  20  * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  21  * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  22  * SOFTWARE.
  23  */
  24
  25 #include "drmP.h"
  26 #include "nouveau_drv.h"
  27 #include "nouveau_hw.h"
  28
  29 #include <subdev/bios/pll.h>
  30
  31 #define CHIPSET_NFORCE 0x01a0
  32 #define CHIPSET_NFORCE2 0x01f0
  33
  34 /*
  35  * misc hw access wrappers/control functions
  36  */
  37
  38 void
  39 NVWriteVgaSeq(struct drm_device *dev, int head, uint8_t index, uint8_t value)
  40 {
  41         NVWritePRMVIO(dev, head, NV_PRMVIO_SRX, index);
  42         NVWritePRMVIO(dev, head, NV_PRMVIO_SR, value);
  43 }
  44
  45 uint8_t
  46 NVReadVgaSeq(struct drm_device *dev, int head, uint8_t index)
  47 {
  48         NVWritePRMVIO(dev, head, NV_PRMVIO_SRX, index);
  49         return NVReadPRMVIO(dev, head, NV_PRMVIO_SR);
  50 }
  51
  52 void
  53 NVWriteVgaGr(struct drm_device *dev, int head, uint8_t index, uint8_t value)
  54 {
  55         NVWritePRMVIO(dev, head, NV_PRMVIO_GRX, index);
  56         NVWritePRMVIO(dev, head, NV_PRMVIO_GX, value);
  57 }
  58
  59 uint8_t
  60 NVReadVgaGr(struct drm_device *dev, int head, uint8_t index)
  61 {
  62         NVWritePRMVIO(dev, head, NV_PRMVIO_GRX, index);
  63         return NVReadPRMVIO(dev, head, NV_PRMVIO_GX);
  64 }
  65
  66 /* CR44 takes values 0 (head A), 3 (head B) and 4 (heads tied)
  67  * it affects only the 8 bit vga io regs, which we access using mmio at
  68  * 0xc{0,2}3c*, 0x60{1,3}3*, and 0x68{1,3}3d*
  69  * in general, the set value of cr44 does not matter: reg access works as
  70  * expected and values can be set for the appropriate head by using a 0x2000
  71  * offset as required
  72  * however:
  73  * a) pre nv40, the head B range of PRMVIO regs at 0xc23c* was not exposed and
  74  *    cr44 must be set to 0 or 3 for accessing values on the correct head
  75  *    through the common 0xc03c* addresses
  76  * b) in tied mode (4) head B is programmed to the values set on head A, and
  77  *    access using the head B addresses can have strange results, ergo we leave
  78  *    tied mode in init once we know to what cr44 should be restored on exit
  79  *
  80  * the owner parameter is slightly abused:
  81  * 0 and 1 are treated as head values and so the set value is (owner * 3)
  82  * other values are treated as literal values to set
  83  */
  84 void
  85 NVSetOwner(struct drm_device *dev, int owner)
  86 {
  87         struct drm_nouveau_private *dev_priv = dev->dev_private;
  88
  89         if (owner == 1)
  90                 owner *= 3;
  91
  92         if (dev_priv->chipset == 0x11) {
  93                 /* This might seem stupid, but the blob does it and
  94                  * omitting it often locks the system up.
  95                  */
  96                 NVReadVgaCrtc(dev, 0, NV_CIO_SR_LOCK_INDEX);
  97                 NVReadVgaCrtc(dev, 1, NV_CIO_SR_LOCK_INDEX);
  98         }
  99
 100         /* CR44 is always changed on CRTC0 */
 101         NVWriteVgaCrtc(dev, 0, NV_CIO_CRE_44, owner);
 102
 103         if (dev_priv->chipset == 0x11) {        /* set me harder */
 104                 NVWriteVgaCrtc(dev, 0, NV_CIO_CRE_2E, owner);
 105                 NVWriteVgaCrtc(dev, 0, NV_CIO_CRE_2E, owner);
 106         }
 107 }
 108
 109 void
 110 NVBlankScreen(struct drm_device *dev, int head, bool blank)
 111 {
 112         unsigned char seq1;
 113
 114         if (nv_two_heads(dev))
 115                 NVSetOwner(dev, head);
 116
 117         seq1 = NVReadVgaSeq(dev, head, NV_VIO_SR_CLOCK_INDEX);
 118
 119         NVVgaSeqReset(dev, head, true);
 120         if (blank)
 121                 NVWriteVgaSeq(dev, head, NV_VIO_SR_CLOCK_INDEX, seq1 | 0x20);
 122         else
 123                 NVWriteVgaSeq(dev, head, NV_VIO_SR_CLOCK_INDEX, seq1 & ~0x20);
 124         NVVgaSeqReset(dev, head, false);
 125 }
 126
 127 /*
 128  * PLL getting
 129  */
 130
 131 static void
 132 nouveau_hw_decode_pll(struct drm_device *dev, uint32_t reg1, uint32_t pll1,
 133                       uint32_t pll2, struct nouveau_pll_vals *pllvals)
 134 {
 135         struct drm_nouveau_private *dev_priv = dev->dev_private;
 136
 137         /* to force parsing as single stage (i.e. nv40 vplls) pass pll2 as 0 */
 138
 139         /* log2P is & 0x7 as never more than 7, and nv30/35 only uses 3 bits */
 140         pllvals->log2P = (pll1 >> 16) & 0x7;
 141         pllvals->N2 = pllvals->M2 = 1;
 142
 143         if (reg1 <= 0x405c) {
 144                 pllvals->NM1 = pll2 & 0xffff;
 145                 /* single stage NVPLL and VPLLs use 1 << 8, MPLL uses 1 << 12 */
 146                 if (!(pll1 & 0x1100))
 147                         pllvals->NM2 = pll2 >> 16;
 148         } else {
 149                 pllvals->NM1 = pll1 & 0xffff;
 150                 if (nv_two_reg_pll(dev) && pll2 & NV31_RAMDAC_ENABLE_VCO2)
 151                         pllvals->NM2 = pll2 & 0xffff;
 152                 else if (dev_priv->chipset == 0x30 || dev_priv->chipset == 0x35) {
 153                         pllvals->M1 &= 0xf; /* only 4 bits */
 154                         if (pll1 & NV30_RAMDAC_ENABLE_VCO2) {
 155                                 pllvals->M2 = (pll1 >> 4) & 0x7;
 156                                 pllvals->N2 = ((pll1 >> 21) & 0x18) |
 157                                               ((pll1 >> 19) & 0x7);
 158                         }
 159                 }
 160         }
 161 }
 162
 163 int
 164 nouveau_hw_get_pllvals(struct drm_device *dev, enum nvbios_pll_type plltype,
 165                        struct nouveau_pll_vals *pllvals)
 166 {
 167         struct drm_nouveau_private *dev_priv = dev->dev_private;
 168         uint32_t reg1 = get_pll_register(dev, plltype), pll1, pll2 = 0;
 169         struct nvbios_pll pll_lim;
 170         int ret;
 171
 172         if (reg1 == 0)
 173                 return -ENOENT;
 174
 175         pll1 = nv_rd32(dev, reg1);
 176
 177         if (reg1 <= 0x405c)
 178                 pll2 = nv_rd32(dev, reg1 + 4);
 179         else if (nv_two_reg_pll(dev)) {
 180                 uint32_t reg2 = reg1 + (reg1 == NV_RAMDAC_VPLL2 ? 0x5c : 0x70);
 181
 182                 pll2 = nv_rd32(dev, reg2);
 183         }
 184
 185         if (dev_priv->card_type == 0x40 && reg1 >= NV_PRAMDAC_VPLL_COEFF) {
 186                 uint32_t ramdac580 = NVReadRAMDAC(dev, 0, NV_PRAMDAC_580);
 187
 188                 /* check whether vpll has been forced into single stage mode */
 189                 if (reg1 == NV_PRAMDAC_VPLL_COEFF) {
 190                         if (ramdac580 & NV_RAMDAC_580_VPLL1_ACTIVE)
 191                                 pll2 = 0;
 192                 } else
 193                         if (ramdac580 & NV_RAMDAC_580_VPLL2_ACTIVE)
 194                                 pll2 = 0;
 195         }
 196
 197         nouveau_hw_decode_pll(dev, reg1, pll1, pll2, pllvals);
 198
 199         ret = get_pll_limits(dev, plltype, &pll_lim);
 200         if (ret)
 201                 return ret;
 202
 203         pllvals->refclk = pll_lim.refclk;
 204
 205         return 0;
 206 }
 207
 208 int
 209 nouveau_hw_pllvals_to_clk(struct nouveau_pll_vals *pv)
 210 {
 211         /* Avoid divide by zero if called at an inappropriate time */
 212         if (!pv->M1 || !pv->M2)
 213                 return 0;
 214
 215         return pv->N1 * pv->N2 * pv->refclk / (pv->M1 * pv->M2) >> pv->log2P;
 216 }
 217
 218 int
 219 nouveau_hw_get_clock(struct drm_device *dev, enum nvbios_pll_type plltype)
 220 {
 221         struct nouveau_pll_vals pllvals;
 222         int ret;
 223
 224         if (plltype == PLL_MEMORY &&
 225             (dev->pci_device & 0x0ff0) == CHIPSET_NFORCE) {
 226                 uint32_t mpllP;
 227
 228                 pci_read_config_dword(pci_get_bus_and_slot(0, 3), 0x6c, &mpllP);
 229                 if (!mpllP)
 230                         mpllP = 4;
 231
 232                 return 400000 / mpllP;
 233         } else
 234         if (plltype == PLL_MEMORY &&
 235             (dev->pci_device & 0xff0) == CHIPSET_NFORCE2) {
 236                 uint32_t clock;
 237
 238                 pci_read_config_dword(pci_get_bus_and_slot(0, 5), 0x4c, &clock);
 239                 return clock;
 240         }
 241
 242         ret = nouveau_hw_get_pllvals(dev, plltype, &pllvals);
 243         if (ret)
 244                 return ret;
 245
 246         return nouveau_hw_pllvals_to_clk(&pllvals);
 247 }
 248
 249 static void
 250 nouveau_hw_fix_bad_vpll(struct drm_device *dev, int head)
 251 {
 252         /* the vpll on an unused head can come up with a random value, way
 253          * beyond the pll limits.  for some reason this causes the chip to
 254          * lock up when reading the dac palette regs, so set a valid pll here
 255          * when such a condition detected.  only seen on nv11 to date
 256          */
 257
 258         struct nvbios_pll pll_lim;
 259         struct nouveau_pll_vals pv;
 260         enum nvbios_pll_type pll = head ? PLL_VPLL1 : PLL_VPLL0;
 261
 262         if (get_pll_limits(dev, pll, &pll_lim))
 263                 return;
 264         nouveau_hw_get_pllvals(dev, pll, &pv);
 265
 266         if (pv.M1 >= pll_lim.vco1.min_m && pv.M1 <= pll_lim.vco1.max_m &&
 267             pv.N1 >= pll_lim.vco1.min_n && pv.N1 <= pll_lim.vco1.max_n &&
 268             pv.log2P <= pll_lim.max_p)
 269                 return;
 270
 271         NV_WARN(dev, "VPLL %d outwith limits, attempting to fix\n", head + 1);
 272
 273         /* set lowest clock within static limits */
 274         pv.M1 = pll_lim.vco1.max_m;
 275         pv.N1 = pll_lim.vco1.min_n;
 276         pv.log2P = pll_lim.max_p_usable;
 277         nouveau_hw_setpll(dev, pll_lim.reg, &pv);
 278 }
 279
 280 /*
 281  * vga font save/restore
 282  */
 283
 284 static void nouveau_vga_font_io(struct drm_device *dev,
 285                                 void __iomem *iovram,
 286                                 bool save, unsigned plane)
 287 {
 288         unsigned i;
 289
 290         NVWriteVgaSeq(dev, 0, NV_VIO_SR_PLANE_MASK_INDEX, 1 << plane);
 291         NVWriteVgaGr(dev, 0, NV_VIO_GX_READ_MAP_INDEX, plane);
 292         for (i = 0; i < 16384; i++) {
 293                 if (save) {
 294                         nv04_display(dev)->saved_vga_font[plane][i] =
 295                                         ioread32_native(iovram + i * 4);
 296                 } else {
 297                         iowrite32_native(nv04_display(dev)->saved_vga_font[plane][i],
 298                                                         iovram + i * 4);
 299                 }
 300         }
 301 }
 302
 303 void
 304 nouveau_hw_save_vga_fonts(struct drm_device *dev, bool save)
 305 {
 306         uint8_t misc, gr4, gr5, gr6, seq2, seq4;
 307         bool graphicsmode;
 308         unsigned plane;
 309         void __iomem *iovram;
 310
 311         if (nv_two_heads(dev))
 312                 NVSetOwner(dev, 0);
 313
 314         NVSetEnablePalette(dev, 0, true);
 315         graphicsmode = NVReadVgaAttr(dev, 0, NV_CIO_AR_MODE_INDEX) & 1;
 316         NVSetEnablePalette(dev, 0, false);
 317
 318         if (graphicsmode) /* graphics mode => framebuffer => no need to save */
 319                 return;
 320
 321         NV_INFO(dev, "%sing VGA fonts\n", save ? "Sav" : "Restor");
 322
 323         /* map first 64KiB of VRAM, holds VGA fonts etc */
 324         iovram = ioremap(pci_resource_start(dev->pdev, 1), 65536);
 325         if (!iovram) {
 326                 NV_ERROR(dev, "Failed to map VRAM, "
 327                                         "cannot save/restore VGA fonts.\n");
 328                 return;
 329         }
 330
 331         if (nv_two_heads(dev))
 332                 NVBlankScreen(dev, 1, true);
 333         NVBlankScreen(dev, 0, true);
 334
 335         /* save control regs */
 336         misc = NVReadPRMVIO(dev, 0, NV_PRMVIO_MISC__READ);
 337         seq2 = NVReadVgaSeq(dev, 0, NV_VIO_SR_PLANE_MASK_INDEX);
 338         seq4 = NVReadVgaSeq(dev, 0, NV_VIO_SR_MEM_MODE_INDEX);
 339         gr4 = NVReadVgaGr(dev, 0, NV_VIO_GX_READ_MAP_INDEX);
 340         gr5 = NVReadVgaGr(dev, 0, NV_VIO_GX_MODE_INDEX);
 341         gr6 = NVReadVgaGr(dev, 0, NV_VIO_GX_MISC_INDEX);
 342
 343         NVWritePRMVIO(dev, 0, NV_PRMVIO_MISC__WRITE, 0x67);
 344         NVWriteVgaSeq(dev, 0, NV_VIO_SR_MEM_MODE_INDEX, 0x6);
 345         NVWriteVgaGr(dev, 0, NV_VIO_GX_MODE_INDEX, 0x0);
 346         NVWriteVgaGr(dev, 0, NV_VIO_GX_MISC_INDEX, 0x5);
 347
 348         /* store font in planes 0..3 */
 349         for (plane = 0; plane < 4; plane++)
 350                 nouveau_vga_font_io(dev, iovram, save, plane);
 351
 352         /* restore control regs */
 353         NVWritePRMVIO(dev, 0, NV_PRMVIO_MISC__WRITE, misc);
 354         NVWriteVgaGr(dev, 0, NV_VIO_GX_READ_MAP_INDEX, gr4);
 355         NVWriteVgaGr(dev, 0, NV_VIO_GX_MODE_INDEX, gr5);
 356         NVWriteVgaGr(dev, 0, NV_VIO_GX_MISC_INDEX, gr6);
 357         NVWriteVgaSeq(dev, 0, NV_VIO_SR_PLANE_MASK_INDEX, seq2);
 358         NVWriteVgaSeq(dev, 0, NV_VIO_SR_MEM_MODE_INDEX, seq4);
 359
 360         if (nv_two_heads(dev))
 361                 NVBlankScreen(dev, 1, false);
 362         NVBlankScreen(dev, 0, false);
 363
 364         iounmap(iovram);
 365 }
 366
 367 /*
 368  * mode state save/load
 369  */
 370
 371 static void
 372 rd_cio_state(struct drm_device *dev, int head,
 373              struct nv04_crtc_reg *crtcstate, int index)
 374 {
 375         crtcstate->CRTC[index] = NVReadVgaCrtc(dev, head, index);
 376 }
 377
 378 static void
 379 wr_cio_state(struct drm_device *dev, int head,
 380              struct nv04_crtc_reg *crtcstate, int index)
 381 {
 382         NVWriteVgaCrtc(dev, head, index, crtcstate->CRTC[index]);
 383 }
 384
 385 static void
 386 nv_save_state_ramdac(struct drm_device *dev, int head,
 387                      struct nv04_mode_state *state)
 388 {
 389         struct drm_nouveau_private *dev_priv = dev->dev_private;
 390         struct nv04_crtc_reg *regp = &state->crtc_reg[head];
 391         int i;
 392
 393         if (dev_priv->card_type >= NV_10)
 394                 regp->nv10_cursync = NVReadRAMDAC(dev, head, NV_RAMDAC_NV10_CURSYNC);
 395
 396         nouveau_hw_get_pllvals(dev, head ? PLL_VPLL1 : PLL_VPLL0, &regp->pllvals);
 397         state->pllsel = NVReadRAMDAC(dev, 0, NV_PRAMDAC_PLL_COEFF_SELECT);
 398         if (nv_two_heads(dev))
 399                 state->sel_clk = NVReadRAMDAC(dev, 0, NV_PRAMDAC_SEL_CLK);
 400         if (dev_priv->chipset == 0x11)
 401                 regp->dither = NVReadRAMDAC(dev, head, NV_RAMDAC_DITHER_NV11);
 402
 403         regp->ramdac_gen_ctrl = NVReadRAMDAC(dev, head, NV_PRAMDAC_GENERAL_CONTROL);
 404
 405         if (nv_gf4_disp_arch(dev))
 406                 regp->ramdac_630 = NVReadRAMDAC(dev, head, NV_PRAMDAC_630);
 407         if (dev_priv->chipset >= 0x30)
 408                 regp->ramdac_634 = NVReadRAMDAC(dev, head, NV_PRAMDAC_634);
 409
 410         regp->tv_setup = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_SETUP);
 411         regp->tv_vtotal = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_VTOTAL);
 412         regp->tv_vskew = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_VSKEW);
 413         regp->tv_vsync_delay = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_VSYNC_DELAY);
 414         regp->tv_htotal = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_HTOTAL);
 415         regp->tv_hskew = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_HSKEW);
 416         regp->tv_hsync_delay = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_HSYNC_DELAY);
 417         regp->tv_hsync_delay2 = NVReadRAMDAC(dev, head, NV_PRAMDAC_TV_HSYNC_DELAY2);
 418
 419         for (i = 0; i < 7; i++) {
 420                 uint32_t ramdac_reg = NV_PRAMDAC_FP_VDISPLAY_END + (i * 4);
 421                 regp->fp_vert_regs[i] = NVReadRAMDAC(dev, head, ramdac_reg);
 422                 regp->fp_horiz_regs[i] = NVReadRAMDAC(dev, head, ramdac_reg + 0x20);
 423         }
 424
 425         if (nv_gf4_disp_arch(dev)) {
 426                 regp->dither = NVReadRAMDAC(dev, head, NV_RAMDAC_FP_DITHER);
 427                 for (i = 0; i < 3; i++) {
 428                         regp->dither_regs[i] = NVReadRAMDAC(dev, head, NV_PRAMDAC_850 + i * 4);
 429                         regp->dither_regs[i + 3] = NVReadRAMDAC(dev, head, NV_PRAMDAC_85C + i * 4);
 430                 }
 431         }
 432
 433         regp->fp_control = NVReadRAMDAC(dev, head, NV_PRAMDAC_FP_TG_CONTROL);
 434         regp->fp_debug_0 = NVReadRAMDAC(dev, head, NV_PRAMDAC_FP_DEBUG_0);
 435         if (!nv_gf4_disp_arch(dev) && head == 0) {
 436                 /* early chips don't allow access to PRAMDAC_TMDS_* without
 437                  * the head A FPCLK on (nv11 even locks up) */
 438                 NVWriteRAMDAC(dev, 0, NV_PRAMDAC_FP_DEBUG_0, regp->fp_debug_0 &
 439                               ~NV_PRAMDAC_FP_DEBUG_0_PWRDOWN_FPCLK);
 440         }
 441         regp->fp_debug_1 = NVReadRAMDAC(dev, head, NV_PRAMDAC_FP_DEBUG_1);
 442         regp->fp_debug_2 = NVReadRAMDAC(dev, head, NV_PRAMDAC_FP_DEBUG_2);
 443
 444         regp->fp_margin_color = NVReadRAMDAC(dev, head, NV_PRAMDAC_FP_MARGIN_COLOR);
 445
 446         if (nv_gf4_disp_arch(dev))
 447                 regp->ramdac_8c0 = NVReadRAMDAC(dev, head, NV_PRAMDAC_8C0);
 448
 449         if (dev_priv->card_type == NV_40) {
 450                 regp->ramdac_a20 = NVReadRAMDAC(dev, head, NV_PRAMDAC_A20);
 451                 regp->ramdac_a24 = NVReadRAMDAC(dev, head, NV_PRAMDAC_A24);
 452                 regp->ramdac_a34 = NVReadRAMDAC(dev, head, NV_PRAMDAC_A34);
 453
 454                 for (i = 0; i < 38; i++)
 455                         regp->ctv_regs[i] = NVReadRAMDAC(dev, head,
 456                                                          NV_PRAMDAC_CTV + 4*i);
 457         }
 458 }
 459
 460 static void
 461 nv_load_state_ramdac(struct drm_device *dev, int head,
 462                      struct nv04_mode_state *state)
 463 {
 464         struct drm_nouveau_private *dev_priv = dev->dev_private;
 465         struct nv04_crtc_reg *regp = &state->crtc_reg[head];
 466         uint32_t pllreg = head ? NV_RAMDAC_VPLL2 : NV_PRAMDAC_VPLL_COEFF;
 467         int i;
 468
 469         if (dev_priv->card_type >= NV_10)
 470                 NVWriteRAMDAC(dev, head, NV_RAMDAC_NV10_CURSYNC, regp->nv10_cursync);
 471
 472         nouveau_hw_setpll(dev, pllreg, &regp->pllvals);
 473         NVWriteRAMDAC(dev, 0, NV_PRAMDAC_PLL_COEFF_SELECT, state->pllsel);
 474         if (nv_two_heads(dev))
 475                 NVWriteRAMDAC(dev, 0, NV_PRAMDAC_SEL_CLK, state->sel_clk);
 476         if (dev_priv->chipset == 0x11)
 477                 NVWriteRAMDAC(dev, head, NV_RAMDAC_DITHER_NV11, regp->dither);
 478
 479         NVWriteRAMDAC(dev, head, NV_PRAMDAC_GENERAL_CONTROL, regp->ramdac_gen_ctrl);
 480
 481         if (nv_gf4_disp_arch(dev))
 482                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_630, regp->ramdac_630);
 483         if (dev_priv->chipset >= 0x30)
 484                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_634, regp->ramdac_634);
 485
 486         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_SETUP, regp->tv_setup);
 487         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_VTOTAL, regp->tv_vtotal);
 488         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_VSKEW, regp->tv_vskew);
 489         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_VSYNC_DELAY, regp->tv_vsync_delay);
 490         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_HTOTAL, regp->tv_htotal);
 491         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_HSKEW, regp->tv_hskew);
 492         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_HSYNC_DELAY, regp->tv_hsync_delay);
 493         NVWriteRAMDAC(dev, head, NV_PRAMDAC_TV_HSYNC_DELAY2, regp->tv_hsync_delay2);
 494
 495         for (i = 0; i < 7; i++) {
 496                 uint32_t ramdac_reg = NV_PRAMDAC_FP_VDISPLAY_END + (i * 4);
 497
 498                 NVWriteRAMDAC(dev, head, ramdac_reg, regp->fp_vert_regs[i]);
 499                 NVWriteRAMDAC(dev, head, ramdac_reg + 0x20, regp->fp_horiz_regs[i]);
 500         }
 501
 502         if (nv_gf4_disp_arch(dev)) {
 503                 NVWriteRAMDAC(dev, head, NV_RAMDAC_FP_DITHER, regp->dither);
 504                 for (i = 0; i < 3; i++) {
 505                         NVWriteRAMDAC(dev, head, NV_PRAMDAC_850 + i * 4, regp->dither_regs[i]);
 506                         NVWriteRAMDAC(dev, head, NV_PRAMDAC_85C + i * 4, regp->dither_regs[i + 3]);
 507                 }
 508         }
 509
 510         NVWriteRAMDAC(dev, head, NV_PRAMDAC_FP_TG_CONTROL, regp->fp_control);
 511         NVWriteRAMDAC(dev, head, NV_PRAMDAC_FP_DEBUG_0, regp->fp_debug_0);
 512         NVWriteRAMDAC(dev, head, NV_PRAMDAC_FP_DEBUG_1, regp->fp_debug_1);
 513         NVWriteRAMDAC(dev, head, NV_PRAMDAC_FP_DEBUG_2, regp->fp_debug_2);
 514
 515         NVWriteRAMDAC(dev, head, NV_PRAMDAC_FP_MARGIN_COLOR, regp->fp_margin_color);
 516
 517         if (nv_gf4_disp_arch(dev))
 518                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_8C0, regp->ramdac_8c0);
 519
 520         if (dev_priv->card_type == NV_40) {
 521                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_A20, regp->ramdac_a20);
 522                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_A24, regp->ramdac_a24);
 523                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_A34, regp->ramdac_a34);
 524
 525                 for (i = 0; i < 38; i++)
 526                         NVWriteRAMDAC(dev, head,
 527                                       NV_PRAMDAC_CTV + 4*i, regp->ctv_regs[i]);
 528         }
 529 }
 530
 531 static void
 532 nv_save_state_vga(struct drm_device *dev, int head,
 533                   struct nv04_mode_state *state)
 534 {
 535         struct nv04_crtc_reg *regp = &state->crtc_reg[head];
 536         int i;
 537
 538         regp->MiscOutReg = NVReadPRMVIO(dev, head, NV_PRMVIO_MISC__READ);
 539
 540         for (i = 0; i < 25; i++)
 541                 rd_cio_state(dev, head, regp, i);
 542
 543         NVSetEnablePalette(dev, head, true);
 544         for (i = 0; i < 21; i++)
 545                 regp->Attribute[i] = NVReadVgaAttr(dev, head, i);
 546         NVSetEnablePalette(dev, head, false);
 547
 548         for (i = 0; i < 9; i++)
 549                 regp->Graphics[i] = NVReadVgaGr(dev, head, i);
 550
 551         for (i = 0; i < 5; i++)
 552                 regp->Sequencer[i] = NVReadVgaSeq(dev, head, i);
 553 }
 554
 555 static void
 556 nv_load_state_vga(struct drm_device *dev, int head,
 557                   struct nv04_mode_state *state)
 558 {
 559         struct nv04_crtc_reg *regp = &state->crtc_reg[head];
 560         int i;
 561
 562         NVWritePRMVIO(dev, head, NV_PRMVIO_MISC__WRITE, regp->MiscOutReg);
 563
 564         for (i = 0; i < 5; i++)
 565                 NVWriteVgaSeq(dev, head, i, regp->Sequencer[i]);
 566
 567         nv_lock_vga_crtc_base(dev, head, false);
 568         for (i = 0; i < 25; i++)
 569                 wr_cio_state(dev, head, regp, i);
 570         nv_lock_vga_crtc_base(dev, head, true);
 571
 572         for (i = 0; i < 9; i++)
 573                 NVWriteVgaGr(dev, head, i, regp->Graphics[i]);
 574
 575         NVSetEnablePalette(dev, head, true);
 576         for (i = 0; i < 21; i++)
 577                 NVWriteVgaAttr(dev, head, i, regp->Attribute[i]);
 578         NVSetEnablePalette(dev, head, false);
 579 }
 580
 581 static void
 582 nv_save_state_ext(struct drm_device *dev, int head,
 583                   struct nv04_mode_state *state)
 584 {
 585         struct drm_nouveau_private *dev_priv = dev->dev_private;
 586         struct nv04_crtc_reg *regp = &state->crtc_reg[head];
 587         int i;
 588
 589         rd_cio_state(dev, head, regp, NV_CIO_CRE_LCD__INDEX);
 590         rd_cio_state(dev, head, regp, NV_CIO_CRE_RPC0_INDEX);
 591         rd_cio_state(dev, head, regp, NV_CIO_CRE_RPC1_INDEX);
 592         rd_cio_state(dev, head, regp, NV_CIO_CRE_LSR_INDEX);
 593         rd_cio_state(dev, head, regp, NV_CIO_CRE_PIXEL_INDEX);
 594         rd_cio_state(dev, head, regp, NV_CIO_CRE_HEB__INDEX);
 595         rd_cio_state(dev, head, regp, NV_CIO_CRE_ENH_INDEX);
 596
 597         rd_cio_state(dev, head, regp, NV_CIO_CRE_FF_INDEX);
 598         rd_cio_state(dev, head, regp, NV_CIO_CRE_FFLWM__INDEX);
 599         rd_cio_state(dev, head, regp, NV_CIO_CRE_21);
 600
 601         if (dev_priv->card_type >= NV_20)
 602                 rd_cio_state(dev, head, regp, NV_CIO_CRE_47);
 603
 604         if (dev_priv->card_type >= NV_30)
 605                 rd_cio_state(dev, head, regp, 0x9f);
 606
 607         rd_cio_state(dev, head, regp, NV_CIO_CRE_49);
 608         rd_cio_state(dev, head, regp, NV_CIO_CRE_HCUR_ADDR0_INDEX);
 609         rd_cio_state(dev, head, regp, NV_CIO_CRE_HCUR_ADDR1_INDEX);
 610         rd_cio_state(dev, head, regp, NV_CIO_CRE_HCUR_ADDR2_INDEX);
 611         rd_cio_state(dev, head, regp, NV_CIO_CRE_ILACE__INDEX);
 612
 613         if (dev_priv->card_type >= NV_10) {
 614                 regp->crtc_830 = NVReadCRTC(dev, head, NV_PCRTC_830);
 615                 regp->crtc_834 = NVReadCRTC(dev, head, NV_PCRTC_834);
 616
 617                 if (dev_priv->card_type >= NV_30)
 618                         regp->gpio_ext = NVReadCRTC(dev, head, NV_PCRTC_GPIO_EXT);
 619
 620                 if (dev_priv->card_type == NV_40)
 621                         regp->crtc_850 = NVReadCRTC(dev, head, NV_PCRTC_850);
 622
 623                 if (nv_two_heads(dev))
 624                         regp->crtc_eng_ctrl = NVReadCRTC(dev, head, NV_PCRTC_ENGINE_CTRL);
 625                 regp->cursor_cfg = NVReadCRTC(dev, head, NV_PCRTC_CURSOR_CONFIG);
 626         }
 627
 628         regp->crtc_cfg = NVReadCRTC(dev, head, NV_PCRTC_CONFIG);
 629
 630         rd_cio_state(dev, head, regp, NV_CIO_CRE_SCRATCH3__INDEX);
 631         rd_cio_state(dev, head, regp, NV_CIO_CRE_SCRATCH4__INDEX);
 632         if (dev_priv->card_type >= NV_10) {
 633                 rd_cio_state(dev, head, regp, NV_CIO_CRE_EBR_INDEX);
 634                 rd_cio_state(dev, head, regp, NV_CIO_CRE_CSB);
 635                 rd_cio_state(dev, head, regp, NV_CIO_CRE_4B);
 636                 rd_cio_state(dev, head, regp, NV_CIO_CRE_TVOUT_LATENCY);
 637         }
 638         /* NV11 and NV20 don't have this, they stop at 0x52. */
 639         if (nv_gf4_disp_arch(dev)) {
 640                 rd_cio_state(dev, head, regp, NV_CIO_CRE_42);
 641                 rd_cio_state(dev, head, regp, NV_CIO_CRE_53);
 642                 rd_cio_state(dev, head, regp, NV_CIO_CRE_54);
 643
 644                 for (i = 0; i < 0x10; i++)
 645                         regp->CR58[i] = NVReadVgaCrtc5758(dev, head, i);
 646                 rd_cio_state(dev, head, regp, NV_CIO_CRE_59);
 647                 rd_cio_state(dev, head, regp, NV_CIO_CRE_5B);
 648
 649                 rd_cio_state(dev, head, regp, NV_CIO_CRE_85);
 650                 rd_cio_state(dev, head, regp, NV_CIO_CRE_86);
 651         }
 652
 653         regp->fb_start = NVReadCRTC(dev, head, NV_PCRTC_START);
 654 }
 655
 656 static void
 657 nv_load_state_ext(struct drm_device *dev, int head,
 658                   struct nv04_mode_state *state)
 659 {
 660         struct drm_nouveau_private *dev_priv = dev->dev_private;
 661         struct nv04_crtc_reg *regp = &state->crtc_reg[head];
 662         uint32_t reg900;
 663         int i;
 664
 665         if (dev_priv->card_type >= NV_10) {
 666                 if (nv_two_heads(dev))
 667                         /* setting ENGINE_CTRL (EC) *must* come before
 668                          * CIO_CRE_LCD, as writing CRE_LCD sets bits 16 & 17 in
 669                          * EC that should not be overwritten by writing stale EC
 670                          */
 671                         NVWriteCRTC(dev, head, NV_PCRTC_ENGINE_CTRL, regp->crtc_eng_ctrl);
 672
 673                 nv_wr32(dev, NV_PVIDEO_STOP, 1);
 674                 nv_wr32(dev, NV_PVIDEO_INTR_EN, 0);
 675                 nv_wr32(dev, NV_PVIDEO_OFFSET_BUFF(0), 0);
 676                 nv_wr32(dev, NV_PVIDEO_OFFSET_BUFF(1), 0);
 677                 nv_wr32(dev, NV_PVIDEO_LIMIT(0), 0); //dev_priv->fb_available_size - 1);
 678                 nv_wr32(dev, NV_PVIDEO_LIMIT(1), 0); //dev_priv->fb_available_size - 1);
 679                 nv_wr32(dev, NV_PVIDEO_UVPLANE_LIMIT(0), 0); //dev_priv->fb_available_size - 1);
 680                 nv_wr32(dev, NV_PVIDEO_UVPLANE_LIMIT(1), 0); //dev_priv->fb_available_size - 1);
 681                 nv_wr32(dev, NV_PBUS_POWERCTRL_2, 0);
 682
 683                 NVWriteCRTC(dev, head, NV_PCRTC_CURSOR_CONFIG, regp->cursor_cfg);
 684                 NVWriteCRTC(dev, head, NV_PCRTC_830, regp->crtc_830);
 685                 NVWriteCRTC(dev, head, NV_PCRTC_834, regp->crtc_834);
 686
 687                 if (dev_priv->card_type >= NV_30)
 688                         NVWriteCRTC(dev, head, NV_PCRTC_GPIO_EXT, regp->gpio_ext);
 689
 690                 if (dev_priv->card_type == NV_40) {
 691                         NVWriteCRTC(dev, head, NV_PCRTC_850, regp->crtc_850);
 692
 693                         reg900 = NVReadRAMDAC(dev, head, NV_PRAMDAC_900);
 694                         if (regp->crtc_cfg == NV10_PCRTC_CONFIG_START_ADDRESS_HSYNC)
 695                                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_900, reg900 | 0x10000);
 696                         else
 697                                 NVWriteRAMDAC(dev, head, NV_PRAMDAC_900, reg900 & ~0x10000);
 698                 }
 699         }
 700
 701         NVWriteCRTC(dev, head, NV_PCRTC_CONFIG, regp->crtc_cfg);
 702
 703         wr_cio_state(dev, head, regp, NV_CIO_CRE_RPC0_INDEX);
 704         wr_cio_state(dev, head, regp, NV_CIO_CRE_RPC1_INDEX);
 705         wr_cio_state(dev, head, regp, NV_CIO_CRE_LSR_INDEX);
 706         wr_cio_state(dev, head, regp, NV_CIO_CRE_PIXEL_INDEX);
 707         wr_cio_state(dev, head, regp, NV_CIO_CRE_LCD__INDEX);
 708         wr_cio_state(dev, head, regp, NV_CIO_CRE_HEB__INDEX);
 709         wr_cio_state(dev, head, regp, NV_CIO_CRE_ENH_INDEX);
 710         wr_cio_state(dev, head, regp, NV_CIO_CRE_FF_INDEX);
 711         wr_cio_state(dev, head, regp, NV_CIO_CRE_FFLWM__INDEX);
 712
 713         if (dev_priv->card_type >= NV_20)
 714                 wr_cio_state(dev, head, regp, NV_CIO_CRE_47);
 715
 716         if (dev_priv->card_type >= NV_30)
 717                 wr_cio_state(dev, head, regp, 0x9f);
 718
 719         wr_cio_state(dev, head, regp, NV_CIO_CRE_49);
 720         wr_cio_state(dev, head, regp, NV_CIO_CRE_HCUR_ADDR0_INDEX);
 721         wr_cio_state(dev, head, regp, NV_CIO_CRE_HCUR_ADDR1_INDEX);
 722         wr_cio_state(dev, head, regp, NV_CIO_CRE_HCUR_ADDR2_INDEX);
 723         if (dev_priv->card_type == NV_40)
 724                 nv_fix_nv40_hw_cursor(dev, head);
 725         wr_cio_state(dev, head, regp, NV_CIO_CRE_ILACE__INDEX);
 726
 727         wr_cio_state(dev, head, regp, NV_CIO_CRE_SCRATCH3__INDEX);
 728         wr_cio_state(dev, head, regp, NV_CIO_CRE_SCRATCH4__INDEX);
 729         if (dev_priv->card_type >= NV_10) {
 730                 wr_cio_state(dev, head, regp, NV_CIO_CRE_EBR_INDEX);
 731                 wr_cio_state(dev, head, regp, NV_CIO_CRE_CSB);
 732                 wr_cio_state(dev, head, regp, NV_CIO_CRE_4B);
 733                 wr_cio_state(dev, head, regp, NV_CIO_CRE_TVOUT_LATENCY);
 734         }
 735         /* NV11 and NV20 stop at 0x52. */
 736         if (nv_gf4_disp_arch(dev)) {
 737                 if (dev_priv->card_type == NV_10) {
 738                         /* Not waiting for vertical retrace before modifying
 739                            CRE_53/CRE_54 causes lockups. */
 740                         nouveau_wait_eq(dev, 650000000, NV_PRMCIO_INP0__COLOR, 0x8, 0x8);
 741                         nouveau_wait_eq(dev, 650000000, NV_PRMCIO_INP0__COLOR, 0x8, 0x0);
 742                 }
 743
 744                 wr_cio_state(dev, head, regp, NV_CIO_CRE_42);
 745                 wr_cio_state(dev, head, regp, NV_CIO_CRE_53);
 746                 wr_cio_state(dev, head, regp, NV_CIO_CRE_54);
 747
 748                 for (i = 0; i < 0x10; i++)
 749                         NVWriteVgaCrtc5758(dev, head, i, regp->CR58[i]);
 750                 wr_cio_state(dev, head, regp, NV_CIO_CRE_59);
 751                 wr_cio_state(dev, head, regp, NV_CIO_CRE_5B);
 752
 753                 wr_cio_state(dev, head, regp, NV_CIO_CRE_85);
 754                 wr_cio_state(dev, head, regp, NV_CIO_CRE_86);
 755         }
 756
 757         NVWriteCRTC(dev, head, NV_PCRTC_START, regp->fb_start);
 758 }
 759
 760 static void
 761 nv_save_state_palette(struct drm_device *dev, int head,
 762                       struct nv04_mode_state *state)
 763 {
 764         int head_offset = head * NV_PRMDIO_SIZE, i;
 765
 766         nv_wr08(dev, NV_PRMDIO_PIXEL_MASK + head_offset,
 767                                 NV_PRMDIO_PIXEL_MASK_MASK);
 768         nv_wr08(dev, NV_PRMDIO_READ_MODE_ADDRESS + head_offset, 0x0);
 769
 770         for (i = 0; i < 768; i++) {
 771                 state->crtc_reg[head].DAC[i] = nv_rd08(dev,
 772                                 NV_PRMDIO_PALETTE_DATA + head_offset);
 773         }
 774
 775         NVSetEnablePalette(dev, head, false);
 776 }
 777
 778 void
 779 nouveau_hw_load_state_palette(struct drm_device *dev, int head,
 780                               struct nv04_mode_state *state)
 781 {
 782         int head_offset = head * NV_PRMDIO_SIZE, i;
 783
 784         nv_wr08(dev, NV_PRMDIO_PIXEL_MASK + head_offset,
 785                                 NV_PRMDIO_PIXEL_MASK_MASK);
 786         nv_wr08(dev, NV_PRMDIO_WRITE_MODE_ADDRESS + head_offset, 0x0);
 787
 788         for (i = 0; i < 768; i++) {
 789                 nv_wr08(dev, NV_PRMDIO_PALETTE_DATA + head_offset,
 790                                 state->crtc_reg[head].DAC[i]);
 791         }
 792
 793         NVSetEnablePalette(dev, head, false);
 794 }
 795
 796 void nouveau_hw_save_state(struct drm_device *dev, int head,
 797                            struct nv04_mode_state *state)
 798 {
 799         struct drm_nouveau_private *dev_priv = dev->dev_private;
 800
 801         if (dev_priv->chipset == 0x11)
 802                 /* NB: no attempt is made to restore the bad pll later on */
 803                 nouveau_hw_fix_bad_vpll(dev, head);
 804         nv_save_state_ramdac(dev, head, state);
 805         nv_save_state_vga(dev, head, state);
 806         nv_save_state_palette(dev, head, state);
 807         nv_save_state_ext(dev, head, state);
 808 }
 809
 810 void nouveau_hw_load_state(struct drm_device *dev, int head,
 811                            struct nv04_mode_state *state)
 812 {
 813         NVVgaProtect(dev, head, true);
 814         nv_load_state_ramdac(dev, head, state);
 815         nv_load_state_ext(dev, head, state);
 816         nouveau_hw_load_state_palette(dev, head, state);
 817         nv_load_state_vga(dev, head, state);
 818         NVVgaProtect(dev, head, false);
 819 }