Pileus Git - ~andy/linux/blob - drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 enum intel_dpll_id {
 136         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 137         /* real shared dpll ids must be >= 0 */
 138         DPLL_ID_PCH_PLL_A,
 139         DPLL_ID_PCH_PLL_B,
 140 };
 141 #define I915_NUM_PLLS 2
 142
 143 struct intel_shared_dpll {
 144         int refcount; /* count of number of CRTCs sharing this PLL */
 145         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 146         bool on; /* is the PLL actually active? Disabled during modeset */
 147         const char *name;
 148         /* should match the index in the dev_priv->shared_dplls array */
 149         enum intel_dpll_id id;
 150         int pll_reg;
 151         int fp0_reg;
 152         int fp1_reg;
 153 };
 154
 155 /* Used by dp and fdi links */
 156 struct intel_link_m_n {
 157         uint32_t        tu;
 158         uint32_t        gmch_m;
 159         uint32_t        gmch_n;
 160         uint32_t        link_m;
 161         uint32_t        link_n;
 162 };
 163
 164 void intel_link_compute_m_n(int bpp, int nlanes,
 165                             int pixel_clock, int link_clock,
 166                             struct intel_link_m_n *m_n);
 167
 168 struct intel_ddi_plls {
 169         int spll_refcount;
 170         int wrpll1_refcount;
 171         int wrpll2_refcount;
 172 };
 173
 174 /* Interface history:
 175  *
 176  * 1.1: Original.
 177  * 1.2: Add Power Management
 178  * 1.3: Add vblank support
 179  * 1.4: Fix cmdbuffer path, add heap destroy
 180  * 1.5: Add vblank pipe configuration
 181  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 182  *      - Support vertical blank on secondary display pipe
 183  */
 184 #define DRIVER_MAJOR            1
 185 #define DRIVER_MINOR            6
 186 #define DRIVER_PATCHLEVEL       0
 187
 188 #define WATCH_COHERENCY 0
 189 #define WATCH_LISTS     0
 190 #define WATCH_GTT       0
 191
 192 #define I915_GEM_PHYS_CURSOR_0 1
 193 #define I915_GEM_PHYS_CURSOR_1 2
 194 #define I915_GEM_PHYS_OVERLAY_REGS 3
 195 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 196
 197 struct drm_i915_gem_phys_object {
 198         int id;
 199         struct page **page_list;
 200         drm_dma_handle_t *handle;
 201         struct drm_i915_gem_object *cur_obj;
 202 };
 203
 204 struct opregion_header;
 205 struct opregion_acpi;
 206 struct opregion_swsci;
 207 struct opregion_asle;
 208 struct drm_i915_private;
 209
 210 struct intel_opregion {
 211         struct opregion_header __iomem *header;
 212         struct opregion_acpi __iomem *acpi;
 213         struct opregion_swsci __iomem *swsci;
 214         struct opregion_asle __iomem *asle;
 215         void __iomem *vbt;
 216         u32 __iomem *lid_state;
 217 };
 218 #define OPREGION_SIZE            (8*1024)
 219
 220 struct intel_overlay;
 221 struct intel_overlay_error_state;
 222
 223 struct drm_i915_master_private {
 224         drm_local_map_t *sarea;
 225         struct _drm_i915_sarea *sarea_priv;
 226 };
 227 #define I915_FENCE_REG_NONE -1
 228 #define I915_MAX_NUM_FENCES 32
 229 /* 32 fences + sign bit for FENCE_REG_NONE */
 230 #define I915_MAX_NUM_FENCE_BITS 6
 231
 232 struct drm_i915_fence_reg {
 233         struct list_head lru_list;
 234         struct drm_i915_gem_object *obj;
 235         int pin_count;
 236 };
 237
 238 struct sdvo_device_mapping {
 239         u8 initialized;
 240         u8 dvo_port;
 241         u8 slave_addr;
 242         u8 dvo_wiring;
 243         u8 i2c_pin;
 244         u8 ddc_pin;
 245 };
 246
 247 struct intel_display_error_state;
 248
 249 struct drm_i915_error_state {
 250         struct kref ref;
 251         u32 eir;
 252         u32 pgtbl_er;
 253         u32 ier;
 254         u32 ccid;
 255         u32 derrmr;
 256         u32 forcewake;
 257         bool waiting[I915_NUM_RINGS];
 258         u32 pipestat[I915_MAX_PIPES];
 259         u32 tail[I915_NUM_RINGS];
 260         u32 head[I915_NUM_RINGS];
 261         u32 ctl[I915_NUM_RINGS];
 262         u32 ipeir[I915_NUM_RINGS];
 263         u32 ipehr[I915_NUM_RINGS];
 264         u32 instdone[I915_NUM_RINGS];
 265         u32 acthd[I915_NUM_RINGS];
 266         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 267         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 268         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 269         /* our own tracking of ring head and tail */
 270         u32 cpu_ring_head[I915_NUM_RINGS];
 271         u32 cpu_ring_tail[I915_NUM_RINGS];
 272         u32 error; /* gen6+ */
 273         u32 err_int; /* gen7 */
 274         u32 instpm[I915_NUM_RINGS];
 275         u32 instps[I915_NUM_RINGS];
 276         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 277         u32 seqno[I915_NUM_RINGS];
 278         u64 bbaddr;
 279         u32 fault_reg[I915_NUM_RINGS];
 280         u32 done_reg;
 281         u32 faddr[I915_NUM_RINGS];
 282         u64 fence[I915_MAX_NUM_FENCES];
 283         struct timeval time;
 284         struct drm_i915_error_ring {
 285                 struct drm_i915_error_object {
 286                         int page_count;
 287                         u32 gtt_offset;
 288                         u32 *pages[0];
 289                 } *ringbuffer, *batchbuffer, *ctx;
 290                 struct drm_i915_error_request {
 291                         long jiffies;
 292                         u32 seqno;
 293                         u32 tail;
 294                 } *requests;
 295                 int num_requests;
 296         } ring[I915_NUM_RINGS];
 297         struct drm_i915_error_buffer {
 298                 u32 size;
 299                 u32 name;
 300                 u32 rseqno, wseqno;
 301                 u32 gtt_offset;
 302                 u32 read_domains;
 303                 u32 write_domain;
 304                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 305                 s32 pinned:2;
 306                 u32 tiling:2;
 307                 u32 dirty:1;
 308                 u32 purgeable:1;
 309                 s32 ring:4;
 310                 u32 cache_level:2;
 311         } *active_bo, *pinned_bo;
 312         u32 active_bo_count, pinned_bo_count;
 313         struct intel_overlay_error_state *overlay;
 314         struct intel_display_error_state *display;
 315 };
 316
 317 struct intel_crtc_config;
 318 struct intel_crtc;
 319 struct intel_limit;
 320 struct dpll;
 321
 322 struct drm_i915_display_funcs {
 323         bool (*fbc_enabled)(struct drm_device *dev);
 324         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 325         void (*disable_fbc)(struct drm_device *dev);
 326         int (*get_display_clock_speed)(struct drm_device *dev);
 327         int (*get_fifo_size)(struct drm_device *dev, int plane);
 328         /**
 329          * find_dpll() - Find the best values for the PLL
 330          * @limit: limits for the PLL
 331          * @crtc: current CRTC
 332          * @target: target frequency in kHz
 333          * @refclk: reference clock frequency in kHz
 334          * @match_clock: if provided, @best_clock P divider must
 335          *               match the P divider from @match_clock
 336          *               used for LVDS downclocking
 337          * @best_clock: best PLL values found
 338          *
 339          * Returns true on success, false on failure.
 340          */
 341         bool (*find_dpll)(const struct intel_limit *limit,
 342                           struct drm_crtc *crtc,
 343                           int target, int refclk,
 344                           struct dpll *match_clock,
 345                           struct dpll *best_clock);
 346         void (*update_wm)(struct drm_device *dev);
 347         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 348                                  uint32_t sprite_width, int pixel_size,
 349                                  bool enable);
 350         void (*modeset_global_resources)(struct drm_device *dev);
 351         /* Returns the active state of the crtc, and if the crtc is active,
 352          * fills out the pipe-config with the hw state. */
 353         bool (*get_pipe_config)(struct intel_crtc *,
 354                                 struct intel_crtc_config *);
 355         int (*crtc_mode_set)(struct drm_crtc *crtc,
 356                              int x, int y,
 357                              struct drm_framebuffer *old_fb);
 358         void (*crtc_enable)(struct drm_crtc *crtc);
 359         void (*crtc_disable)(struct drm_crtc *crtc);
 360         void (*off)(struct drm_crtc *crtc);
 361         void (*write_eld)(struct drm_connector *connector,
 362                           struct drm_crtc *crtc);
 363         void (*fdi_link_train)(struct drm_crtc *crtc);
 364         void (*init_clock_gating)(struct drm_device *dev);
 365         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 366                           struct drm_framebuffer *fb,
 367                           struct drm_i915_gem_object *obj);
 368         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 369                             int x, int y);
 370         void (*hpd_irq_setup)(struct drm_device *dev);
 371         /* clock updates for mode set */
 372         /* cursor updates */
 373         /* render clock increase/decrease */
 374         /* display clock increase/decrease */
 375         /* pll clock increase/decrease */
 376 };
 377
 378 struct drm_i915_gt_funcs {
 379         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 380         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 381 };
 382
 383 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 384         func(is_mobile) sep \
 385         func(is_i85x) sep \
 386         func(is_i915g) sep \
 387         func(is_i945gm) sep \
 388         func(is_g33) sep \
 389         func(need_gfx_hws) sep \
 390         func(is_g4x) sep \
 391         func(is_pineview) sep \
 392         func(is_broadwater) sep \
 393         func(is_crestline) sep \
 394         func(is_ivybridge) sep \
 395         func(is_valleyview) sep \
 396         func(is_haswell) sep \
 397         func(has_force_wake) sep \
 398         func(has_fbc) sep \
 399         func(has_pipe_cxsr) sep \
 400         func(has_hotplug) sep \
 401         func(cursor_needs_physical) sep \
 402         func(has_overlay) sep \
 403         func(overlay_needs_physical) sep \
 404         func(supports_tv) sep \
 405         func(has_bsd_ring) sep \
 406         func(has_blt_ring) sep \
 407         func(has_vebox_ring) sep \
 408         func(has_llc) sep \
 409         func(has_ddi) sep \
 410         func(has_fpga_dbg)
 411
 412 #define DEFINE_FLAG(name) u8 name:1
 413 #define SEP_SEMICOLON ;
 414
 415 struct intel_device_info {
 416         u32 display_mmio_offset;
 417         u8 num_pipes:3;
 418         u8 gen;
 419         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 420 };
 421
 422 #undef DEFINE_FLAG
 423 #undef SEP_SEMICOLON
 424
 425 enum i915_cache_level {
 426         I915_CACHE_NONE = 0,
 427         I915_CACHE_LLC,
 428         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 429 };
 430
 431 typedef uint32_t gen6_gtt_pte_t;
 432
 433 /* The Graphics Translation Table is the way in which GEN hardware translates a
 434  * Graphics Virtual Address into a Physical Address. In addition to the normal
 435  * collateral associated with any va->pa translations GEN hardware also has a
 436  * portion of the GTT which can be mapped by the CPU and remain both coherent
 437  * and correct (in cases like swizzling). That region is referred to as GMADR in
 438  * the spec.
 439  */
 440 struct i915_gtt {
 441         unsigned long start;            /* Start offset of used GTT */
 442         size_t total;                   /* Total size GTT can map */
 443         size_t stolen_size;             /* Total size of stolen memory */
 444
 445         unsigned long mappable_end;     /* End offset that we can CPU map */
 446         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 447         phys_addr_t mappable_base;      /* PA of our GMADR */
 448
 449         /** "Graphics Stolen Memory" holds the global PTEs */
 450         void __iomem *gsm;
 451
 452         bool do_idle_maps;
 453         dma_addr_t scratch_page_dma;
 454         struct page *scratch_page;
 455
 456         /* global gtt ops */
 457         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 458                           size_t *stolen, phys_addr_t *mappable_base,
 459                           unsigned long *mappable_end);
 460         void (*gtt_remove)(struct drm_device *dev);
 461         void (*gtt_clear_range)(struct drm_device *dev,
 462                                 unsigned int first_entry,
 463                                 unsigned int num_entries);
 464         void (*gtt_insert_entries)(struct drm_device *dev,
 465                                    struct sg_table *st,
 466                                    unsigned int pg_start,
 467                                    enum i915_cache_level cache_level);
 468         gen6_gtt_pte_t (*pte_encode)(struct drm_device *dev,
 469                                      dma_addr_t addr,
 470                                      enum i915_cache_level level);
 471 };
 472 #define gtt_total_entries(gtt) ((gtt).total >> PAGE_SHIFT)
 473
 474 #define I915_PPGTT_PD_ENTRIES 512
 475 #define I915_PPGTT_PT_ENTRIES 1024
 476 struct i915_hw_ppgtt {
 477         struct drm_device *dev;
 478         unsigned num_pd_entries;
 479         struct page **pt_pages;
 480         uint32_t pd_offset;
 481         dma_addr_t *pt_dma_addr;
 482         dma_addr_t scratch_page_dma_addr;
 483
 484         /* pte functions, mirroring the interface of the global gtt. */
 485         void (*clear_range)(struct i915_hw_ppgtt *ppgtt,
 486                             unsigned int first_entry,
 487                             unsigned int num_entries);
 488         void (*insert_entries)(struct i915_hw_ppgtt *ppgtt,
 489                                struct sg_table *st,
 490                                unsigned int pg_start,
 491                                enum i915_cache_level cache_level);
 492         gen6_gtt_pte_t (*pte_encode)(struct drm_device *dev,
 493                                      dma_addr_t addr,
 494                                      enum i915_cache_level level);
 495         int (*enable)(struct drm_device *dev);
 496         void (*cleanup)(struct i915_hw_ppgtt *ppgtt);
 497 };
 498
 499
 500 /* This must match up with the value previously used for execbuf2.rsvd1. */
 501 #define DEFAULT_CONTEXT_ID 0
 502 struct i915_hw_context {
 503         struct kref ref;
 504         int id;
 505         bool is_initialized;
 506         struct drm_i915_file_private *file_priv;
 507         struct intel_ring_buffer *ring;
 508         struct drm_i915_gem_object *obj;
 509 };
 510
 511 enum no_fbc_reason {
 512         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 513         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 514         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 515         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 516         FBC_BAD_PLANE, /* fbc not supported on plane */
 517         FBC_NOT_TILED, /* buffer not tiled */
 518         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 519         FBC_MODULE_PARAM,
 520 };
 521
 522 enum intel_pch {
 523         PCH_NONE = 0,   /* No PCH present */
 524         PCH_IBX,        /* Ibexpeak PCH */
 525         PCH_CPT,        /* Cougarpoint PCH */
 526         PCH_LPT,        /* Lynxpoint PCH */
 527         PCH_NOP,
 528 };
 529
 530 enum intel_sbi_destination {
 531         SBI_ICLK,
 532         SBI_MPHY,
 533 };
 534
 535 #define QUIRK_PIPEA_FORCE (1<<0)
 536 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 537 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 538
 539 struct intel_fbdev;
 540 struct intel_fbc_work;
 541
 542 struct intel_gmbus {
 543         struct i2c_adapter adapter;
 544         u32 force_bit;
 545         u32 reg0;
 546         u32 gpio_reg;
 547         struct i2c_algo_bit_data bit_algo;
 548         struct drm_i915_private *dev_priv;
 549 };
 550
 551 struct i915_suspend_saved_registers {
 552         u8 saveLBB;
 553         u32 saveDSPACNTR;
 554         u32 saveDSPBCNTR;
 555         u32 saveDSPARB;
 556         u32 savePIPEACONF;
 557         u32 savePIPEBCONF;
 558         u32 savePIPEASRC;
 559         u32 savePIPEBSRC;
 560         u32 saveFPA0;
 561         u32 saveFPA1;
 562         u32 saveDPLL_A;
 563         u32 saveDPLL_A_MD;
 564         u32 saveHTOTAL_A;
 565         u32 saveHBLANK_A;
 566         u32 saveHSYNC_A;
 567         u32 saveVTOTAL_A;
 568         u32 saveVBLANK_A;
 569         u32 saveVSYNC_A;
 570         u32 saveBCLRPAT_A;
 571         u32 saveTRANSACONF;
 572         u32 saveTRANS_HTOTAL_A;
 573         u32 saveTRANS_HBLANK_A;
 574         u32 saveTRANS_HSYNC_A;
 575         u32 saveTRANS_VTOTAL_A;
 576         u32 saveTRANS_VBLANK_A;
 577         u32 saveTRANS_VSYNC_A;
 578         u32 savePIPEASTAT;
 579         u32 saveDSPASTRIDE;
 580         u32 saveDSPASIZE;
 581         u32 saveDSPAPOS;
 582         u32 saveDSPAADDR;
 583         u32 saveDSPASURF;
 584         u32 saveDSPATILEOFF;
 585         u32 savePFIT_PGM_RATIOS;
 586         u32 saveBLC_HIST_CTL;
 587         u32 saveBLC_PWM_CTL;
 588         u32 saveBLC_PWM_CTL2;
 589         u32 saveBLC_CPU_PWM_CTL;
 590         u32 saveBLC_CPU_PWM_CTL2;
 591         u32 saveFPB0;
 592         u32 saveFPB1;
 593         u32 saveDPLL_B;
 594         u32 saveDPLL_B_MD;
 595         u32 saveHTOTAL_B;
 596         u32 saveHBLANK_B;
 597         u32 saveHSYNC_B;
 598         u32 saveVTOTAL_B;
 599         u32 saveVBLANK_B;
 600         u32 saveVSYNC_B;
 601         u32 saveBCLRPAT_B;
 602         u32 saveTRANSBCONF;
 603         u32 saveTRANS_HTOTAL_B;
 604         u32 saveTRANS_HBLANK_B;
 605         u32 saveTRANS_HSYNC_B;
 606         u32 saveTRANS_VTOTAL_B;
 607         u32 saveTRANS_VBLANK_B;
 608         u32 saveTRANS_VSYNC_B;
 609         u32 savePIPEBSTAT;
 610         u32 saveDSPBSTRIDE;
 611         u32 saveDSPBSIZE;
 612         u32 saveDSPBPOS;
 613         u32 saveDSPBADDR;
 614         u32 saveDSPBSURF;
 615         u32 saveDSPBTILEOFF;
 616         u32 saveVGA0;
 617         u32 saveVGA1;
 618         u32 saveVGA_PD;
 619         u32 saveVGACNTRL;
 620         u32 saveADPA;
 621         u32 saveLVDS;
 622         u32 savePP_ON_DELAYS;
 623         u32 savePP_OFF_DELAYS;
 624         u32 saveDVOA;
 625         u32 saveDVOB;
 626         u32 saveDVOC;
 627         u32 savePP_ON;
 628         u32 savePP_OFF;
 629         u32 savePP_CONTROL;
 630         u32 savePP_DIVISOR;
 631         u32 savePFIT_CONTROL;
 632         u32 save_palette_a[256];
 633         u32 save_palette_b[256];
 634         u32 saveDPFC_CB_BASE;
 635         u32 saveFBC_CFB_BASE;
 636         u32 saveFBC_LL_BASE;
 637         u32 saveFBC_CONTROL;
 638         u32 saveFBC_CONTROL2;
 639         u32 saveIER;
 640         u32 saveIIR;
 641         u32 saveIMR;
 642         u32 saveDEIER;
 643         u32 saveDEIMR;
 644         u32 saveGTIER;
 645         u32 saveGTIMR;
 646         u32 saveFDI_RXA_IMR;
 647         u32 saveFDI_RXB_IMR;
 648         u32 saveCACHE_MODE_0;
 649         u32 saveMI_ARB_STATE;
 650         u32 saveSWF0[16];
 651         u32 saveSWF1[16];
 652         u32 saveSWF2[3];
 653         u8 saveMSR;
 654         u8 saveSR[8];
 655         u8 saveGR[25];
 656         u8 saveAR_INDEX;
 657         u8 saveAR[21];
 658         u8 saveDACMASK;
 659         u8 saveCR[37];
 660         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 661         u32 saveCURACNTR;
 662         u32 saveCURAPOS;
 663         u32 saveCURABASE;
 664         u32 saveCURBCNTR;
 665         u32 saveCURBPOS;
 666         u32 saveCURBBASE;
 667         u32 saveCURSIZE;
 668         u32 saveDP_B;
 669         u32 saveDP_C;
 670         u32 saveDP_D;
 671         u32 savePIPEA_GMCH_DATA_M;
 672         u32 savePIPEB_GMCH_DATA_M;
 673         u32 savePIPEA_GMCH_DATA_N;
 674         u32 savePIPEB_GMCH_DATA_N;
 675         u32 savePIPEA_DP_LINK_M;
 676         u32 savePIPEB_DP_LINK_M;
 677         u32 savePIPEA_DP_LINK_N;
 678         u32 savePIPEB_DP_LINK_N;
 679         u32 saveFDI_RXA_CTL;
 680         u32 saveFDI_TXA_CTL;
 681         u32 saveFDI_RXB_CTL;
 682         u32 saveFDI_TXB_CTL;
 683         u32 savePFA_CTL_1;
 684         u32 savePFB_CTL_1;
 685         u32 savePFA_WIN_SZ;
 686         u32 savePFB_WIN_SZ;
 687         u32 savePFA_WIN_POS;
 688         u32 savePFB_WIN_POS;
 689         u32 savePCH_DREF_CONTROL;
 690         u32 saveDISP_ARB_CTL;
 691         u32 savePIPEA_DATA_M1;
 692         u32 savePIPEA_DATA_N1;
 693         u32 savePIPEA_LINK_M1;
 694         u32 savePIPEA_LINK_N1;
 695         u32 savePIPEB_DATA_M1;
 696         u32 savePIPEB_DATA_N1;
 697         u32 savePIPEB_LINK_M1;
 698         u32 savePIPEB_LINK_N1;
 699         u32 saveMCHBAR_RENDER_STANDBY;
 700         u32 savePCH_PORT_HOTPLUG;
 701 };
 702
 703 struct intel_gen6_power_mgmt {
 704         struct work_struct work;
 705         struct delayed_work vlv_work;
 706         u32 pm_iir;
 707         /* lock - irqsave spinlock that protectects the work_struct and
 708          * pm_iir. */
 709         spinlock_t lock;
 710
 711         /* The below variables an all the rps hw state are protected by
 712          * dev->struct mutext. */
 713         u8 cur_delay;
 714         u8 min_delay;
 715         u8 max_delay;
 716         u8 rpe_delay;
 717         u8 hw_max;
 718
 719         struct delayed_work delayed_resume_work;
 720
 721         /*
 722          * Protects RPS/RC6 register access and PCU communication.
 723          * Must be taken after struct_mutex if nested.
 724          */
 725         struct mutex hw_lock;
 726 };
 727
 728 /* defined intel_pm.c */
 729 extern spinlock_t mchdev_lock;
 730
 731 struct intel_ilk_power_mgmt {
 732         u8 cur_delay;
 733         u8 min_delay;
 734         u8 max_delay;
 735         u8 fmax;
 736         u8 fstart;
 737
 738         u64 last_count1;
 739         unsigned long last_time1;
 740         unsigned long chipset_power;
 741         u64 last_count2;
 742         struct timespec last_time2;
 743         unsigned long gfx_power;
 744         u8 corr;
 745
 746         int c_m;
 747         int r_t;
 748
 749         struct drm_i915_gem_object *pwrctx;
 750         struct drm_i915_gem_object *renderctx;
 751 };
 752
 753 /* Power well structure for haswell */
 754 struct i915_power_well {
 755         struct drm_device *device;
 756         spinlock_t lock;
 757         /* power well enable/disable usage count */
 758         int count;
 759         int i915_request;
 760 };
 761
 762 struct i915_dri1_state {
 763         unsigned allow_batchbuffer : 1;
 764         u32 __iomem *gfx_hws_cpu_addr;
 765
 766         unsigned int cpp;
 767         int back_offset;
 768         int front_offset;
 769         int current_page;
 770         int page_flipping;
 771
 772         uint32_t counter;
 773 };
 774
 775 struct intel_l3_parity {
 776         u32 *remap_info;
 777         struct work_struct error_work;
 778 };
 779
 780 struct i915_gem_mm {
 781         /** Memory allocator for GTT stolen memory */
 782         struct drm_mm stolen;
 783         /** Memory allocator for GTT */
 784         struct drm_mm gtt_space;
 785         /** List of all objects in gtt_space. Used to restore gtt
 786          * mappings on resume */
 787         struct list_head bound_list;
 788         /**
 789          * List of objects which are not bound to the GTT (thus
 790          * are idle and not used by the GPU) but still have
 791          * (presumably uncached) pages still attached.
 792          */
 793         struct list_head unbound_list;
 794
 795         /** Usable portion of the GTT for GEM */
 796         unsigned long stolen_base; /* limited to low memory (32-bit) */
 797
 798         int gtt_mtrr;
 799
 800         /** PPGTT used for aliasing the PPGTT with the GTT */
 801         struct i915_hw_ppgtt *aliasing_ppgtt;
 802
 803         struct shrinker inactive_shrinker;
 804         bool shrinker_no_lock_stealing;
 805
 806         /**
 807          * List of objects currently involved in rendering.
 808          *
 809          * Includes buffers having the contents of their GPU caches
 810          * flushed, not necessarily primitives.  last_rendering_seqno
 811          * represents when the rendering involved will be completed.
 812          *
 813          * A reference is held on the buffer while on this list.
 814          */
 815         struct list_head active_list;
 816
 817         /**
 818          * LRU list of objects which are not in the ringbuffer and
 819          * are ready to unbind, but are still in the GTT.
 820          *
 821          * last_rendering_seqno is 0 while an object is in this list.
 822          *
 823          * A reference is not held on the buffer while on this list,
 824          * as merely being GTT-bound shouldn't prevent its being
 825          * freed, and we'll pull it off the list in the free path.
 826          */
 827         struct list_head inactive_list;
 828
 829         /** LRU list of objects with fence regs on them. */
 830         struct list_head fence_list;
 831
 832         /**
 833          * We leave the user IRQ off as much as possible,
 834          * but this means that requests will finish and never
 835          * be retired once the system goes idle. Set a timer to
 836          * fire periodically while the ring is running. When it
 837          * fires, go retire requests.
 838          */
 839         struct delayed_work retire_work;
 840
 841         /**
 842          * Are we in a non-interruptible section of code like
 843          * modesetting?
 844          */
 845         bool interruptible;
 846
 847         /**
 848          * Flag if the X Server, and thus DRM, is not currently in
 849          * control of the device.
 850          *
 851          * This is set between LeaveVT and EnterVT.  It needs to be
 852          * replaced with a semaphore.  It also needs to be
 853          * transitioned away from for kernel modesetting.
 854          */
 855         int suspended;
 856
 857         /** Bit 6 swizzling required for X tiling */
 858         uint32_t bit_6_swizzle_x;
 859         /** Bit 6 swizzling required for Y tiling */
 860         uint32_t bit_6_swizzle_y;
 861
 862         /* storage for physical objects */
 863         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 864
 865         /* accounting, useful for userland debugging */
 866         size_t object_memory;
 867         u32 object_count;
 868 };
 869
 870 struct drm_i915_error_state_buf {
 871         unsigned bytes;
 872         unsigned size;
 873         int err;
 874         u8 *buf;
 875         loff_t start;
 876         loff_t pos;
 877 };
 878
 879 struct i915_gpu_error {
 880         /* For hangcheck timer */
 881 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 882 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 883         struct timer_list hangcheck_timer;
 884
 885         /* For reset and error_state handling. */
 886         spinlock_t lock;
 887         /* Protected by the above dev->gpu_error.lock. */
 888         struct drm_i915_error_state *first_error;
 889         struct work_struct work;
 890
 891         unsigned long last_reset;
 892
 893         /**
 894          * State variable and reset counter controlling the reset flow
 895          *
 896          * Upper bits are for the reset counter.  This counter is used by the
 897          * wait_seqno code to race-free noticed that a reset event happened and
 898          * that it needs to restart the entire ioctl (since most likely the
 899          * seqno it waited for won't ever signal anytime soon).
 900          *
 901          * This is important for lock-free wait paths, where no contended lock
 902          * naturally enforces the correct ordering between the bail-out of the
 903          * waiter and the gpu reset work code.
 904          *
 905          * Lowest bit controls the reset state machine: Set means a reset is in
 906          * progress. This state will (presuming we don't have any bugs) decay
 907          * into either unset (successful reset) or the special WEDGED value (hw
 908          * terminally sour). All waiters on the reset_queue will be woken when
 909          * that happens.
 910          */
 911         atomic_t reset_counter;
 912
 913         /**
 914          * Special values/flags for reset_counter
 915          *
 916          * Note that the code relies on
 917          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 918          * being true.
 919          */
 920 #define I915_RESET_IN_PROGRESS_FLAG     1
 921 #define I915_WEDGED                     0xffffffff
 922
 923         /**
 924          * Waitqueue to signal when the reset has completed. Used by clients
 925          * that wait for dev_priv->mm.wedged to settle.
 926          */
 927         wait_queue_head_t reset_queue;
 928
 929         /* For gpu hang simulation. */
 930         unsigned int stop_rings;
 931 };
 932
 933 enum modeset_restore {
 934         MODESET_ON_LID_OPEN,
 935         MODESET_DONE,
 936         MODESET_SUSPENDED,
 937 };
 938
 939 struct intel_vbt_data {
 940         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 941         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 942
 943         /* Feature bits */
 944         unsigned int int_tv_support:1;
 945         unsigned int lvds_dither:1;
 946         unsigned int lvds_vbt:1;
 947         unsigned int int_crt_support:1;
 948         unsigned int lvds_use_ssc:1;
 949         unsigned int display_clock_mode:1;
 950         unsigned int fdi_rx_polarity_inverted:1;
 951         int lvds_ssc_freq;
 952         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 953
 954         /* eDP */
 955         int edp_rate;
 956         int edp_lanes;
 957         int edp_preemphasis;
 958         int edp_vswing;
 959         bool edp_initialized;
 960         bool edp_support;
 961         int edp_bpp;
 962         struct edp_power_seq edp_pps;
 963
 964         int crt_ddc_pin;
 965
 966         int child_dev_num;
 967         struct child_device_config *child_dev;
 968 };
 969
 970 typedef struct drm_i915_private {
 971         struct drm_device *dev;
 972         struct kmem_cache *slab;
 973
 974         const struct intel_device_info *info;
 975
 976         int relative_constants_mode;
 977
 978         void __iomem *regs;
 979
 980         struct drm_i915_gt_funcs gt;
 981         /** gt_fifo_count and the subsequent register write are synchronized
 982          * with dev->struct_mutex. */
 983         unsigned gt_fifo_count;
 984         /** forcewake_count is protected by gt_lock */
 985         unsigned forcewake_count;
 986         /** gt_lock is also taken in irq contexts. */
 987         spinlock_t gt_lock;
 988
 989         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 990
 991
 992         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 993          * controller on different i2c buses. */
 994         struct mutex gmbus_mutex;
 995
 996         /**
 997          * Base address of the gmbus and gpio block.
 998          */
 999         uint32_t gpio_mmio_base;
1000
1001         wait_queue_head_t gmbus_wait_queue;
1002
1003         struct pci_dev *bridge_dev;
1004         struct intel_ring_buffer ring[I915_NUM_RINGS];
1005         uint32_t last_seqno, next_seqno;
1006
1007         drm_dma_handle_t *status_page_dmah;
1008         struct resource mch_res;
1009
1010         atomic_t irq_received;
1011
1012         /* protects the irq masks */
1013         spinlock_t irq_lock;
1014
1015         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1016         struct pm_qos_request pm_qos;
1017
1018         /* DPIO indirect register protection */
1019         struct mutex dpio_lock;
1020
1021         /** Cached value of IMR to avoid reads in updating the bitfield */
1022         u32 irq_mask;
1023         u32 gt_irq_mask;
1024
1025         struct work_struct hotplug_work;
1026         bool enable_hotplug_processing;
1027         struct {
1028                 unsigned long hpd_last_jiffies;
1029                 int hpd_cnt;
1030                 enum {
1031                         HPD_ENABLED = 0,
1032                         HPD_DISABLED = 1,
1033                         HPD_MARK_DISABLED = 2
1034                 } hpd_mark;
1035         } hpd_stats[HPD_NUM_PINS];
1036         u32 hpd_event_bits;
1037         struct timer_list hotplug_reenable_timer;
1038
1039         int num_plane;
1040
1041         unsigned long cfb_size;
1042         unsigned int cfb_fb;
1043         enum plane cfb_plane;
1044         int cfb_y;
1045         struct intel_fbc_work *fbc_work;
1046
1047         struct intel_opregion opregion;
1048         struct intel_vbt_data vbt;
1049
1050         /* overlay */
1051         struct intel_overlay *overlay;
1052         unsigned int sprite_scaling_enabled;
1053
1054         /* backlight */
1055         struct {
1056                 int level;
1057                 bool enabled;
1058                 spinlock_t lock; /* bl registers and the above bl fields */
1059                 struct backlight_device *device;
1060         } backlight;
1061
1062         /* LVDS info */
1063         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1064         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1065         bool no_aux_handshake;
1066
1067         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1068         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1069         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1070
1071         unsigned int fsb_freq, mem_freq, is_ddr3;
1072
1073         struct workqueue_struct *wq;
1074
1075         /* Display functions */
1076         struct drm_i915_display_funcs display;
1077
1078         /* PCH chipset type */
1079         enum intel_pch pch_type;
1080         unsigned short pch_id;
1081
1082         unsigned long quirks;
1083
1084         enum modeset_restore modeset_restore;
1085         struct mutex modeset_restore_lock;
1086
1087         struct i915_gtt gtt;
1088
1089         struct i915_gem_mm mm;
1090
1091         /* Kernel Modesetting */
1092
1093         struct sdvo_device_mapping sdvo_mappings[2];
1094
1095         struct drm_crtc *plane_to_crtc_mapping[3];
1096         struct drm_crtc *pipe_to_crtc_mapping[3];
1097         wait_queue_head_t pending_flip_queue;
1098
1099         int num_shared_dpll;
1100         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1101         struct intel_ddi_plls ddi_plls;
1102
1103         /* Reclocking support */
1104         bool render_reclock_avail;
1105         bool lvds_downclock_avail;
1106         /* indicates the reduced downclock for LVDS*/
1107         int lvds_downclock;
1108         u16 orig_clock;
1109
1110         bool mchbar_need_disable;
1111
1112         struct intel_l3_parity l3_parity;
1113
1114         /* gen6+ rps state */
1115         struct intel_gen6_power_mgmt rps;
1116
1117         /* ilk-only ips/rps state. Everything in here is protected by the global
1118          * mchdev_lock in intel_pm.c */
1119         struct intel_ilk_power_mgmt ips;
1120
1121         /* Haswell power well */
1122         struct i915_power_well power_well;
1123
1124         enum no_fbc_reason no_fbc_reason;
1125
1126         struct drm_mm_node *compressed_fb;
1127         struct drm_mm_node *compressed_llb;
1128
1129         struct i915_gpu_error gpu_error;
1130
1131         struct drm_i915_gem_object *vlv_pctx;
1132
1133         /* list of fbdev register on this device */
1134         struct intel_fbdev *fbdev;
1135
1136         /*
1137          * The console may be contended at resume, but we don't
1138          * want it to block on it.
1139          */
1140         struct work_struct console_resume_work;
1141
1142         struct drm_property *broadcast_rgb_property;
1143         struct drm_property *force_audio_property;
1144
1145         bool hw_contexts_disabled;
1146         uint32_t hw_context_size;
1147
1148         u32 fdi_rx_config;
1149
1150         struct i915_suspend_saved_registers regfile;
1151
1152         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1153          * here! */
1154         struct i915_dri1_state dri1;
1155 } drm_i915_private_t;
1156
1157 /* Iterate over initialised rings */
1158 #define for_each_ring(ring__, dev_priv__, i__) \
1159         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1160                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1161
1162 enum hdmi_force_audio {
1163         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1164         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1165         HDMI_AUDIO_AUTO,                /* trust EDID */
1166         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1167 };
1168
1169 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
1170
1171 struct drm_i915_gem_object_ops {
1172         /* Interface between the GEM object and its backing storage.
1173          * get_pages() is called once prior to the use of the associated set
1174          * of pages before to binding them into the GTT, and put_pages() is
1175          * called after we no longer need them. As we expect there to be
1176          * associated cost with migrating pages between the backing storage
1177          * and making them available for the GPU (e.g. clflush), we may hold
1178          * onto the pages after they are no longer referenced by the GPU
1179          * in case they may be used again shortly (for example migrating the
1180          * pages to a different memory domain within the GTT). put_pages()
1181          * will therefore most likely be called when the object itself is
1182          * being released or under memory pressure (where we attempt to
1183          * reap pages for the shrinker).
1184          */
1185         int (*get_pages)(struct drm_i915_gem_object *);
1186         void (*put_pages)(struct drm_i915_gem_object *);
1187 };
1188
1189 struct drm_i915_gem_object {
1190         struct drm_gem_object base;
1191
1192         const struct drm_i915_gem_object_ops *ops;
1193
1194         /** Current space allocated to this object in the GTT, if any. */
1195         struct drm_mm_node *gtt_space;
1196         /** Stolen memory for this object, instead of being backed by shmem. */
1197         struct drm_mm_node *stolen;
1198         struct list_head global_list;
1199
1200         /** This object's place on the active/inactive lists */
1201         struct list_head ring_list;
1202         struct list_head mm_list;
1203         /** This object's place in the batchbuffer or on the eviction list */
1204         struct list_head exec_list;
1205
1206         /**
1207          * This is set if the object is on the active lists (has pending
1208          * rendering and so a non-zero seqno), and is not set if it i s on
1209          * inactive (ready to be unbound) list.
1210          */
1211         unsigned int active:1;
1212
1213         /**
1214          * This is set if the object has been written to since last bound
1215          * to the GTT
1216          */
1217         unsigned int dirty:1;
1218
1219         /**
1220          * Fence register bits (if any) for this object.  Will be set
1221          * as needed when mapped into the GTT.
1222          * Protected by dev->struct_mutex.
1223          */
1224         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1225
1226         /**
1227          * Advice: are the backing pages purgeable?
1228          */
1229         unsigned int madv:2;
1230
1231         /**
1232          * Current tiling mode for the object.
1233          */
1234         unsigned int tiling_mode:2;
1235         /**
1236          * Whether the tiling parameters for the currently associated fence
1237          * register have changed. Note that for the purposes of tracking
1238          * tiling changes we also treat the unfenced register, the register
1239          * slot that the object occupies whilst it executes a fenced
1240          * command (such as BLT on gen2/3), as a "fence".
1241          */
1242         unsigned int fence_dirty:1;
1243
1244         /** How many users have pinned this object in GTT space. The following
1245          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1246          * (via user_pin_count), execbuffer (objects are not allowed multiple
1247          * times for the same batchbuffer), and the framebuffer code. When
1248          * switching/pageflipping, the framebuffer code has at most two buffers
1249          * pinned per crtc.
1250          *
1251          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1252          * bits with absolutely no headroom. So use 4 bits. */
1253         unsigned int pin_count:4;
1254 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1255
1256         /**
1257          * Is the object at the current location in the gtt mappable and
1258          * fenceable? Used to avoid costly recalculations.
1259          */
1260         unsigned int map_and_fenceable:1;
1261
1262         /**
1263          * Whether the current gtt mapping needs to be mappable (and isn't just
1264          * mappable by accident). Track pin and fault separate for a more
1265          * accurate mappable working set.
1266          */
1267         unsigned int fault_mappable:1;
1268         unsigned int pin_mappable:1;
1269
1270         /*
1271          * Is the GPU currently using a fence to access this buffer,
1272          */
1273         unsigned int pending_fenced_gpu_access:1;
1274         unsigned int fenced_gpu_access:1;
1275
1276         unsigned int cache_level:2;
1277
1278         unsigned int has_aliasing_ppgtt_mapping:1;
1279         unsigned int has_global_gtt_mapping:1;
1280         unsigned int has_dma_mapping:1;
1281
1282         struct sg_table *pages;
1283         int pages_pin_count;
1284
1285         /* prime dma-buf support */
1286         void *dma_buf_vmapping;
1287         int vmapping_count;
1288
1289         /**
1290          * Used for performing relocations during execbuffer insertion.
1291          */
1292         struct hlist_node exec_node;
1293         unsigned long exec_handle;
1294         struct drm_i915_gem_exec_object2 *exec_entry;
1295
1296         /**
1297          * Current offset of the object in GTT space.
1298          *
1299          * This is the same as gtt_space->start
1300          */
1301         uint32_t gtt_offset;
1302
1303         struct intel_ring_buffer *ring;
1304
1305         /** Breadcrumb of last rendering to the buffer. */
1306         uint32_t last_read_seqno;
1307         uint32_t last_write_seqno;
1308         /** Breadcrumb of last fenced GPU access to the buffer. */
1309         uint32_t last_fenced_seqno;
1310
1311         /** Current tiling stride for the object, if it's tiled. */
1312         uint32_t stride;
1313
1314         /** Record of address bit 17 of each page at last unbind. */
1315         unsigned long *bit_17;
1316
1317         /** User space pin count and filp owning the pin */
1318         uint32_t user_pin_count;
1319         struct drm_file *pin_filp;
1320
1321         /** for phy allocated objects */
1322         struct drm_i915_gem_phys_object *phys_obj;
1323 };
1324 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1325
1326 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1327
1328 /**
1329  * Request queue structure.
1330  *
1331  * The request queue allows us to note sequence numbers that have been emitted
1332  * and may be associated with active buffers to be retired.
1333  *
1334  * By keeping this list, we can avoid having to do questionable
1335  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1336  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1337  */
1338 struct drm_i915_gem_request {
1339         /** On Which ring this request was generated */
1340         struct intel_ring_buffer *ring;
1341
1342         /** GEM sequence number associated with this request. */
1343         uint32_t seqno;
1344
1345         /** Postion in the ringbuffer of the end of the request */
1346         u32 tail;
1347
1348         /** Context related to this request */
1349         struct i915_hw_context *ctx;
1350
1351         /** Time at which this request was emitted, in jiffies. */
1352         unsigned long emitted_jiffies;
1353
1354         /** global list entry for this request */
1355         struct list_head list;
1356
1357         struct drm_i915_file_private *file_priv;
1358         /** file_priv list entry for this request */
1359         struct list_head client_list;
1360 };
1361
1362 struct drm_i915_file_private {
1363         struct {
1364                 spinlock_t lock;
1365                 struct list_head request_list;
1366         } mm;
1367         struct idr context_idr;
1368 };
1369
1370 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1371
1372 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1373 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1374 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1375 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1376 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1377 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1378 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1379 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1380 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1381 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1382 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1383 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1384 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1385 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1386 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1387 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1388 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1389 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1390 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1391 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1392                                  (dev)->pci_device == 0x0152 || \
1393                                  (dev)->pci_device == 0x015a)
1394 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1395                                  (dev)->pci_device == 0x0106 || \
1396                                  (dev)->pci_device == 0x010A)
1397 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1398 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1399 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1400 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1401                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1402
1403 /*
1404  * The genX designation typically refers to the render engine, so render
1405  * capability related checks should use IS_GEN, while display and other checks
1406  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1407  * chips, etc.).
1408  */
1409 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1410 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1411 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1412 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1413 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1414 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1415
1416 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1417 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1418 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1419 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1420 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1421
1422 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1423 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1424
1425 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1426 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1427
1428 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1429 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1430
1431 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1432  * rows, which changed the alignment requirements and fence programming.
1433  */
1434 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1435                                                       IS_I915GM(dev)))
1436 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1437 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1438 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1439 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1440 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1441 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1442 /* dsparb controlled by hw only */
1443 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1444
1445 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1446 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1447 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1448
1449 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1450
1451 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1452 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1453 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1454
1455 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1456 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1457 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1458 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1459 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1460 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1461
1462 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1463 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1464 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1465 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1466 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1467 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1468
1469 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1470
1471 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1472
1473 #define GT_FREQUENCY_MULTIPLIER 50
1474
1475 #include "i915_trace.h"
1476
1477 /**
1478  * RC6 is a special power stage which allows the GPU to enter an very
1479  * low-voltage mode when idle, using down to 0V while at this stage.  This
1480  * stage is entered automatically when the GPU is idle when RC6 support is
1481  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1482  *
1483  * There are different RC6 modes available in Intel GPU, which differentiate
1484  * among each other with the latency required to enter and leave RC6 and
1485  * voltage consumed by the GPU in different states.
1486  *
1487  * The combination of the following flags define which states GPU is allowed
1488  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1489  * RC6pp is deepest RC6. Their support by hardware varies according to the
1490  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1491  * which brings the most power savings; deeper states save more power, but
1492  * require higher latency to switch to and wake up.
1493  */
1494 #define INTEL_RC6_ENABLE                        (1<<0)
1495 #define INTEL_RC6p_ENABLE                       (1<<1)
1496 #define INTEL_RC6pp_ENABLE                      (1<<2)
1497
1498 extern struct drm_ioctl_desc i915_ioctls[];
1499 extern int i915_max_ioctl;
1500 extern unsigned int i915_fbpercrtc __always_unused;
1501 extern int i915_panel_ignore_lid __read_mostly;
1502 extern unsigned int i915_powersave __read_mostly;
1503 extern int i915_semaphores __read_mostly;
1504 extern unsigned int i915_lvds_downclock __read_mostly;
1505 extern int i915_lvds_channel_mode __read_mostly;
1506 extern int i915_panel_use_ssc __read_mostly;
1507 extern int i915_vbt_sdvo_panel_type __read_mostly;
1508 extern int i915_enable_rc6 __read_mostly;
1509 extern int i915_enable_fbc __read_mostly;
1510 extern bool i915_enable_hangcheck __read_mostly;
1511 extern int i915_enable_ppgtt __read_mostly;
1512 extern unsigned int i915_preliminary_hw_support __read_mostly;
1513 extern int i915_disable_power_well __read_mostly;
1514 extern int i915_enable_ips __read_mostly;
1515
1516 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1517 extern int i915_resume(struct drm_device *dev);
1518 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1519 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1520
1521                                 /* i915_dma.c */
1522 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1523 extern void i915_kernel_lost_context(struct drm_device * dev);
1524 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1525 extern int i915_driver_unload(struct drm_device *);
1526 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1527 extern void i915_driver_lastclose(struct drm_device * dev);
1528 extern void i915_driver_preclose(struct drm_device *dev,
1529                                  struct drm_file *file_priv);
1530 extern void i915_driver_postclose(struct drm_device *dev,
1531                                   struct drm_file *file_priv);
1532 extern int i915_driver_device_is_agp(struct drm_device * dev);
1533 #ifdef CONFIG_COMPAT
1534 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1535                               unsigned long arg);
1536 #endif
1537 extern int i915_emit_box(struct drm_device *dev,
1538                          struct drm_clip_rect *box,
1539                          int DR1, int DR4);
1540 extern int intel_gpu_reset(struct drm_device *dev);
1541 extern int i915_reset(struct drm_device *dev);
1542 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1543 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1544 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1545 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1546
1547 extern void intel_console_resume(struct work_struct *work);
1548
1549 /* i915_irq.c */
1550 void i915_hangcheck_elapsed(unsigned long data);
1551 void i915_handle_error(struct drm_device *dev, bool wedged);
1552
1553 extern void intel_irq_init(struct drm_device *dev);
1554 extern void intel_hpd_init(struct drm_device *dev);
1555 extern void intel_gt_init(struct drm_device *dev);
1556 extern void intel_gt_reset(struct drm_device *dev);
1557
1558 void i915_error_state_free(struct kref *error_ref);
1559
1560 void
1561 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1562
1563 void
1564 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1565
1566 #ifdef CONFIG_DEBUG_FS
1567 extern void i915_destroy_error_state(struct drm_device *dev);
1568 #else
1569 #define i915_destroy_error_state(x)
1570 #endif
1571
1572
1573 /* i915_gem.c */
1574 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1575                         struct drm_file *file_priv);
1576 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1577                           struct drm_file *file_priv);
1578 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1579                          struct drm_file *file_priv);
1580 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1581                           struct drm_file *file_priv);
1582 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1583                         struct drm_file *file_priv);
1584 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1585                         struct drm_file *file_priv);
1586 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1587                               struct drm_file *file_priv);
1588 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1589                              struct drm_file *file_priv);
1590 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1591                         struct drm_file *file_priv);
1592 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1593                          struct drm_file *file_priv);
1594 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1595                        struct drm_file *file_priv);
1596 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1597                          struct drm_file *file_priv);
1598 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1599                         struct drm_file *file_priv);
1600 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1601                                struct drm_file *file);
1602 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1603                                struct drm_file *file);
1604 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1605                             struct drm_file *file_priv);
1606 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1607                            struct drm_file *file_priv);
1608 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1609                            struct drm_file *file_priv);
1610 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1611                            struct drm_file *file_priv);
1612 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1613                         struct drm_file *file_priv);
1614 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1615                         struct drm_file *file_priv);
1616 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1617                                 struct drm_file *file_priv);
1618 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1619                         struct drm_file *file_priv);
1620 void i915_gem_load(struct drm_device *dev);
1621 void *i915_gem_object_alloc(struct drm_device *dev);
1622 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1623 int i915_gem_init_object(struct drm_gem_object *obj);
1624 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1625                          const struct drm_i915_gem_object_ops *ops);
1626 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1627                                                   size_t size);
1628 void i915_gem_free_object(struct drm_gem_object *obj);
1629
1630 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1631                                      uint32_t alignment,
1632                                      bool map_and_fenceable,
1633                                      bool nonblocking);
1634 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1635 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1636 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1637 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1638 void i915_gem_lastclose(struct drm_device *dev);
1639
1640 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1641 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1642 {
1643         struct sg_page_iter sg_iter;
1644
1645         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1646                 return sg_page_iter_page(&sg_iter);
1647
1648         return NULL;
1649 }
1650 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1651 {
1652         BUG_ON(obj->pages == NULL);
1653         obj->pages_pin_count++;
1654 }
1655 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1656 {
1657         BUG_ON(obj->pages_pin_count == 0);
1658         obj->pages_pin_count--;
1659 }
1660
1661 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1662 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1663                          struct intel_ring_buffer *to);
1664 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1665                                     struct intel_ring_buffer *ring);
1666
1667 int i915_gem_dumb_create(struct drm_file *file_priv,
1668                          struct drm_device *dev,
1669                          struct drm_mode_create_dumb *args);
1670 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1671                       uint32_t handle, uint64_t *offset);
1672 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1673                           uint32_t handle);
1674 /**
1675  * Returns true if seq1 is later than seq2.
1676  */
1677 static inline bool
1678 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1679 {
1680         return (int32_t)(seq1 - seq2) >= 0;
1681 }
1682
1683 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1684 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1685 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1686 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1687
1688 static inline bool
1689 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1690 {
1691         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1692                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1693                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1694                 return true;
1695         } else
1696                 return false;
1697 }
1698
1699 static inline void
1700 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1701 {
1702         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1703                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1704                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1705         }
1706 }
1707
1708 void i915_gem_retire_requests(struct drm_device *dev);
1709 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1710 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1711                                       bool interruptible);
1712 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1713 {
1714         return unlikely(atomic_read(&error->reset_counter)
1715                         & I915_RESET_IN_PROGRESS_FLAG);
1716 }
1717
1718 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1719 {
1720         return atomic_read(&error->reset_counter) == I915_WEDGED;
1721 }
1722
1723 void i915_gem_reset(struct drm_device *dev);
1724 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1725 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1726                                             uint32_t read_domains,
1727                                             uint32_t write_domain);
1728 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1729 int __must_check i915_gem_init(struct drm_device *dev);
1730 int __must_check i915_gem_init_hw(struct drm_device *dev);
1731 void i915_gem_l3_remap(struct drm_device *dev);
1732 void i915_gem_init_swizzling(struct drm_device *dev);
1733 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1734 int __must_check i915_gpu_idle(struct drm_device *dev);
1735 int __must_check i915_gem_idle(struct drm_device *dev);
1736 int i915_add_request(struct intel_ring_buffer *ring,
1737                      struct drm_file *file,
1738                      u32 *seqno);
1739 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1740                                  uint32_t seqno);
1741 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1742 int __must_check
1743 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1744                                   bool write);
1745 int __must_check
1746 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1747 int __must_check
1748 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1749                                      u32 alignment,
1750                                      struct intel_ring_buffer *pipelined);
1751 int i915_gem_attach_phys_object(struct drm_device *dev,
1752                                 struct drm_i915_gem_object *obj,
1753                                 int id,
1754                                 int align);
1755 void i915_gem_detach_phys_object(struct drm_device *dev,
1756                                  struct drm_i915_gem_object *obj);
1757 void i915_gem_free_all_phys_object(struct drm_device *dev);
1758 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1759
1760 uint32_t
1761 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1762 uint32_t
1763 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1764                             int tiling_mode, bool fenced);
1765
1766 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1767                                     enum i915_cache_level cache_level);
1768
1769 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1770                                 struct dma_buf *dma_buf);
1771
1772 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1773                                 struct drm_gem_object *gem_obj, int flags);
1774
1775 /* i915_gem_context.c */
1776 void i915_gem_context_init(struct drm_device *dev);
1777 void i915_gem_context_fini(struct drm_device *dev);
1778 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1779 int i915_switch_context(struct intel_ring_buffer *ring,
1780                         struct drm_file *file, int to_id);
1781 void i915_gem_context_free(struct kref *ctx_ref);
1782 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1783 {
1784         kref_get(&ctx->ref);
1785 }
1786
1787 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1788 {
1789         kref_put(&ctx->ref, i915_gem_context_free);
1790 }
1791
1792 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1793                                   struct drm_file *file);
1794 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1795                                    struct drm_file *file);
1796
1797 /* i915_gem_gtt.c */
1798 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1799 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1800                             struct drm_i915_gem_object *obj,
1801                             enum i915_cache_level cache_level);
1802 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1803                               struct drm_i915_gem_object *obj);
1804
1805 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1806 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1807 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1808                                 enum i915_cache_level cache_level);
1809 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1810 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1811 void i915_gem_init_global_gtt(struct drm_device *dev);
1812 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1813                                unsigned long mappable_end, unsigned long end);
1814 int i915_gem_gtt_init(struct drm_device *dev);
1815 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1816 {
1817         if (INTEL_INFO(dev)->gen < 6)
1818                 intel_gtt_chipset_flush();
1819 }
1820
1821
1822 /* i915_gem_evict.c */
1823 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1824                                           unsigned alignment,
1825                                           unsigned cache_level,
1826                                           bool mappable,
1827                                           bool nonblock);
1828 int i915_gem_evict_everything(struct drm_device *dev);
1829
1830 /* i915_gem_stolen.c */
1831 int i915_gem_init_stolen(struct drm_device *dev);
1832 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1833 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1834 void i915_gem_cleanup_stolen(struct drm_device *dev);
1835 struct drm_i915_gem_object *
1836 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1837 struct drm_i915_gem_object *
1838 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1839                                                u32 stolen_offset,
1840                                                u32 gtt_offset,
1841                                                u32 size);
1842 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1843
1844 /* i915_gem_tiling.c */
1845 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1846 {
1847         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1848
1849         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1850                 obj->tiling_mode != I915_TILING_NONE;
1851 }
1852
1853 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1854 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1855 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1856
1857 /* i915_gem_debug.c */
1858 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1859                           const char *where, uint32_t mark);
1860 #if WATCH_LISTS
1861 int i915_verify_lists(struct drm_device *dev);
1862 #else
1863 #define i915_verify_lists(dev) 0
1864 #endif
1865 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1866                                      int handle);
1867 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1868                           const char *where, uint32_t mark);
1869
1870 /* i915_debugfs.c */
1871 int i915_debugfs_init(struct drm_minor *minor);
1872 void i915_debugfs_cleanup(struct drm_minor *minor);
1873 __printf(2, 3)
1874 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
1875
1876 /* i915_suspend.c */
1877 extern int i915_save_state(struct drm_device *dev);
1878 extern int i915_restore_state(struct drm_device *dev);
1879
1880 /* i915_ums.c */
1881 void i915_save_display_reg(struct drm_device *dev);
1882 void i915_restore_display_reg(struct drm_device *dev);
1883
1884 /* i915_sysfs.c */
1885 void i915_setup_sysfs(struct drm_device *dev_priv);
1886 void i915_teardown_sysfs(struct drm_device *dev_priv);
1887
1888 /* intel_i2c.c */
1889 extern int intel_setup_gmbus(struct drm_device *dev);
1890 extern void intel_teardown_gmbus(struct drm_device *dev);
1891 static inline bool intel_gmbus_is_port_valid(unsigned port)
1892 {
1893         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1894 }
1895
1896 extern struct i2c_adapter *intel_gmbus_get_adapter(
1897                 struct drm_i915_private *dev_priv, unsigned port);
1898 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1899 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1900 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1901 {
1902         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1903 }
1904 extern void intel_i2c_reset(struct drm_device *dev);
1905
1906 /* intel_opregion.c */
1907 extern int intel_opregion_setup(struct drm_device *dev);
1908 #ifdef CONFIG_ACPI
1909 extern void intel_opregion_init(struct drm_device *dev);
1910 extern void intel_opregion_fini(struct drm_device *dev);
1911 extern void intel_opregion_asle_intr(struct drm_device *dev);
1912 #else
1913 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1914 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1915 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1916 #endif
1917
1918 /* intel_acpi.c */
1919 #ifdef CONFIG_ACPI
1920 extern void intel_register_dsm_handler(void);
1921 extern void intel_unregister_dsm_handler(void);
1922 #else
1923 static inline void intel_register_dsm_handler(void) { return; }
1924 static inline void intel_unregister_dsm_handler(void) { return; }
1925 #endif /* CONFIG_ACPI */
1926
1927 /* modesetting */
1928 extern void intel_modeset_init_hw(struct drm_device *dev);
1929 extern void intel_modeset_suspend_hw(struct drm_device *dev);
1930 extern void intel_modeset_init(struct drm_device *dev);
1931 extern void intel_modeset_gem_init(struct drm_device *dev);
1932 extern void intel_modeset_cleanup(struct drm_device *dev);
1933 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1934 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1935                                          bool force_restore);
1936 extern void i915_redisable_vga(struct drm_device *dev);
1937 extern bool intel_fbc_enabled(struct drm_device *dev);
1938 extern void intel_disable_fbc(struct drm_device *dev);
1939 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1940 extern void intel_init_pch_refclk(struct drm_device *dev);
1941 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1942 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
1943 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
1944 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
1945 extern void intel_detect_pch(struct drm_device *dev);
1946 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1947 extern int intel_enable_rc6(const struct drm_device *dev);
1948
1949 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1950 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1951                         struct drm_file *file);
1952
1953 /* overlay */
1954 #ifdef CONFIG_DEBUG_FS
1955 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1956 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
1957                                             struct intel_overlay_error_state *error);
1958
1959 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1960 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
1961                                             struct drm_device *dev,
1962                                             struct intel_display_error_state *error);
1963 #endif
1964
1965 /* On SNB platform, before reading ring registers forcewake bit
1966  * must be set to prevent GT core from power down and stale values being
1967  * returned.
1968  */
1969 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1970 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1971 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1972
1973 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1974 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1975
1976 /* intel_sideband.c */
1977 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
1978 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
1979 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
1980 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
1981 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
1982 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
1983                    enum intel_sbi_destination destination);
1984 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
1985                      enum intel_sbi_destination destination);
1986
1987 int vlv_gpu_freq(int ddr_freq, int val);
1988 int vlv_freq_opcode(int ddr_freq, int val);
1989
1990 #define __i915_read(x, y) \
1991         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1992
1993 __i915_read(8, b)
1994 __i915_read(16, w)
1995 __i915_read(32, l)
1996 __i915_read(64, q)
1997 #undef __i915_read
1998
1999 #define __i915_write(x, y) \
2000         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
2001
2002 __i915_write(8, b)
2003 __i915_write(16, w)
2004 __i915_write(32, l)
2005 __i915_write(64, q)
2006 #undef __i915_write
2007
2008 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
2009 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
2010
2011 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
2012 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
2013 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
2014 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
2015
2016 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
2017 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
2018 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
2019 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
2020
2021 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
2022 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
2023
2024 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2025 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2026
2027 /* "Broadcast RGB" property */
2028 #define INTEL_BROADCAST_RGB_AUTO 0
2029 #define INTEL_BROADCAST_RGB_FULL 1
2030 #define INTEL_BROADCAST_RGB_LIMITED 2
2031
2032 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2033 {
2034         if (HAS_PCH_SPLIT(dev))
2035                 return CPU_VGACNTRL;
2036         else if (IS_VALLEYVIEW(dev))
2037                 return VLV_VGACNTRL;
2038         else
2039                 return VGACNTRL;
2040 }
2041
2042 static inline void __user *to_user_ptr(u64 address)
2043 {
2044         return (void __user *)(uintptr_t)address;
2045 }
2046
2047 #endif