Pileus Git - ~andy/linux/blob - drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146         uint32_t dpll;
 147         uint32_t dpll_md;
 148         uint32_t fp0;
 149         uint32_t fp1;
 150 };
 151
 152 struct intel_shared_dpll {
 153         int refcount; /* count of number of CRTCs sharing this PLL */
 154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 155         bool on; /* is the PLL actually active? Disabled during modeset */
 156         const char *name;
 157         /* should match the index in the dev_priv->shared_dplls array */
 158         enum intel_dpll_id id;
 159         struct intel_dpll_hw_state hw_state;
 160         void (*mode_set)(struct drm_i915_private *dev_priv,
 161                          struct intel_shared_dpll *pll);
 162         void (*enable)(struct drm_i915_private *dev_priv,
 163                        struct intel_shared_dpll *pll);
 164         void (*disable)(struct drm_i915_private *dev_priv,
 165                         struct intel_shared_dpll *pll);
 166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 167                              struct intel_shared_dpll *pll,
 168                              struct intel_dpll_hw_state *hw_state);
 169 };
 170
 171 /* Used by dp and fdi links */
 172 struct intel_link_m_n {
 173         uint32_t        tu;
 174         uint32_t        gmch_m;
 175         uint32_t        gmch_n;
 176         uint32_t        link_m;
 177         uint32_t        link_n;
 178 };
 179
 180 void intel_link_compute_m_n(int bpp, int nlanes,
 181                             int pixel_clock, int link_clock,
 182                             struct intel_link_m_n *m_n);
 183
 184 struct intel_ddi_plls {
 185         int spll_refcount;
 186         int wrpll1_refcount;
 187         int wrpll2_refcount;
 188 };
 189
 190 /* Interface history:
 191  *
 192  * 1.1: Original.
 193  * 1.2: Add Power Management
 194  * 1.3: Add vblank support
 195  * 1.4: Fix cmdbuffer path, add heap destroy
 196  * 1.5: Add vblank pipe configuration
 197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 198  *      - Support vertical blank on secondary display pipe
 199  */
 200 #define DRIVER_MAJOR            1
 201 #define DRIVER_MINOR            6
 202 #define DRIVER_PATCHLEVEL       0
 203
 204 #define WATCH_COHERENCY 0
 205 #define WATCH_LISTS     0
 206 #define WATCH_GTT       0
 207
 208 #define I915_GEM_PHYS_CURSOR_0 1
 209 #define I915_GEM_PHYS_CURSOR_1 2
 210 #define I915_GEM_PHYS_OVERLAY_REGS 3
 211 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 212
 213 struct drm_i915_gem_phys_object {
 214         int id;
 215         struct page **page_list;
 216         drm_dma_handle_t *handle;
 217         struct drm_i915_gem_object *cur_obj;
 218 };
 219
 220 struct opregion_header;
 221 struct opregion_acpi;
 222 struct opregion_swsci;
 223 struct opregion_asle;
 224
 225 struct intel_opregion {
 226         struct opregion_header __iomem *header;
 227         struct opregion_acpi __iomem *acpi;
 228         struct opregion_swsci __iomem *swsci;
 229         struct opregion_asle __iomem *asle;
 230         void __iomem *vbt;
 231         u32 __iomem *lid_state;
 232 };
 233 #define OPREGION_SIZE            (8*1024)
 234
 235 struct intel_overlay;
 236 struct intel_overlay_error_state;
 237
 238 struct drm_i915_master_private {
 239         drm_local_map_t *sarea;
 240         struct _drm_i915_sarea *sarea_priv;
 241 };
 242 #define I915_FENCE_REG_NONE -1
 243 #define I915_MAX_NUM_FENCES 32
 244 /* 32 fences + sign bit for FENCE_REG_NONE */
 245 #define I915_MAX_NUM_FENCE_BITS 6
 246
 247 struct drm_i915_fence_reg {
 248         struct list_head lru_list;
 249         struct drm_i915_gem_object *obj;
 250         int pin_count;
 251 };
 252
 253 struct sdvo_device_mapping {
 254         u8 initialized;
 255         u8 dvo_port;
 256         u8 slave_addr;
 257         u8 dvo_wiring;
 258         u8 i2c_pin;
 259         u8 ddc_pin;
 260 };
 261
 262 struct intel_display_error_state;
 263
 264 struct drm_i915_error_state {
 265         struct kref ref;
 266         u32 eir;
 267         u32 pgtbl_er;
 268         u32 ier;
 269         u32 ccid;
 270         u32 derrmr;
 271         u32 forcewake;
 272         bool waiting[I915_NUM_RINGS];
 273         u32 pipestat[I915_MAX_PIPES];
 274         u32 tail[I915_NUM_RINGS];
 275         u32 head[I915_NUM_RINGS];
 276         u32 ctl[I915_NUM_RINGS];
 277         u32 ipeir[I915_NUM_RINGS];
 278         u32 ipehr[I915_NUM_RINGS];
 279         u32 instdone[I915_NUM_RINGS];
 280         u32 acthd[I915_NUM_RINGS];
 281         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 282         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 283         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 284         /* our own tracking of ring head and tail */
 285         u32 cpu_ring_head[I915_NUM_RINGS];
 286         u32 cpu_ring_tail[I915_NUM_RINGS];
 287         u32 error; /* gen6+ */
 288         u32 err_int; /* gen7 */
 289         u32 instpm[I915_NUM_RINGS];
 290         u32 instps[I915_NUM_RINGS];
 291         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 292         u32 seqno[I915_NUM_RINGS];
 293         u64 bbaddr;
 294         u32 fault_reg[I915_NUM_RINGS];
 295         u32 done_reg;
 296         u32 faddr[I915_NUM_RINGS];
 297         u64 fence[I915_MAX_NUM_FENCES];
 298         struct timeval time;
 299         struct drm_i915_error_ring {
 300                 struct drm_i915_error_object {
 301                         int page_count;
 302                         u32 gtt_offset;
 303                         u32 *pages[0];
 304                 } *ringbuffer, *batchbuffer, *ctx;
 305                 struct drm_i915_error_request {
 306                         long jiffies;
 307                         u32 seqno;
 308                         u32 tail;
 309                 } *requests;
 310                 int num_requests;
 311         } ring[I915_NUM_RINGS];
 312         struct drm_i915_error_buffer {
 313                 u32 size;
 314                 u32 name;
 315                 u32 rseqno, wseqno;
 316                 u32 gtt_offset;
 317                 u32 read_domains;
 318                 u32 write_domain;
 319                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 320                 s32 pinned:2;
 321                 u32 tiling:2;
 322                 u32 dirty:1;
 323                 u32 purgeable:1;
 324                 s32 ring:4;
 325                 u32 cache_level:2;
 326         } *active_bo, *pinned_bo;
 327         u32 active_bo_count, pinned_bo_count;
 328         struct intel_overlay_error_state *overlay;
 329         struct intel_display_error_state *display;
 330 };
 331
 332 struct intel_crtc_config;
 333 struct intel_crtc;
 334 struct intel_limit;
 335 struct dpll;
 336
 337 struct drm_i915_display_funcs {
 338         bool (*fbc_enabled)(struct drm_device *dev);
 339         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 340         void (*disable_fbc)(struct drm_device *dev);
 341         int (*get_display_clock_speed)(struct drm_device *dev);
 342         int (*get_fifo_size)(struct drm_device *dev, int plane);
 343         /**
 344          * find_dpll() - Find the best values for the PLL
 345          * @limit: limits for the PLL
 346          * @crtc: current CRTC
 347          * @target: target frequency in kHz
 348          * @refclk: reference clock frequency in kHz
 349          * @match_clock: if provided, @best_clock P divider must
 350          *               match the P divider from @match_clock
 351          *               used for LVDS downclocking
 352          * @best_clock: best PLL values found
 353          *
 354          * Returns true on success, false on failure.
 355          */
 356         bool (*find_dpll)(const struct intel_limit *limit,
 357                           struct drm_crtc *crtc,
 358                           int target, int refclk,
 359                           struct dpll *match_clock,
 360                           struct dpll *best_clock);
 361         void (*update_wm)(struct drm_device *dev);
 362         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 363                                  uint32_t sprite_width, int pixel_size,
 364                                  bool enable);
 365         void (*modeset_global_resources)(struct drm_device *dev);
 366         /* Returns the active state of the crtc, and if the crtc is active,
 367          * fills out the pipe-config with the hw state. */
 368         bool (*get_pipe_config)(struct intel_crtc *,
 369                                 struct intel_crtc_config *);
 370         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
 371         int (*crtc_mode_set)(struct drm_crtc *crtc,
 372                              int x, int y,
 373                              struct drm_framebuffer *old_fb);
 374         void (*crtc_enable)(struct drm_crtc *crtc);
 375         void (*crtc_disable)(struct drm_crtc *crtc);
 376         void (*off)(struct drm_crtc *crtc);
 377         void (*write_eld)(struct drm_connector *connector,
 378                           struct drm_crtc *crtc);
 379         void (*fdi_link_train)(struct drm_crtc *crtc);
 380         void (*init_clock_gating)(struct drm_device *dev);
 381         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 382                           struct drm_framebuffer *fb,
 383                           struct drm_i915_gem_object *obj);
 384         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 385                             int x, int y);
 386         void (*hpd_irq_setup)(struct drm_device *dev);
 387         /* clock updates for mode set */
 388         /* cursor updates */
 389         /* render clock increase/decrease */
 390         /* display clock increase/decrease */
 391         /* pll clock increase/decrease */
 392 };
 393
 394 struct drm_i915_gt_funcs {
 395         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 396         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 397 };
 398
 399 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 400         func(is_mobile) sep \
 401         func(is_i85x) sep \
 402         func(is_i915g) sep \
 403         func(is_i945gm) sep \
 404         func(is_g33) sep \
 405         func(need_gfx_hws) sep \
 406         func(is_g4x) sep \
 407         func(is_pineview) sep \
 408         func(is_broadwater) sep \
 409         func(is_crestline) sep \
 410         func(is_ivybridge) sep \
 411         func(is_valleyview) sep \
 412         func(is_haswell) sep \
 413         func(has_force_wake) sep \
 414         func(has_fbc) sep \
 415         func(has_pipe_cxsr) sep \
 416         func(has_hotplug) sep \
 417         func(cursor_needs_physical) sep \
 418         func(has_overlay) sep \
 419         func(overlay_needs_physical) sep \
 420         func(supports_tv) sep \
 421         func(has_bsd_ring) sep \
 422         func(has_blt_ring) sep \
 423         func(has_vebox_ring) sep \
 424         func(has_llc) sep \
 425         func(has_ddi) sep \
 426         func(has_fpga_dbg)
 427
 428 #define DEFINE_FLAG(name) u8 name:1
 429 #define SEP_SEMICOLON ;
 430
 431 struct intel_device_info {
 432         u32 display_mmio_offset;
 433         u8 num_pipes:3;
 434         u8 gen;
 435         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 436 };
 437
 438 #undef DEFINE_FLAG
 439 #undef SEP_SEMICOLON
 440
 441 enum i915_cache_level {
 442         I915_CACHE_NONE = 0,
 443         I915_CACHE_LLC,
 444         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 445 };
 446
 447 typedef uint32_t gen6_gtt_pte_t;
 448
 449 struct i915_address_space {
 450         struct drm_mm mm;
 451         struct drm_device *dev;
 452         struct list_head global_link;
 453         unsigned long start;            /* Start offset always 0 for dri2 */
 454         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 455
 456         struct {
 457                 dma_addr_t addr;
 458                 struct page *page;
 459         } scratch;
 460
 461         /**
 462          * List of objects currently involved in rendering.
 463          *
 464          * Includes buffers having the contents of their GPU caches
 465          * flushed, not necessarily primitives.  last_rendering_seqno
 466          * represents when the rendering involved will be completed.
 467          *
 468          * A reference is held on the buffer while on this list.
 469          */
 470         struct list_head active_list;
 471
 472         /**
 473          * LRU list of objects which are not in the ringbuffer and
 474          * are ready to unbind, but are still in the GTT.
 475          *
 476          * last_rendering_seqno is 0 while an object is in this list.
 477          *
 478          * A reference is not held on the buffer while on this list,
 479          * as merely being GTT-bound shouldn't prevent its being
 480          * freed, and we'll pull it off the list in the free path.
 481          */
 482         struct list_head inactive_list;
 483
 484         /* FIXME: Need a more generic return type */
 485         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 486                                      enum i915_cache_level level);
 487         void (*clear_range)(struct i915_address_space *vm,
 488                             unsigned int first_entry,
 489                             unsigned int num_entries);
 490         void (*insert_entries)(struct i915_address_space *vm,
 491                                struct sg_table *st,
 492                                unsigned int first_entry,
 493                                enum i915_cache_level cache_level);
 494         void (*cleanup)(struct i915_address_space *vm);
 495 };
 496
 497 /* The Graphics Translation Table is the way in which GEN hardware translates a
 498  * Graphics Virtual Address into a Physical Address. In addition to the normal
 499  * collateral associated with any va->pa translations GEN hardware also has a
 500  * portion of the GTT which can be mapped by the CPU and remain both coherent
 501  * and correct (in cases like swizzling). That region is referred to as GMADR in
 502  * the spec.
 503  */
 504 struct i915_gtt {
 505         struct i915_address_space base;
 506         size_t stolen_size;             /* Total size of stolen memory */
 507
 508         unsigned long mappable_end;     /* End offset that we can CPU map */
 509         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 510         phys_addr_t mappable_base;      /* PA of our GMADR */
 511
 512         /** "Graphics Stolen Memory" holds the global PTEs */
 513         void __iomem *gsm;
 514
 515         bool do_idle_maps;
 516
 517         int mtrr;
 518
 519         /* global gtt ops */
 520         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 521                           size_t *stolen, phys_addr_t *mappable_base,
 522                           unsigned long *mappable_end);
 523 };
 524 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 525
 526 struct i915_hw_ppgtt {
 527         struct i915_address_space base;
 528         unsigned num_pd_entries;
 529         struct page **pt_pages;
 530         uint32_t pd_offset;
 531         dma_addr_t *pt_dma_addr;
 532
 533         int (*enable)(struct drm_device *dev);
 534 };
 535
 536 /* To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 537  * will always be <= an objects lifetime. So object refcounting should cover us.
 538  */
 539 struct i915_vma {
 540         struct drm_mm_node node;
 541         struct drm_i915_gem_object *obj;
 542         struct i915_address_space *vm;
 543
 544         struct list_head vma_link; /* Link in the object's VMA list */
 545 };
 546
 547 struct i915_ctx_hang_stats {
 548         /* This context had batch pending when hang was declared */
 549         unsigned batch_pending;
 550
 551         /* This context had batch active when hang was declared */
 552         unsigned batch_active;
 553 };
 554
 555 /* This must match up with the value previously used for execbuf2.rsvd1. */
 556 #define DEFAULT_CONTEXT_ID 0
 557 struct i915_hw_context {
 558         struct kref ref;
 559         int id;
 560         bool is_initialized;
 561         struct drm_i915_file_private *file_priv;
 562         struct intel_ring_buffer *ring;
 563         struct drm_i915_gem_object *obj;
 564         struct i915_ctx_hang_stats hang_stats;
 565 };
 566
 567 struct i915_fbc {
 568         unsigned long size;
 569         unsigned int fb_id;
 570         enum plane plane;
 571         int y;
 572
 573         struct drm_mm_node *compressed_fb;
 574         struct drm_mm_node *compressed_llb;
 575
 576         struct intel_fbc_work {
 577                 struct delayed_work work;
 578                 struct drm_crtc *crtc;
 579                 struct drm_framebuffer *fb;
 580                 int interval;
 581         } *fbc_work;
 582
 583         enum {
 584                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 585                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 586                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 587                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 588                 FBC_BAD_PLANE, /* fbc not supported on plane */
 589                 FBC_NOT_TILED, /* buffer not tiled */
 590                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 591                 FBC_MODULE_PARAM,
 592                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 593         } no_fbc_reason;
 594 };
 595
 596 enum no_psr_reason {
 597         PSR_NO_SOURCE, /* Not supported on platform */
 598         PSR_NO_SINK, /* Not supported by panel */
 599         PSR_CRTC_NOT_ACTIVE,
 600         PSR_PWR_WELL_ENABLED,
 601         PSR_NOT_TILED,
 602         PSR_SPRITE_ENABLED,
 603         PSR_S3D_ENABLED,
 604         PSR_INTERLACED_ENABLED,
 605         PSR_HSW_NOT_DDIA,
 606 };
 607
 608 enum intel_pch {
 609         PCH_NONE = 0,   /* No PCH present */
 610         PCH_IBX,        /* Ibexpeak PCH */
 611         PCH_CPT,        /* Cougarpoint PCH */
 612         PCH_LPT,        /* Lynxpoint PCH */
 613         PCH_NOP,
 614 };
 615
 616 enum intel_sbi_destination {
 617         SBI_ICLK,
 618         SBI_MPHY,
 619 };
 620
 621 #define QUIRK_PIPEA_FORCE (1<<0)
 622 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 623 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 624
 625 struct intel_fbdev;
 626 struct intel_fbc_work;
 627
 628 struct intel_gmbus {
 629         struct i2c_adapter adapter;
 630         u32 force_bit;
 631         u32 reg0;
 632         u32 gpio_reg;
 633         struct i2c_algo_bit_data bit_algo;
 634         struct drm_i915_private *dev_priv;
 635 };
 636
 637 struct i915_suspend_saved_registers {
 638         u8 saveLBB;
 639         u32 saveDSPACNTR;
 640         u32 saveDSPBCNTR;
 641         u32 saveDSPARB;
 642         u32 savePIPEACONF;
 643         u32 savePIPEBCONF;
 644         u32 savePIPEASRC;
 645         u32 savePIPEBSRC;
 646         u32 saveFPA0;
 647         u32 saveFPA1;
 648         u32 saveDPLL_A;
 649         u32 saveDPLL_A_MD;
 650         u32 saveHTOTAL_A;
 651         u32 saveHBLANK_A;
 652         u32 saveHSYNC_A;
 653         u32 saveVTOTAL_A;
 654         u32 saveVBLANK_A;
 655         u32 saveVSYNC_A;
 656         u32 saveBCLRPAT_A;
 657         u32 saveTRANSACONF;
 658         u32 saveTRANS_HTOTAL_A;
 659         u32 saveTRANS_HBLANK_A;
 660         u32 saveTRANS_HSYNC_A;
 661         u32 saveTRANS_VTOTAL_A;
 662         u32 saveTRANS_VBLANK_A;
 663         u32 saveTRANS_VSYNC_A;
 664         u32 savePIPEASTAT;
 665         u32 saveDSPASTRIDE;
 666         u32 saveDSPASIZE;
 667         u32 saveDSPAPOS;
 668         u32 saveDSPAADDR;
 669         u32 saveDSPASURF;
 670         u32 saveDSPATILEOFF;
 671         u32 savePFIT_PGM_RATIOS;
 672         u32 saveBLC_HIST_CTL;
 673         u32 saveBLC_PWM_CTL;
 674         u32 saveBLC_PWM_CTL2;
 675         u32 saveBLC_CPU_PWM_CTL;
 676         u32 saveBLC_CPU_PWM_CTL2;
 677         u32 saveFPB0;
 678         u32 saveFPB1;
 679         u32 saveDPLL_B;
 680         u32 saveDPLL_B_MD;
 681         u32 saveHTOTAL_B;
 682         u32 saveHBLANK_B;
 683         u32 saveHSYNC_B;
 684         u32 saveVTOTAL_B;
 685         u32 saveVBLANK_B;
 686         u32 saveVSYNC_B;
 687         u32 saveBCLRPAT_B;
 688         u32 saveTRANSBCONF;
 689         u32 saveTRANS_HTOTAL_B;
 690         u32 saveTRANS_HBLANK_B;
 691         u32 saveTRANS_HSYNC_B;
 692         u32 saveTRANS_VTOTAL_B;
 693         u32 saveTRANS_VBLANK_B;
 694         u32 saveTRANS_VSYNC_B;
 695         u32 savePIPEBSTAT;
 696         u32 saveDSPBSTRIDE;
 697         u32 saveDSPBSIZE;
 698         u32 saveDSPBPOS;
 699         u32 saveDSPBADDR;
 700         u32 saveDSPBSURF;
 701         u32 saveDSPBTILEOFF;
 702         u32 saveVGA0;
 703         u32 saveVGA1;
 704         u32 saveVGA_PD;
 705         u32 saveVGACNTRL;
 706         u32 saveADPA;
 707         u32 saveLVDS;
 708         u32 savePP_ON_DELAYS;
 709         u32 savePP_OFF_DELAYS;
 710         u32 saveDVOA;
 711         u32 saveDVOB;
 712         u32 saveDVOC;
 713         u32 savePP_ON;
 714         u32 savePP_OFF;
 715         u32 savePP_CONTROL;
 716         u32 savePP_DIVISOR;
 717         u32 savePFIT_CONTROL;
 718         u32 save_palette_a[256];
 719         u32 save_palette_b[256];
 720         u32 saveDPFC_CB_BASE;
 721         u32 saveFBC_CFB_BASE;
 722         u32 saveFBC_LL_BASE;
 723         u32 saveFBC_CONTROL;
 724         u32 saveFBC_CONTROL2;
 725         u32 saveIER;
 726         u32 saveIIR;
 727         u32 saveIMR;
 728         u32 saveDEIER;
 729         u32 saveDEIMR;
 730         u32 saveGTIER;
 731         u32 saveGTIMR;
 732         u32 saveFDI_RXA_IMR;
 733         u32 saveFDI_RXB_IMR;
 734         u32 saveCACHE_MODE_0;
 735         u32 saveMI_ARB_STATE;
 736         u32 saveSWF0[16];
 737         u32 saveSWF1[16];
 738         u32 saveSWF2[3];
 739         u8 saveMSR;
 740         u8 saveSR[8];
 741         u8 saveGR[25];
 742         u8 saveAR_INDEX;
 743         u8 saveAR[21];
 744         u8 saveDACMASK;
 745         u8 saveCR[37];
 746         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 747         u32 saveCURACNTR;
 748         u32 saveCURAPOS;
 749         u32 saveCURABASE;
 750         u32 saveCURBCNTR;
 751         u32 saveCURBPOS;
 752         u32 saveCURBBASE;
 753         u32 saveCURSIZE;
 754         u32 saveDP_B;
 755         u32 saveDP_C;
 756         u32 saveDP_D;
 757         u32 savePIPEA_GMCH_DATA_M;
 758         u32 savePIPEB_GMCH_DATA_M;
 759         u32 savePIPEA_GMCH_DATA_N;
 760         u32 savePIPEB_GMCH_DATA_N;
 761         u32 savePIPEA_DP_LINK_M;
 762         u32 savePIPEB_DP_LINK_M;
 763         u32 savePIPEA_DP_LINK_N;
 764         u32 savePIPEB_DP_LINK_N;
 765         u32 saveFDI_RXA_CTL;
 766         u32 saveFDI_TXA_CTL;
 767         u32 saveFDI_RXB_CTL;
 768         u32 saveFDI_TXB_CTL;
 769         u32 savePFA_CTL_1;
 770         u32 savePFB_CTL_1;
 771         u32 savePFA_WIN_SZ;
 772         u32 savePFB_WIN_SZ;
 773         u32 savePFA_WIN_POS;
 774         u32 savePFB_WIN_POS;
 775         u32 savePCH_DREF_CONTROL;
 776         u32 saveDISP_ARB_CTL;
 777         u32 savePIPEA_DATA_M1;
 778         u32 savePIPEA_DATA_N1;
 779         u32 savePIPEA_LINK_M1;
 780         u32 savePIPEA_LINK_N1;
 781         u32 savePIPEB_DATA_M1;
 782         u32 savePIPEB_DATA_N1;
 783         u32 savePIPEB_LINK_M1;
 784         u32 savePIPEB_LINK_N1;
 785         u32 saveMCHBAR_RENDER_STANDBY;
 786         u32 savePCH_PORT_HOTPLUG;
 787 };
 788
 789 struct intel_gen6_power_mgmt {
 790         /* work and pm_iir are protected by dev_priv->irq_lock */
 791         struct work_struct work;
 792         u32 pm_iir;
 793
 794         /* On vlv we need to manually drop to Vmin with a delayed work. */
 795         struct delayed_work vlv_work;
 796
 797         /* The below variables an all the rps hw state are protected by
 798          * dev->struct mutext. */
 799         u8 cur_delay;
 800         u8 min_delay;
 801         u8 max_delay;
 802         u8 rpe_delay;
 803         u8 hw_max;
 804
 805         struct delayed_work delayed_resume_work;
 806
 807         /*
 808          * Protects RPS/RC6 register access and PCU communication.
 809          * Must be taken after struct_mutex if nested.
 810          */
 811         struct mutex hw_lock;
 812 };
 813
 814 /* defined intel_pm.c */
 815 extern spinlock_t mchdev_lock;
 816
 817 struct intel_ilk_power_mgmt {
 818         u8 cur_delay;
 819         u8 min_delay;
 820         u8 max_delay;
 821         u8 fmax;
 822         u8 fstart;
 823
 824         u64 last_count1;
 825         unsigned long last_time1;
 826         unsigned long chipset_power;
 827         u64 last_count2;
 828         struct timespec last_time2;
 829         unsigned long gfx_power;
 830         u8 corr;
 831
 832         int c_m;
 833         int r_t;
 834
 835         struct drm_i915_gem_object *pwrctx;
 836         struct drm_i915_gem_object *renderctx;
 837 };
 838
 839 /* Power well structure for haswell */
 840 struct i915_power_well {
 841         struct drm_device *device;
 842         spinlock_t lock;
 843         /* power well enable/disable usage count */
 844         int count;
 845         int i915_request;
 846 };
 847
 848 struct i915_dri1_state {
 849         unsigned allow_batchbuffer : 1;
 850         u32 __iomem *gfx_hws_cpu_addr;
 851
 852         unsigned int cpp;
 853         int back_offset;
 854         int front_offset;
 855         int current_page;
 856         int page_flipping;
 857
 858         uint32_t counter;
 859 };
 860
 861 struct i915_ums_state {
 862         /**
 863          * Flag if the X Server, and thus DRM, is not currently in
 864          * control of the device.
 865          *
 866          * This is set between LeaveVT and EnterVT.  It needs to be
 867          * replaced with a semaphore.  It also needs to be
 868          * transitioned away from for kernel modesetting.
 869          */
 870         int mm_suspended;
 871 };
 872
 873 struct intel_l3_parity {
 874         u32 *remap_info;
 875         struct work_struct error_work;
 876 };
 877
 878 struct i915_gem_mm {
 879         /** Memory allocator for GTT stolen memory */
 880         struct drm_mm stolen;
 881         /** List of all objects in gtt_space. Used to restore gtt
 882          * mappings on resume */
 883         struct list_head bound_list;
 884         /**
 885          * List of objects which are not bound to the GTT (thus
 886          * are idle and not used by the GPU) but still have
 887          * (presumably uncached) pages still attached.
 888          */
 889         struct list_head unbound_list;
 890
 891         /** Usable portion of the GTT for GEM */
 892         unsigned long stolen_base; /* limited to low memory (32-bit) */
 893
 894         /** PPGTT used for aliasing the PPGTT with the GTT */
 895         struct i915_hw_ppgtt *aliasing_ppgtt;
 896
 897         struct shrinker inactive_shrinker;
 898         bool shrinker_no_lock_stealing;
 899
 900         /** LRU list of objects with fence regs on them. */
 901         struct list_head fence_list;
 902
 903         /**
 904          * We leave the user IRQ off as much as possible,
 905          * but this means that requests will finish and never
 906          * be retired once the system goes idle. Set a timer to
 907          * fire periodically while the ring is running. When it
 908          * fires, go retire requests.
 909          */
 910         struct delayed_work retire_work;
 911
 912         /**
 913          * Are we in a non-interruptible section of code like
 914          * modesetting?
 915          */
 916         bool interruptible;
 917
 918         /** Bit 6 swizzling required for X tiling */
 919         uint32_t bit_6_swizzle_x;
 920         /** Bit 6 swizzling required for Y tiling */
 921         uint32_t bit_6_swizzle_y;
 922
 923         /* storage for physical objects */
 924         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 925
 926         /* accounting, useful for userland debugging */
 927         size_t object_memory;
 928         u32 object_count;
 929 };
 930
 931 struct drm_i915_error_state_buf {
 932         unsigned bytes;
 933         unsigned size;
 934         int err;
 935         u8 *buf;
 936         loff_t start;
 937         loff_t pos;
 938 };
 939
 940 struct i915_error_state_file_priv {
 941         struct drm_device *dev;
 942         struct drm_i915_error_state *error;
 943 };
 944
 945 struct i915_gpu_error {
 946         /* For hangcheck timer */
 947 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 948 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 949         struct timer_list hangcheck_timer;
 950
 951         /* For reset and error_state handling. */
 952         spinlock_t lock;
 953         /* Protected by the above dev->gpu_error.lock. */
 954         struct drm_i915_error_state *first_error;
 955         struct work_struct work;
 956
 957         unsigned long last_reset;
 958
 959         /**
 960          * State variable and reset counter controlling the reset flow
 961          *
 962          * Upper bits are for the reset counter.  This counter is used by the
 963          * wait_seqno code to race-free noticed that a reset event happened and
 964          * that it needs to restart the entire ioctl (since most likely the
 965          * seqno it waited for won't ever signal anytime soon).
 966          *
 967          * This is important for lock-free wait paths, where no contended lock
 968          * naturally enforces the correct ordering between the bail-out of the
 969          * waiter and the gpu reset work code.
 970          *
 971          * Lowest bit controls the reset state machine: Set means a reset is in
 972          * progress. This state will (presuming we don't have any bugs) decay
 973          * into either unset (successful reset) or the special WEDGED value (hw
 974          * terminally sour). All waiters on the reset_queue will be woken when
 975          * that happens.
 976          */
 977         atomic_t reset_counter;
 978
 979         /**
 980          * Special values/flags for reset_counter
 981          *
 982          * Note that the code relies on
 983          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 984          * being true.
 985          */
 986 #define I915_RESET_IN_PROGRESS_FLAG     1
 987 #define I915_WEDGED                     0xffffffff
 988
 989         /**
 990          * Waitqueue to signal when the reset has completed. Used by clients
 991          * that wait for dev_priv->mm.wedged to settle.
 992          */
 993         wait_queue_head_t reset_queue;
 994
 995         /* For gpu hang simulation. */
 996         unsigned int stop_rings;
 997 };
 998
 999 enum modeset_restore {
1000         MODESET_ON_LID_OPEN,
1001         MODESET_DONE,
1002         MODESET_SUSPENDED,
1003 };
1004
1005 struct intel_vbt_data {
1006         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1007         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1008
1009         /* Feature bits */
1010         unsigned int int_tv_support:1;
1011         unsigned int lvds_dither:1;
1012         unsigned int lvds_vbt:1;
1013         unsigned int int_crt_support:1;
1014         unsigned int lvds_use_ssc:1;
1015         unsigned int display_clock_mode:1;
1016         unsigned int fdi_rx_polarity_inverted:1;
1017         int lvds_ssc_freq;
1018         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1019
1020         /* eDP */
1021         int edp_rate;
1022         int edp_lanes;
1023         int edp_preemphasis;
1024         int edp_vswing;
1025         bool edp_initialized;
1026         bool edp_support;
1027         int edp_bpp;
1028         struct edp_power_seq edp_pps;
1029
1030         int crt_ddc_pin;
1031
1032         int child_dev_num;
1033         struct child_device_config *child_dev;
1034 };
1035
1036 typedef struct drm_i915_private {
1037         struct drm_device *dev;
1038         struct kmem_cache *slab;
1039
1040         const struct intel_device_info *info;
1041
1042         int relative_constants_mode;
1043
1044         void __iomem *regs;
1045
1046         struct drm_i915_gt_funcs gt;
1047         /** gt_fifo_count and the subsequent register write are synchronized
1048          * with dev->struct_mutex. */
1049         unsigned gt_fifo_count;
1050         /** forcewake_count is protected by gt_lock */
1051         unsigned forcewake_count;
1052         /** gt_lock is also taken in irq contexts. */
1053         spinlock_t gt_lock;
1054
1055         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1056
1057
1058         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1059          * controller on different i2c buses. */
1060         struct mutex gmbus_mutex;
1061
1062         /**
1063          * Base address of the gmbus and gpio block.
1064          */
1065         uint32_t gpio_mmio_base;
1066
1067         wait_queue_head_t gmbus_wait_queue;
1068
1069         struct pci_dev *bridge_dev;
1070         struct intel_ring_buffer ring[I915_NUM_RINGS];
1071         uint32_t last_seqno, next_seqno;
1072
1073         drm_dma_handle_t *status_page_dmah;
1074         struct resource mch_res;
1075
1076         atomic_t irq_received;
1077
1078         /* protects the irq masks */
1079         spinlock_t irq_lock;
1080
1081         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1082         struct pm_qos_request pm_qos;
1083
1084         /* DPIO indirect register protection */
1085         struct mutex dpio_lock;
1086
1087         /** Cached value of IMR to avoid reads in updating the bitfield */
1088         u32 irq_mask;
1089         u32 gt_irq_mask;
1090
1091         struct work_struct hotplug_work;
1092         bool enable_hotplug_processing;
1093         struct {
1094                 unsigned long hpd_last_jiffies;
1095                 int hpd_cnt;
1096                 enum {
1097                         HPD_ENABLED = 0,
1098                         HPD_DISABLED = 1,
1099                         HPD_MARK_DISABLED = 2
1100                 } hpd_mark;
1101         } hpd_stats[HPD_NUM_PINS];
1102         u32 hpd_event_bits;
1103         struct timer_list hotplug_reenable_timer;
1104
1105         int num_plane;
1106
1107         struct i915_fbc fbc;
1108         struct intel_opregion opregion;
1109         struct intel_vbt_data vbt;
1110
1111         /* overlay */
1112         struct intel_overlay *overlay;
1113         unsigned int sprite_scaling_enabled;
1114
1115         /* backlight */
1116         struct {
1117                 int level;
1118                 bool enabled;
1119                 spinlock_t lock; /* bl registers and the above bl fields */
1120                 struct backlight_device *device;
1121         } backlight;
1122
1123         /* LVDS info */
1124         bool no_aux_handshake;
1125
1126         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1127         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1128         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1129
1130         unsigned int fsb_freq, mem_freq, is_ddr3;
1131
1132         struct workqueue_struct *wq;
1133
1134         /* Display functions */
1135         struct drm_i915_display_funcs display;
1136
1137         /* PCH chipset type */
1138         enum intel_pch pch_type;
1139         unsigned short pch_id;
1140
1141         unsigned long quirks;
1142
1143         enum modeset_restore modeset_restore;
1144         struct mutex modeset_restore_lock;
1145
1146         struct list_head vm_list; /* Global list of all address spaces */
1147         struct i915_gtt gtt; /* VMA representing the global address space */
1148
1149         struct i915_gem_mm mm;
1150
1151         /* Kernel Modesetting */
1152
1153         struct sdvo_device_mapping sdvo_mappings[2];
1154
1155         struct drm_crtc *plane_to_crtc_mapping[3];
1156         struct drm_crtc *pipe_to_crtc_mapping[3];
1157         wait_queue_head_t pending_flip_queue;
1158
1159         int num_shared_dpll;
1160         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1161         struct intel_ddi_plls ddi_plls;
1162
1163         /* Reclocking support */
1164         bool render_reclock_avail;
1165         bool lvds_downclock_avail;
1166         /* indicates the reduced downclock for LVDS*/
1167         int lvds_downclock;
1168         u16 orig_clock;
1169
1170         bool mchbar_need_disable;
1171
1172         struct intel_l3_parity l3_parity;
1173
1174         /* Cannot be determined by PCIID. You must always read a register. */
1175         size_t ellc_size;
1176
1177         /* gen6+ rps state */
1178         struct intel_gen6_power_mgmt rps;
1179
1180         /* ilk-only ips/rps state. Everything in here is protected by the global
1181          * mchdev_lock in intel_pm.c */
1182         struct intel_ilk_power_mgmt ips;
1183
1184         /* Haswell power well */
1185         struct i915_power_well power_well;
1186
1187         enum no_psr_reason no_psr_reason;
1188
1189         struct i915_gpu_error gpu_error;
1190
1191         struct drm_i915_gem_object *vlv_pctx;
1192
1193         /* list of fbdev register on this device */
1194         struct intel_fbdev *fbdev;
1195
1196         /*
1197          * The console may be contended at resume, but we don't
1198          * want it to block on it.
1199          */
1200         struct work_struct console_resume_work;
1201
1202         struct drm_property *broadcast_rgb_property;
1203         struct drm_property *force_audio_property;
1204
1205         bool hw_contexts_disabled;
1206         uint32_t hw_context_size;
1207
1208         u32 fdi_rx_config;
1209
1210         struct i915_suspend_saved_registers regfile;
1211
1212         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1213          * here! */
1214         struct i915_dri1_state dri1;
1215         /* Old ums support infrastructure, same warning applies. */
1216         struct i915_ums_state ums;
1217 } drm_i915_private_t;
1218
1219 /* Iterate over initialised rings */
1220 #define for_each_ring(ring__, dev_priv__, i__) \
1221         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1222                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1223
1224 enum hdmi_force_audio {
1225         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1226         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1227         HDMI_AUDIO_AUTO,                /* trust EDID */
1228         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1229 };
1230
1231 #define I915_GTT_OFFSET_NONE ((u32)-1)
1232
1233 struct drm_i915_gem_object_ops {
1234         /* Interface between the GEM object and its backing storage.
1235          * get_pages() is called once prior to the use of the associated set
1236          * of pages before to binding them into the GTT, and put_pages() is
1237          * called after we no longer need them. As we expect there to be
1238          * associated cost with migrating pages between the backing storage
1239          * and making them available for the GPU (e.g. clflush), we may hold
1240          * onto the pages after they are no longer referenced by the GPU
1241          * in case they may be used again shortly (for example migrating the
1242          * pages to a different memory domain within the GTT). put_pages()
1243          * will therefore most likely be called when the object itself is
1244          * being released or under memory pressure (where we attempt to
1245          * reap pages for the shrinker).
1246          */
1247         int (*get_pages)(struct drm_i915_gem_object *);
1248         void (*put_pages)(struct drm_i915_gem_object *);
1249 };
1250
1251 struct drm_i915_gem_object {
1252         struct drm_gem_object base;
1253
1254         const struct drm_i915_gem_object_ops *ops;
1255
1256         /** List of VMAs backed by this object */
1257         struct list_head vma_list;
1258
1259         /** Stolen memory for this object, instead of being backed by shmem. */
1260         struct drm_mm_node *stolen;
1261         struct list_head global_list;
1262
1263         /** This object's place on the active/inactive lists */
1264         struct list_head ring_list;
1265         struct list_head mm_list;
1266         /** This object's place in the batchbuffer or on the eviction list */
1267         struct list_head exec_list;
1268
1269         /**
1270          * This is set if the object is on the active lists (has pending
1271          * rendering and so a non-zero seqno), and is not set if it i s on
1272          * inactive (ready to be unbound) list.
1273          */
1274         unsigned int active:1;
1275
1276         /**
1277          * This is set if the object has been written to since last bound
1278          * to the GTT
1279          */
1280         unsigned int dirty:1;
1281
1282         /**
1283          * Fence register bits (if any) for this object.  Will be set
1284          * as needed when mapped into the GTT.
1285          * Protected by dev->struct_mutex.
1286          */
1287         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1288
1289         /**
1290          * Advice: are the backing pages purgeable?
1291          */
1292         unsigned int madv:2;
1293
1294         /**
1295          * Current tiling mode for the object.
1296          */
1297         unsigned int tiling_mode:2;
1298         /**
1299          * Whether the tiling parameters for the currently associated fence
1300          * register have changed. Note that for the purposes of tracking
1301          * tiling changes we also treat the unfenced register, the register
1302          * slot that the object occupies whilst it executes a fenced
1303          * command (such as BLT on gen2/3), as a "fence".
1304          */
1305         unsigned int fence_dirty:1;
1306
1307         /** How many users have pinned this object in GTT space. The following
1308          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1309          * (via user_pin_count), execbuffer (objects are not allowed multiple
1310          * times for the same batchbuffer), and the framebuffer code. When
1311          * switching/pageflipping, the framebuffer code has at most two buffers
1312          * pinned per crtc.
1313          *
1314          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1315          * bits with absolutely no headroom. So use 4 bits. */
1316         unsigned int pin_count:4;
1317 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1318
1319         /**
1320          * Is the object at the current location in the gtt mappable and
1321          * fenceable? Used to avoid costly recalculations.
1322          */
1323         unsigned int map_and_fenceable:1;
1324
1325         /**
1326          * Whether the current gtt mapping needs to be mappable (and isn't just
1327          * mappable by accident). Track pin and fault separate for a more
1328          * accurate mappable working set.
1329          */
1330         unsigned int fault_mappable:1;
1331         unsigned int pin_mappable:1;
1332
1333         /*
1334          * Is the GPU currently using a fence to access this buffer,
1335          */
1336         unsigned int pending_fenced_gpu_access:1;
1337         unsigned int fenced_gpu_access:1;
1338
1339         unsigned int cache_level:2;
1340
1341         unsigned int has_aliasing_ppgtt_mapping:1;
1342         unsigned int has_global_gtt_mapping:1;
1343         unsigned int has_dma_mapping:1;
1344
1345         struct sg_table *pages;
1346         int pages_pin_count;
1347
1348         /* prime dma-buf support */
1349         void *dma_buf_vmapping;
1350         int vmapping_count;
1351
1352         /**
1353          * Used for performing relocations during execbuffer insertion.
1354          */
1355         struct hlist_node exec_node;
1356         unsigned long exec_handle;
1357         struct drm_i915_gem_exec_object2 *exec_entry;
1358
1359         struct intel_ring_buffer *ring;
1360
1361         /** Breadcrumb of last rendering to the buffer. */
1362         uint32_t last_read_seqno;
1363         uint32_t last_write_seqno;
1364         /** Breadcrumb of last fenced GPU access to the buffer. */
1365         uint32_t last_fenced_seqno;
1366
1367         /** Current tiling stride for the object, if it's tiled. */
1368         uint32_t stride;
1369
1370         /** Record of address bit 17 of each page at last unbind. */
1371         unsigned long *bit_17;
1372
1373         /** User space pin count and filp owning the pin */
1374         uint32_t user_pin_count;
1375         struct drm_file *pin_filp;
1376
1377         /** for phy allocated objects */
1378         struct drm_i915_gem_phys_object *phys_obj;
1379 };
1380 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1381
1382 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1383
1384 /* This is a temporary define to help transition us to real VMAs. If you see
1385  * this, you're either reviewing code, or bisecting it. */
1386 static inline struct i915_vma *
1387 __i915_gem_obj_to_vma(struct drm_i915_gem_object *obj)
1388 {
1389         if (list_empty(&obj->vma_list))
1390                 return NULL;
1391         return list_first_entry(&obj->vma_list, struct i915_vma, vma_link);
1392 }
1393
1394 /* Whether or not this object is currently mapped by the translation tables */
1395 static inline bool
1396 i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *o)
1397 {
1398         struct i915_vma *vma = __i915_gem_obj_to_vma(o);
1399         if (vma == NULL)
1400                 return false;
1401         return drm_mm_node_allocated(&vma->node);
1402 }
1403
1404 /* Offset of the first PTE pointing to this object */
1405 static inline unsigned long
1406 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *o)
1407 {
1408         BUG_ON(list_empty(&o->vma_list));
1409         return __i915_gem_obj_to_vma(o)->node.start;
1410 }
1411
1412 /* The size used in the translation tables may be larger than the actual size of
1413  * the object on GEN2/GEN3 because of the way tiling is handled. See
1414  * i915_gem_get_gtt_size() for more details.
1415  */
1416 static inline unsigned long
1417 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *o)
1418 {
1419         BUG_ON(list_empty(&o->vma_list));
1420         return __i915_gem_obj_to_vma(o)->node.size;
1421 }
1422
1423 static inline void
1424 i915_gem_obj_ggtt_set_color(struct drm_i915_gem_object *o,
1425                             enum i915_cache_level color)
1426 {
1427         __i915_gem_obj_to_vma(o)->node.color = color;
1428 }
1429
1430 /**
1431  * Request queue structure.
1432  *
1433  * The request queue allows us to note sequence numbers that have been emitted
1434  * and may be associated with active buffers to be retired.
1435  *
1436  * By keeping this list, we can avoid having to do questionable
1437  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1438  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1439  */
1440 struct drm_i915_gem_request {
1441         /** On Which ring this request was generated */
1442         struct intel_ring_buffer *ring;
1443
1444         /** GEM sequence number associated with this request. */
1445         uint32_t seqno;
1446
1447         /** Position in the ringbuffer of the start of the request */
1448         u32 head;
1449
1450         /** Position in the ringbuffer of the end of the request */
1451         u32 tail;
1452
1453         /** Context related to this request */
1454         struct i915_hw_context *ctx;
1455
1456         /** Batch buffer related to this request if any */
1457         struct drm_i915_gem_object *batch_obj;
1458
1459         /** Time at which this request was emitted, in jiffies. */
1460         unsigned long emitted_jiffies;
1461
1462         /** global list entry for this request */
1463         struct list_head list;
1464
1465         struct drm_i915_file_private *file_priv;
1466         /** file_priv list entry for this request */
1467         struct list_head client_list;
1468 };
1469
1470 struct drm_i915_file_private {
1471         struct {
1472                 spinlock_t lock;
1473                 struct list_head request_list;
1474         } mm;
1475         struct idr context_idr;
1476
1477         struct i915_ctx_hang_stats hang_stats;
1478 };
1479
1480 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1481
1482 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1483 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1484 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1485 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1486 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1487 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1488 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1489 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1490 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1491 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1492 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1493 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1494 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1495 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1496 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1497 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1498 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1499 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1500 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1501 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1502                                  (dev)->pci_device == 0x0152 || \
1503                                  (dev)->pci_device == 0x015a)
1504 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1505                                  (dev)->pci_device == 0x0106 || \
1506                                  (dev)->pci_device == 0x010A)
1507 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1508 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1509 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1510 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1511                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1512
1513 /*
1514  * The genX designation typically refers to the render engine, so render
1515  * capability related checks should use IS_GEN, while display and other checks
1516  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1517  * chips, etc.).
1518  */
1519 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1520 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1521 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1522 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1523 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1524 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1525
1526 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1527 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1528 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1529 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1530 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1531
1532 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1533 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1534
1535 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1536 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1537
1538 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1539 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1540
1541 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1542  * rows, which changed the alignment requirements and fence programming.
1543  */
1544 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1545                                                       IS_I915GM(dev)))
1546 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1547 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1548 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1549 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1550 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1551 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1552 /* dsparb controlled by hw only */
1553 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1554
1555 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1556 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1557 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1558
1559 #define HAS_IPS(dev)            (IS_ULT(dev))
1560
1561 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1562
1563 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1564 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1565 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1566
1567 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1568 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1569 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1570 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1571 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1572 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1573
1574 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1575 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1576 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1577 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1578 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1579 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1580
1581 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1582
1583 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1584
1585 #define GT_FREQUENCY_MULTIPLIER 50
1586
1587 #include "i915_trace.h"
1588
1589 /**
1590  * RC6 is a special power stage which allows the GPU to enter an very
1591  * low-voltage mode when idle, using down to 0V while at this stage.  This
1592  * stage is entered automatically when the GPU is idle when RC6 support is
1593  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1594  *
1595  * There are different RC6 modes available in Intel GPU, which differentiate
1596  * among each other with the latency required to enter and leave RC6 and
1597  * voltage consumed by the GPU in different states.
1598  *
1599  * The combination of the following flags define which states GPU is allowed
1600  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1601  * RC6pp is deepest RC6. Their support by hardware varies according to the
1602  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1603  * which brings the most power savings; deeper states save more power, but
1604  * require higher latency to switch to and wake up.
1605  */
1606 #define INTEL_RC6_ENABLE                        (1<<0)
1607 #define INTEL_RC6p_ENABLE                       (1<<1)
1608 #define INTEL_RC6pp_ENABLE                      (1<<2)
1609
1610 extern struct drm_ioctl_desc i915_ioctls[];
1611 extern int i915_max_ioctl;
1612 extern unsigned int i915_fbpercrtc __always_unused;
1613 extern int i915_panel_ignore_lid __read_mostly;
1614 extern unsigned int i915_powersave __read_mostly;
1615 extern int i915_semaphores __read_mostly;
1616 extern unsigned int i915_lvds_downclock __read_mostly;
1617 extern int i915_lvds_channel_mode __read_mostly;
1618 extern int i915_panel_use_ssc __read_mostly;
1619 extern int i915_vbt_sdvo_panel_type __read_mostly;
1620 extern int i915_enable_rc6 __read_mostly;
1621 extern int i915_enable_fbc __read_mostly;
1622 extern bool i915_enable_hangcheck __read_mostly;
1623 extern int i915_enable_ppgtt __read_mostly;
1624 extern unsigned int i915_preliminary_hw_support __read_mostly;
1625 extern int i915_disable_power_well __read_mostly;
1626 extern int i915_enable_ips __read_mostly;
1627 extern bool i915_fastboot __read_mostly;
1628
1629 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1630 extern int i915_resume(struct drm_device *dev);
1631 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1632 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1633
1634                                 /* i915_dma.c */
1635 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1636 extern void i915_kernel_lost_context(struct drm_device * dev);
1637 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1638 extern int i915_driver_unload(struct drm_device *);
1639 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1640 extern void i915_driver_lastclose(struct drm_device * dev);
1641 extern void i915_driver_preclose(struct drm_device *dev,
1642                                  struct drm_file *file_priv);
1643 extern void i915_driver_postclose(struct drm_device *dev,
1644                                   struct drm_file *file_priv);
1645 extern int i915_driver_device_is_agp(struct drm_device * dev);
1646 #ifdef CONFIG_COMPAT
1647 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1648                               unsigned long arg);
1649 #endif
1650 extern int i915_emit_box(struct drm_device *dev,
1651                          struct drm_clip_rect *box,
1652                          int DR1, int DR4);
1653 extern int intel_gpu_reset(struct drm_device *dev);
1654 extern int i915_reset(struct drm_device *dev);
1655 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1656 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1657 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1658 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1659
1660 extern void intel_console_resume(struct work_struct *work);
1661
1662 /* i915_irq.c */
1663 void i915_queue_hangcheck(struct drm_device *dev);
1664 void i915_hangcheck_elapsed(unsigned long data);
1665 void i915_handle_error(struct drm_device *dev, bool wedged);
1666
1667 extern void intel_irq_init(struct drm_device *dev);
1668 extern void intel_hpd_init(struct drm_device *dev);
1669 extern void intel_gt_init(struct drm_device *dev);
1670 extern void intel_gt_reset(struct drm_device *dev);
1671
1672 void
1673 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1674
1675 void
1676 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1677
1678 /* i915_gem.c */
1679 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1680                         struct drm_file *file_priv);
1681 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1682                           struct drm_file *file_priv);
1683 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1684                          struct drm_file *file_priv);
1685 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1686                           struct drm_file *file_priv);
1687 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1688                         struct drm_file *file_priv);
1689 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1690                         struct drm_file *file_priv);
1691 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1692                               struct drm_file *file_priv);
1693 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1694                              struct drm_file *file_priv);
1695 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1696                         struct drm_file *file_priv);
1697 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1698                          struct drm_file *file_priv);
1699 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1700                        struct drm_file *file_priv);
1701 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1702                          struct drm_file *file_priv);
1703 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1704                         struct drm_file *file_priv);
1705 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1706                                struct drm_file *file);
1707 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1708                                struct drm_file *file);
1709 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1710                             struct drm_file *file_priv);
1711 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1712                            struct drm_file *file_priv);
1713 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1714                            struct drm_file *file_priv);
1715 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1716                            struct drm_file *file_priv);
1717 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1718                         struct drm_file *file_priv);
1719 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1720                         struct drm_file *file_priv);
1721 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1722                                 struct drm_file *file_priv);
1723 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1724                         struct drm_file *file_priv);
1725 void i915_gem_load(struct drm_device *dev);
1726 void *i915_gem_object_alloc(struct drm_device *dev);
1727 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1728 int i915_gem_init_object(struct drm_gem_object *obj);
1729 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1730                          const struct drm_i915_gem_object_ops *ops);
1731 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1732                                                   size_t size);
1733 void i915_gem_free_object(struct drm_gem_object *obj);
1734 struct i915_vma *i915_gem_vma_create(struct drm_i915_gem_object *obj,
1735                                      struct i915_address_space *vm);
1736 void i915_gem_vma_destroy(struct i915_vma *vma);
1737
1738 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1739                                      uint32_t alignment,
1740                                      bool map_and_fenceable,
1741                                      bool nonblocking);
1742 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1743 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1744 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1745 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1746 void i915_gem_lastclose(struct drm_device *dev);
1747
1748 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1749 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1750 {
1751         struct sg_page_iter sg_iter;
1752
1753         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1754                 return sg_page_iter_page(&sg_iter);
1755
1756         return NULL;
1757 }
1758 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1759 {
1760         BUG_ON(obj->pages == NULL);
1761         obj->pages_pin_count++;
1762 }
1763 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1764 {
1765         BUG_ON(obj->pages_pin_count == 0);
1766         obj->pages_pin_count--;
1767 }
1768
1769 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1770 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1771                          struct intel_ring_buffer *to);
1772 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1773                                     struct intel_ring_buffer *ring);
1774
1775 int i915_gem_dumb_create(struct drm_file *file_priv,
1776                          struct drm_device *dev,
1777                          struct drm_mode_create_dumb *args);
1778 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1779                       uint32_t handle, uint64_t *offset);
1780 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1781                           uint32_t handle);
1782 /**
1783  * Returns true if seq1 is later than seq2.
1784  */
1785 static inline bool
1786 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1787 {
1788         return (int32_t)(seq1 - seq2) >= 0;
1789 }
1790
1791 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1792 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1793 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1794 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1795
1796 static inline bool
1797 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1798 {
1799         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1800                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1801                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1802                 return true;
1803         } else
1804                 return false;
1805 }
1806
1807 static inline void
1808 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1809 {
1810         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1811                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1812                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1813                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1814         }
1815 }
1816
1817 void i915_gem_retire_requests(struct drm_device *dev);
1818 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1819 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1820                                       bool interruptible);
1821 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1822 {
1823         return unlikely(atomic_read(&error->reset_counter)
1824                         & I915_RESET_IN_PROGRESS_FLAG);
1825 }
1826
1827 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1828 {
1829         return atomic_read(&error->reset_counter) == I915_WEDGED;
1830 }
1831
1832 void i915_gem_reset(struct drm_device *dev);
1833 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1834 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1835                                             uint32_t read_domains,
1836                                             uint32_t write_domain);
1837 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1838 int __must_check i915_gem_init(struct drm_device *dev);
1839 int __must_check i915_gem_init_hw(struct drm_device *dev);
1840 void i915_gem_l3_remap(struct drm_device *dev);
1841 void i915_gem_init_swizzling(struct drm_device *dev);
1842 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1843 int __must_check i915_gpu_idle(struct drm_device *dev);
1844 int __must_check i915_gem_idle(struct drm_device *dev);
1845 int __i915_add_request(struct intel_ring_buffer *ring,
1846                        struct drm_file *file,
1847                        struct drm_i915_gem_object *batch_obj,
1848                        u32 *seqno);
1849 #define i915_add_request(ring, seqno) \
1850         __i915_add_request(ring, NULL, NULL, seqno)
1851 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1852                                  uint32_t seqno);
1853 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1854 int __must_check
1855 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1856                                   bool write);
1857 int __must_check
1858 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1859 int __must_check
1860 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1861                                      u32 alignment,
1862                                      struct intel_ring_buffer *pipelined);
1863 int i915_gem_attach_phys_object(struct drm_device *dev,
1864                                 struct drm_i915_gem_object *obj,
1865                                 int id,
1866                                 int align);
1867 void i915_gem_detach_phys_object(struct drm_device *dev,
1868                                  struct drm_i915_gem_object *obj);
1869 void i915_gem_free_all_phys_object(struct drm_device *dev);
1870 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1871
1872 uint32_t
1873 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1874 uint32_t
1875 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1876                             int tiling_mode, bool fenced);
1877
1878 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1879                                     enum i915_cache_level cache_level);
1880
1881 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1882                                 struct dma_buf *dma_buf);
1883
1884 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1885                                 struct drm_gem_object *gem_obj, int flags);
1886
1887 /* i915_gem_context.c */
1888 void i915_gem_context_init(struct drm_device *dev);
1889 void i915_gem_context_fini(struct drm_device *dev);
1890 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1891 int i915_switch_context(struct intel_ring_buffer *ring,
1892                         struct drm_file *file, int to_id);
1893 void i915_gem_context_free(struct kref *ctx_ref);
1894 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1895 {
1896         kref_get(&ctx->ref);
1897 }
1898
1899 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1900 {
1901         kref_put(&ctx->ref, i915_gem_context_free);
1902 }
1903
1904 struct i915_ctx_hang_stats * __must_check
1905 i915_gem_context_get_hang_stats(struct drm_device *dev,
1906                                 struct drm_file *file,
1907                                 u32 id);
1908 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1909                                   struct drm_file *file);
1910 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1911                                    struct drm_file *file);
1912
1913 /* i915_gem_gtt.c */
1914 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1915 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1916                             struct drm_i915_gem_object *obj,
1917                             enum i915_cache_level cache_level);
1918 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1919                               struct drm_i915_gem_object *obj);
1920
1921 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1922 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1923 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1924                                 enum i915_cache_level cache_level);
1925 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1926 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1927 void i915_gem_init_global_gtt(struct drm_device *dev);
1928 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1929                                unsigned long mappable_end, unsigned long end);
1930 int i915_gem_gtt_init(struct drm_device *dev);
1931 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1932 {
1933         if (INTEL_INFO(dev)->gen < 6)
1934                 intel_gtt_chipset_flush();
1935 }
1936
1937
1938 /* i915_gem_evict.c */
1939 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1940                                           unsigned alignment,
1941                                           unsigned cache_level,
1942                                           bool mappable,
1943                                           bool nonblock);
1944 int i915_gem_evict_everything(struct drm_device *dev);
1945
1946 /* i915_gem_stolen.c */
1947 int i915_gem_init_stolen(struct drm_device *dev);
1948 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1949 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1950 void i915_gem_cleanup_stolen(struct drm_device *dev);
1951 struct drm_i915_gem_object *
1952 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1953 struct drm_i915_gem_object *
1954 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1955                                                u32 stolen_offset,
1956                                                u32 gtt_offset,
1957                                                u32 size);
1958 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1959
1960 /* i915_gem_tiling.c */
1961 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1962 {
1963         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1964
1965         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1966                 obj->tiling_mode != I915_TILING_NONE;
1967 }
1968
1969 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1970 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1971 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1972
1973 /* i915_gem_debug.c */
1974 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1975                           const char *where, uint32_t mark);
1976 #if WATCH_LISTS
1977 int i915_verify_lists(struct drm_device *dev);
1978 #else
1979 #define i915_verify_lists(dev) 0
1980 #endif
1981 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1982                                      int handle);
1983 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1984                           const char *where, uint32_t mark);
1985
1986 /* i915_debugfs.c */
1987 int i915_debugfs_init(struct drm_minor *minor);
1988 void i915_debugfs_cleanup(struct drm_minor *minor);
1989
1990 /* i915_gpu_error.c */
1991 __printf(2, 3)
1992 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
1993 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
1994                             const struct i915_error_state_file_priv *error);
1995 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
1996                               size_t count, loff_t pos);
1997 static inline void i915_error_state_buf_release(
1998         struct drm_i915_error_state_buf *eb)
1999 {
2000         kfree(eb->buf);
2001 }
2002 void i915_capture_error_state(struct drm_device *dev);
2003 void i915_error_state_get(struct drm_device *dev,
2004                           struct i915_error_state_file_priv *error_priv);
2005 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2006 void i915_destroy_error_state(struct drm_device *dev);
2007
2008 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2009 const char *i915_cache_level_str(int type);
2010
2011 /* i915_suspend.c */
2012 extern int i915_save_state(struct drm_device *dev);
2013 extern int i915_restore_state(struct drm_device *dev);
2014
2015 /* i915_ums.c */
2016 void i915_save_display_reg(struct drm_device *dev);
2017 void i915_restore_display_reg(struct drm_device *dev);
2018
2019 /* i915_sysfs.c */
2020 void i915_setup_sysfs(struct drm_device *dev_priv);
2021 void i915_teardown_sysfs(struct drm_device *dev_priv);
2022
2023 /* intel_i2c.c */
2024 extern int intel_setup_gmbus(struct drm_device *dev);
2025 extern void intel_teardown_gmbus(struct drm_device *dev);
2026 static inline bool intel_gmbus_is_port_valid(unsigned port)
2027 {
2028         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2029 }
2030
2031 extern struct i2c_adapter *intel_gmbus_get_adapter(
2032                 struct drm_i915_private *dev_priv, unsigned port);
2033 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2034 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2035 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2036 {
2037         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2038 }
2039 extern void intel_i2c_reset(struct drm_device *dev);
2040
2041 /* intel_opregion.c */
2042 extern int intel_opregion_setup(struct drm_device *dev);
2043 #ifdef CONFIG_ACPI
2044 extern void intel_opregion_init(struct drm_device *dev);
2045 extern void intel_opregion_fini(struct drm_device *dev);
2046 extern void intel_opregion_asle_intr(struct drm_device *dev);
2047 #else
2048 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2049 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2050 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2051 #endif
2052
2053 /* intel_acpi.c */
2054 #ifdef CONFIG_ACPI
2055 extern void intel_register_dsm_handler(void);
2056 extern void intel_unregister_dsm_handler(void);
2057 #else
2058 static inline void intel_register_dsm_handler(void) { return; }
2059 static inline void intel_unregister_dsm_handler(void) { return; }
2060 #endif /* CONFIG_ACPI */
2061
2062 /* modesetting */
2063 extern void intel_modeset_init_hw(struct drm_device *dev);
2064 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2065 extern void intel_modeset_init(struct drm_device *dev);
2066 extern void intel_modeset_gem_init(struct drm_device *dev);
2067 extern void intel_modeset_cleanup(struct drm_device *dev);
2068 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2069 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2070                                          bool force_restore);
2071 extern void i915_redisable_vga(struct drm_device *dev);
2072 extern bool intel_fbc_enabled(struct drm_device *dev);
2073 extern void intel_disable_fbc(struct drm_device *dev);
2074 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2075 extern void intel_init_pch_refclk(struct drm_device *dev);
2076 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2077 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2078 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2079 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2080 extern void intel_detect_pch(struct drm_device *dev);
2081 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2082 extern int intel_enable_rc6(const struct drm_device *dev);
2083
2084 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2085 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2086                         struct drm_file *file);
2087
2088 /* overlay */
2089 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2090 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2091                                             struct intel_overlay_error_state *error);
2092
2093 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2094 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2095                                             struct drm_device *dev,
2096                                             struct intel_display_error_state *error);
2097
2098 /* On SNB platform, before reading ring registers forcewake bit
2099  * must be set to prevent GT core from power down and stale values being
2100  * returned.
2101  */
2102 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2103 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2104 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
2105
2106 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2107 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2108
2109 /* intel_sideband.c */
2110 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2111 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2112 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2113 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2114 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2115 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2116                    enum intel_sbi_destination destination);
2117 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2118                      enum intel_sbi_destination destination);
2119
2120 int vlv_gpu_freq(int ddr_freq, int val);
2121 int vlv_freq_opcode(int ddr_freq, int val);
2122
2123 #define __i915_read(x, y) \
2124         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
2125
2126 __i915_read(8, b)
2127 __i915_read(16, w)
2128 __i915_read(32, l)
2129 __i915_read(64, q)
2130 #undef __i915_read
2131
2132 #define __i915_write(x, y) \
2133         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
2134
2135 __i915_write(8, b)
2136 __i915_write(16, w)
2137 __i915_write(32, l)
2138 __i915_write(64, q)
2139 #undef __i915_write
2140
2141 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
2142 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
2143
2144 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
2145 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
2146 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
2147 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
2148
2149 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
2150 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
2151 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
2152 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
2153
2154 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
2155 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
2156
2157 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2158 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2159
2160 /* "Broadcast RGB" property */
2161 #define INTEL_BROADCAST_RGB_AUTO 0
2162 #define INTEL_BROADCAST_RGB_FULL 1
2163 #define INTEL_BROADCAST_RGB_LIMITED 2
2164
2165 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2166 {
2167         if (HAS_PCH_SPLIT(dev))
2168                 return CPU_VGACNTRL;
2169         else if (IS_VALLEYVIEW(dev))
2170                 return VLV_VGACNTRL;
2171         else
2172                 return VGACNTRL;
2173 }
2174
2175 static inline void __user *to_user_ptr(u64 address)
2176 {
2177         return (void __user *)(uintptr_t)address;
2178 }
2179
2180 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2181 {
2182         unsigned long j = msecs_to_jiffies(m);
2183
2184         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2185 }
2186
2187 static inline unsigned long
2188 timespec_to_jiffies_timeout(const struct timespec *value)
2189 {
2190         unsigned long j = timespec_to_jiffies(value);
2191
2192         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2193 }
2194
2195 #endif