Pileus Git - ~andy/linux/blob - drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP,
 102         POWER_DOMAIN_VGA,
 103         POWER_DOMAIN_INIT,
 104
 105         POWER_DOMAIN_NUM,
 106 };
 107
 108 #define POWER_DOMAIN_MASK (BIT(POWER_DOMAIN_NUM) - 1)
 109
 110 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 111 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 112                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 113 #define POWER_DOMAIN_TRANSCODER(tran) \
 114         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 115          (tran) + POWER_DOMAIN_TRANSCODER_A)
 116
 117 #define HSW_ALWAYS_ON_POWER_DOMAINS (           \
 118         BIT(POWER_DOMAIN_PIPE_A) |              \
 119         BIT(POWER_DOMAIN_TRANSCODER_EDP))
 120
 121 enum hpd_pin {
 122         HPD_NONE = 0,
 123         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 124         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 125         HPD_CRT,
 126         HPD_SDVO_B,
 127         HPD_SDVO_C,
 128         HPD_PORT_B,
 129         HPD_PORT_C,
 130         HPD_PORT_D,
 131         HPD_NUM_PINS
 132 };
 133
 134 #define I915_GEM_GPU_DOMAINS \
 135         (I915_GEM_DOMAIN_RENDER | \
 136          I915_GEM_DOMAIN_SAMPLER | \
 137          I915_GEM_DOMAIN_COMMAND | \
 138          I915_GEM_DOMAIN_INSTRUCTION | \
 139          I915_GEM_DOMAIN_VERTEX)
 140
 141 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 142
 143 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 144         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 145                 if ((intel_encoder)->base.crtc == (__crtc))
 146
 147 struct drm_i915_private;
 148
 149 enum intel_dpll_id {
 150         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 151         /* real shared dpll ids must be >= 0 */
 152         DPLL_ID_PCH_PLL_A,
 153         DPLL_ID_PCH_PLL_B,
 154 };
 155 #define I915_NUM_PLLS 2
 156
 157 struct intel_dpll_hw_state {
 158         uint32_t dpll;
 159         uint32_t dpll_md;
 160         uint32_t fp0;
 161         uint32_t fp1;
 162 };
 163
 164 struct intel_shared_dpll {
 165         int refcount; /* count of number of CRTCs sharing this PLL */
 166         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 167         bool on; /* is the PLL actually active? Disabled during modeset */
 168         const char *name;
 169         /* should match the index in the dev_priv->shared_dplls array */
 170         enum intel_dpll_id id;
 171         struct intel_dpll_hw_state hw_state;
 172         void (*mode_set)(struct drm_i915_private *dev_priv,
 173                          struct intel_shared_dpll *pll);
 174         void (*enable)(struct drm_i915_private *dev_priv,
 175                        struct intel_shared_dpll *pll);
 176         void (*disable)(struct drm_i915_private *dev_priv,
 177                         struct intel_shared_dpll *pll);
 178         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 179                              struct intel_shared_dpll *pll,
 180                              struct intel_dpll_hw_state *hw_state);
 181 };
 182
 183 /* Used by dp and fdi links */
 184 struct intel_link_m_n {
 185         uint32_t        tu;
 186         uint32_t        gmch_m;
 187         uint32_t        gmch_n;
 188         uint32_t        link_m;
 189         uint32_t        link_n;
 190 };
 191
 192 void intel_link_compute_m_n(int bpp, int nlanes,
 193                             int pixel_clock, int link_clock,
 194                             struct intel_link_m_n *m_n);
 195
 196 struct intel_ddi_plls {
 197         int spll_refcount;
 198         int wrpll1_refcount;
 199         int wrpll2_refcount;
 200 };
 201
 202 /* Interface history:
 203  *
 204  * 1.1: Original.
 205  * 1.2: Add Power Management
 206  * 1.3: Add vblank support
 207  * 1.4: Fix cmdbuffer path, add heap destroy
 208  * 1.5: Add vblank pipe configuration
 209  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 210  *      - Support vertical blank on secondary display pipe
 211  */
 212 #define DRIVER_MAJOR            1
 213 #define DRIVER_MINOR            6
 214 #define DRIVER_PATCHLEVEL       0
 215
 216 #define WATCH_LISTS     0
 217 #define WATCH_GTT       0
 218
 219 #define I915_GEM_PHYS_CURSOR_0 1
 220 #define I915_GEM_PHYS_CURSOR_1 2
 221 #define I915_GEM_PHYS_OVERLAY_REGS 3
 222 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 223
 224 struct drm_i915_gem_phys_object {
 225         int id;
 226         struct page **page_list;
 227         drm_dma_handle_t *handle;
 228         struct drm_i915_gem_object *cur_obj;
 229 };
 230
 231 struct opregion_header;
 232 struct opregion_acpi;
 233 struct opregion_swsci;
 234 struct opregion_asle;
 235
 236 struct intel_opregion {
 237         struct opregion_header __iomem *header;
 238         struct opregion_acpi __iomem *acpi;
 239         struct opregion_swsci __iomem *swsci;
 240         u32 swsci_gbda_sub_functions;
 241         u32 swsci_sbcb_sub_functions;
 242         struct opregion_asle __iomem *asle;
 243         void __iomem *vbt;
 244         u32 __iomem *lid_state;
 245         struct work_struct asle_work;
 246 };
 247 #define OPREGION_SIZE            (8*1024)
 248
 249 struct intel_overlay;
 250 struct intel_overlay_error_state;
 251
 252 struct drm_i915_master_private {
 253         drm_local_map_t *sarea;
 254         struct _drm_i915_sarea *sarea_priv;
 255 };
 256 #define I915_FENCE_REG_NONE -1
 257 #define I915_MAX_NUM_FENCES 32
 258 /* 32 fences + sign bit for FENCE_REG_NONE */
 259 #define I915_MAX_NUM_FENCE_BITS 6
 260
 261 struct drm_i915_fence_reg {
 262         struct list_head lru_list;
 263         struct drm_i915_gem_object *obj;
 264         int pin_count;
 265 };
 266
 267 struct sdvo_device_mapping {
 268         u8 initialized;
 269         u8 dvo_port;
 270         u8 slave_addr;
 271         u8 dvo_wiring;
 272         u8 i2c_pin;
 273         u8 ddc_pin;
 274 };
 275
 276 struct intel_display_error_state;
 277
 278 struct drm_i915_error_state {
 279         struct kref ref;
 280         u32 eir;
 281         u32 pgtbl_er;
 282         u32 ier;
 283         u32 ccid;
 284         u32 derrmr;
 285         u32 forcewake;
 286         bool waiting[I915_NUM_RINGS];
 287         u32 pipestat[I915_MAX_PIPES];
 288         u32 tail[I915_NUM_RINGS];
 289         u32 head[I915_NUM_RINGS];
 290         u32 ctl[I915_NUM_RINGS];
 291         u32 ipeir[I915_NUM_RINGS];
 292         u32 ipehr[I915_NUM_RINGS];
 293         u32 instdone[I915_NUM_RINGS];
 294         u32 acthd[I915_NUM_RINGS];
 295         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 296         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 297         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 298         /* our own tracking of ring head and tail */
 299         u32 cpu_ring_head[I915_NUM_RINGS];
 300         u32 cpu_ring_tail[I915_NUM_RINGS];
 301         u32 error; /* gen6+ */
 302         u32 err_int; /* gen7 */
 303         u32 bbstate[I915_NUM_RINGS];
 304         u32 instpm[I915_NUM_RINGS];
 305         u32 instps[I915_NUM_RINGS];
 306         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 307         u32 seqno[I915_NUM_RINGS];
 308         u64 bbaddr;
 309         u32 fault_reg[I915_NUM_RINGS];
 310         u32 done_reg;
 311         u32 faddr[I915_NUM_RINGS];
 312         u64 fence[I915_MAX_NUM_FENCES];
 313         struct timeval time;
 314         struct drm_i915_error_ring {
 315                 struct drm_i915_error_object {
 316                         int page_count;
 317                         u32 gtt_offset;
 318                         u32 *pages[0];
 319                 } *ringbuffer, *batchbuffer, *ctx;
 320                 struct drm_i915_error_request {
 321                         long jiffies;
 322                         u32 seqno;
 323                         u32 tail;
 324                 } *requests;
 325                 int num_requests;
 326         } ring[I915_NUM_RINGS];
 327         struct drm_i915_error_buffer {
 328                 u32 size;
 329                 u32 name;
 330                 u32 rseqno, wseqno;
 331                 u32 gtt_offset;
 332                 u32 read_domains;
 333                 u32 write_domain;
 334                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 335                 s32 pinned:2;
 336                 u32 tiling:2;
 337                 u32 dirty:1;
 338                 u32 purgeable:1;
 339                 s32 ring:4;
 340                 u32 cache_level:3;
 341         } **active_bo, **pinned_bo;
 342         u32 *active_bo_count, *pinned_bo_count;
 343         struct intel_overlay_error_state *overlay;
 344         struct intel_display_error_state *display;
 345         int hangcheck_score[I915_NUM_RINGS];
 346         enum intel_ring_hangcheck_action hangcheck_action[I915_NUM_RINGS];
 347 };
 348
 349 struct intel_crtc_config;
 350 struct intel_crtc;
 351 struct intel_limit;
 352 struct dpll;
 353
 354 struct drm_i915_display_funcs {
 355         bool (*fbc_enabled)(struct drm_device *dev);
 356         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 357         void (*disable_fbc)(struct drm_device *dev);
 358         int (*get_display_clock_speed)(struct drm_device *dev);
 359         int (*get_fifo_size)(struct drm_device *dev, int plane);
 360         /**
 361          * find_dpll() - Find the best values for the PLL
 362          * @limit: limits for the PLL
 363          * @crtc: current CRTC
 364          * @target: target frequency in kHz
 365          * @refclk: reference clock frequency in kHz
 366          * @match_clock: if provided, @best_clock P divider must
 367          *               match the P divider from @match_clock
 368          *               used for LVDS downclocking
 369          * @best_clock: best PLL values found
 370          *
 371          * Returns true on success, false on failure.
 372          */
 373         bool (*find_dpll)(const struct intel_limit *limit,
 374                           struct drm_crtc *crtc,
 375                           int target, int refclk,
 376                           struct dpll *match_clock,
 377                           struct dpll *best_clock);
 378         void (*update_wm)(struct drm_crtc *crtc);
 379         void (*update_sprite_wm)(struct drm_plane *plane,
 380                                  struct drm_crtc *crtc,
 381                                  uint32_t sprite_width, int pixel_size,
 382                                  bool enable, bool scaled);
 383         void (*modeset_global_resources)(struct drm_device *dev);
 384         /* Returns the active state of the crtc, and if the crtc is active,
 385          * fills out the pipe-config with the hw state. */
 386         bool (*get_pipe_config)(struct intel_crtc *,
 387                                 struct intel_crtc_config *);
 388         int (*crtc_mode_set)(struct drm_crtc *crtc,
 389                              int x, int y,
 390                              struct drm_framebuffer *old_fb);
 391         void (*crtc_enable)(struct drm_crtc *crtc);
 392         void (*crtc_disable)(struct drm_crtc *crtc);
 393         void (*off)(struct drm_crtc *crtc);
 394         void (*write_eld)(struct drm_connector *connector,
 395                           struct drm_crtc *crtc,
 396                           struct drm_display_mode *mode);
 397         void (*fdi_link_train)(struct drm_crtc *crtc);
 398         void (*init_clock_gating)(struct drm_device *dev);
 399         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 400                           struct drm_framebuffer *fb,
 401                           struct drm_i915_gem_object *obj,
 402                           uint32_t flags);
 403         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 404                             int x, int y);
 405         void (*hpd_irq_setup)(struct drm_device *dev);
 406         /* clock updates for mode set */
 407         /* cursor updates */
 408         /* render clock increase/decrease */
 409         /* display clock increase/decrease */
 410         /* pll clock increase/decrease */
 411 };
 412
 413 struct intel_uncore_funcs {
 414         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 415         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 416
 417         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 418         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 419         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 420         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 421
 422         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 423                                 uint8_t val, bool trace);
 424         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 425                                 uint16_t val, bool trace);
 426         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 427                                 uint32_t val, bool trace);
 428         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 429                                 uint64_t val, bool trace);
 430 };
 431
 432 struct intel_uncore {
 433         spinlock_t lock; /** lock is also taken in irq contexts. */
 434
 435         struct intel_uncore_funcs funcs;
 436
 437         unsigned fifo_count;
 438         unsigned forcewake_count;
 439
 440         struct delayed_work force_wake_work;
 441 };
 442
 443 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 444         func(is_mobile) sep \
 445         func(is_i85x) sep \
 446         func(is_i915g) sep \
 447         func(is_i945gm) sep \
 448         func(is_g33) sep \
 449         func(need_gfx_hws) sep \
 450         func(is_g4x) sep \
 451         func(is_pineview) sep \
 452         func(is_broadwater) sep \
 453         func(is_crestline) sep \
 454         func(is_ivybridge) sep \
 455         func(is_valleyview) sep \
 456         func(is_haswell) sep \
 457         func(is_preliminary) sep \
 458         func(has_fbc) sep \
 459         func(has_pipe_cxsr) sep \
 460         func(has_hotplug) sep \
 461         func(cursor_needs_physical) sep \
 462         func(has_overlay) sep \
 463         func(overlay_needs_physical) sep \
 464         func(supports_tv) sep \
 465         func(has_llc) sep \
 466         func(has_ddi) sep \
 467         func(has_fpga_dbg)
 468
 469 #define DEFINE_FLAG(name) u8 name:1
 470 #define SEP_SEMICOLON ;
 471
 472 struct intel_device_info {
 473         u32 display_mmio_offset;
 474         u8 num_pipes:3;
 475         u8 gen;
 476         u8 ring_mask; /* Rings supported by the HW */
 477         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 478 };
 479
 480 #undef DEFINE_FLAG
 481 #undef SEP_SEMICOLON
 482
 483 enum i915_cache_level {
 484         I915_CACHE_NONE = 0,
 485         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 486         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 487                               caches, eg sampler/render caches, and the
 488                               large Last-Level-Cache. LLC is coherent with
 489                               the CPU, but L3 is only visible to the GPU. */
 490         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 491 };
 492
 493 typedef uint32_t gen6_gtt_pte_t;
 494
 495 struct i915_address_space {
 496         struct drm_mm mm;
 497         struct drm_device *dev;
 498         struct list_head global_link;
 499         unsigned long start;            /* Start offset always 0 for dri2 */
 500         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 501
 502         struct {
 503                 dma_addr_t addr;
 504                 struct page *page;
 505         } scratch;
 506
 507         /**
 508          * List of objects currently involved in rendering.
 509          *
 510          * Includes buffers having the contents of their GPU caches
 511          * flushed, not necessarily primitives.  last_rendering_seqno
 512          * represents when the rendering involved will be completed.
 513          *
 514          * A reference is held on the buffer while on this list.
 515          */
 516         struct list_head active_list;
 517
 518         /**
 519          * LRU list of objects which are not in the ringbuffer and
 520          * are ready to unbind, but are still in the GTT.
 521          *
 522          * last_rendering_seqno is 0 while an object is in this list.
 523          *
 524          * A reference is not held on the buffer while on this list,
 525          * as merely being GTT-bound shouldn't prevent its being
 526          * freed, and we'll pull it off the list in the free path.
 527          */
 528         struct list_head inactive_list;
 529
 530         /* FIXME: Need a more generic return type */
 531         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 532                                      enum i915_cache_level level,
 533                                      bool valid); /* Create a valid PTE */
 534         void (*clear_range)(struct i915_address_space *vm,
 535                             unsigned int first_entry,
 536                             unsigned int num_entries,
 537                             bool use_scratch);
 538         void (*insert_entries)(struct i915_address_space *vm,
 539                                struct sg_table *st,
 540                                unsigned int first_entry,
 541                                enum i915_cache_level cache_level);
 542         void (*cleanup)(struct i915_address_space *vm);
 543 };
 544
 545 /* The Graphics Translation Table is the way in which GEN hardware translates a
 546  * Graphics Virtual Address into a Physical Address. In addition to the normal
 547  * collateral associated with any va->pa translations GEN hardware also has a
 548  * portion of the GTT which can be mapped by the CPU and remain both coherent
 549  * and correct (in cases like swizzling). That region is referred to as GMADR in
 550  * the spec.
 551  */
 552 struct i915_gtt {
 553         struct i915_address_space base;
 554         size_t stolen_size;             /* Total size of stolen memory */
 555
 556         unsigned long mappable_end;     /* End offset that we can CPU map */
 557         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 558         phys_addr_t mappable_base;      /* PA of our GMADR */
 559
 560         /** "Graphics Stolen Memory" holds the global PTEs */
 561         void __iomem *gsm;
 562
 563         bool do_idle_maps;
 564
 565         int mtrr;
 566
 567         /* global gtt ops */
 568         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 569                           size_t *stolen, phys_addr_t *mappable_base,
 570                           unsigned long *mappable_end);
 571 };
 572 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 573
 574 struct i915_hw_ppgtt {
 575         struct i915_address_space base;
 576         unsigned num_pd_entries;
 577         struct page **pt_pages;
 578         uint32_t pd_offset;
 579         dma_addr_t *pt_dma_addr;
 580
 581         int (*enable)(struct drm_device *dev);
 582 };
 583
 584 /**
 585  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 586  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 587  * object into/from the address space.
 588  *
 589  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 590  * will always be <= an objects lifetime. So object refcounting should cover us.
 591  */
 592 struct i915_vma {
 593         struct drm_mm_node node;
 594         struct drm_i915_gem_object *obj;
 595         struct i915_address_space *vm;
 596
 597         /** This object's place on the active/inactive lists */
 598         struct list_head mm_list;
 599
 600         struct list_head vma_link; /* Link in the object's VMA list */
 601
 602         /** This vma's place in the batchbuffer or on the eviction list */
 603         struct list_head exec_list;
 604
 605         /**
 606          * Used for performing relocations during execbuffer insertion.
 607          */
 608         struct hlist_node exec_node;
 609         unsigned long exec_handle;
 610         struct drm_i915_gem_exec_object2 *exec_entry;
 611
 612 };
 613
 614 struct i915_ctx_hang_stats {
 615         /* This context had batch pending when hang was declared */
 616         unsigned batch_pending;
 617
 618         /* This context had batch active when hang was declared */
 619         unsigned batch_active;
 620
 621         /* Time when this context was last blamed for a GPU reset */
 622         unsigned long guilty_ts;
 623
 624         /* This context is banned to submit more work */
 625         bool banned;
 626 };
 627
 628 /* This must match up with the value previously used for execbuf2.rsvd1. */
 629 #define DEFAULT_CONTEXT_ID 0
 630 struct i915_hw_context {
 631         struct kref ref;
 632         int id;
 633         bool is_initialized;
 634         uint8_t remap_slice;
 635         struct drm_i915_file_private *file_priv;
 636         struct intel_ring_buffer *ring;
 637         struct drm_i915_gem_object *obj;
 638         struct i915_ctx_hang_stats hang_stats;
 639
 640         struct list_head link;
 641 };
 642
 643 struct i915_fbc {
 644         unsigned long size;
 645         unsigned int fb_id;
 646         enum plane plane;
 647         int y;
 648
 649         struct drm_mm_node *compressed_fb;
 650         struct drm_mm_node *compressed_llb;
 651
 652         struct intel_fbc_work {
 653                 struct delayed_work work;
 654                 struct drm_crtc *crtc;
 655                 struct drm_framebuffer *fb;
 656                 int interval;
 657         } *fbc_work;
 658
 659         enum no_fbc_reason {
 660                 FBC_OK, /* FBC is enabled */
 661                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 662                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 663                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 664                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 665                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 666                 FBC_BAD_PLANE, /* fbc not supported on plane */
 667                 FBC_NOT_TILED, /* buffer not tiled */
 668                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 669                 FBC_MODULE_PARAM,
 670                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 671         } no_fbc_reason;
 672 };
 673
 674 struct i915_psr {
 675         bool sink_support;
 676         bool source_ok;
 677 };
 678
 679 enum intel_pch {
 680         PCH_NONE = 0,   /* No PCH present */
 681         PCH_IBX,        /* Ibexpeak PCH */
 682         PCH_CPT,        /* Cougarpoint PCH */
 683         PCH_LPT,        /* Lynxpoint PCH */
 684         PCH_NOP,
 685 };
 686
 687 enum intel_sbi_destination {
 688         SBI_ICLK,
 689         SBI_MPHY,
 690 };
 691
 692 #define QUIRK_PIPEA_FORCE (1<<0)
 693 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 694 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 695 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 696
 697 struct intel_fbdev;
 698 struct intel_fbc_work;
 699
 700 struct intel_gmbus {
 701         struct i2c_adapter adapter;
 702         u32 force_bit;
 703         u32 reg0;
 704         u32 gpio_reg;
 705         struct i2c_algo_bit_data bit_algo;
 706         struct drm_i915_private *dev_priv;
 707 };
 708
 709 struct i915_suspend_saved_registers {
 710         u8 saveLBB;
 711         u32 saveDSPACNTR;
 712         u32 saveDSPBCNTR;
 713         u32 saveDSPARB;
 714         u32 savePIPEACONF;
 715         u32 savePIPEBCONF;
 716         u32 savePIPEASRC;
 717         u32 savePIPEBSRC;
 718         u32 saveFPA0;
 719         u32 saveFPA1;
 720         u32 saveDPLL_A;
 721         u32 saveDPLL_A_MD;
 722         u32 saveHTOTAL_A;
 723         u32 saveHBLANK_A;
 724         u32 saveHSYNC_A;
 725         u32 saveVTOTAL_A;
 726         u32 saveVBLANK_A;
 727         u32 saveVSYNC_A;
 728         u32 saveBCLRPAT_A;
 729         u32 saveTRANSACONF;
 730         u32 saveTRANS_HTOTAL_A;
 731         u32 saveTRANS_HBLANK_A;
 732         u32 saveTRANS_HSYNC_A;
 733         u32 saveTRANS_VTOTAL_A;
 734         u32 saveTRANS_VBLANK_A;
 735         u32 saveTRANS_VSYNC_A;
 736         u32 savePIPEASTAT;
 737         u32 saveDSPASTRIDE;
 738         u32 saveDSPASIZE;
 739         u32 saveDSPAPOS;
 740         u32 saveDSPAADDR;
 741         u32 saveDSPASURF;
 742         u32 saveDSPATILEOFF;
 743         u32 savePFIT_PGM_RATIOS;
 744         u32 saveBLC_HIST_CTL;
 745         u32 saveBLC_PWM_CTL;
 746         u32 saveBLC_PWM_CTL2;
 747         u32 saveBLC_CPU_PWM_CTL;
 748         u32 saveBLC_CPU_PWM_CTL2;
 749         u32 saveFPB0;
 750         u32 saveFPB1;
 751         u32 saveDPLL_B;
 752         u32 saveDPLL_B_MD;
 753         u32 saveHTOTAL_B;
 754         u32 saveHBLANK_B;
 755         u32 saveHSYNC_B;
 756         u32 saveVTOTAL_B;
 757         u32 saveVBLANK_B;
 758         u32 saveVSYNC_B;
 759         u32 saveBCLRPAT_B;
 760         u32 saveTRANSBCONF;
 761         u32 saveTRANS_HTOTAL_B;
 762         u32 saveTRANS_HBLANK_B;
 763         u32 saveTRANS_HSYNC_B;
 764         u32 saveTRANS_VTOTAL_B;
 765         u32 saveTRANS_VBLANK_B;
 766         u32 saveTRANS_VSYNC_B;
 767         u32 savePIPEBSTAT;
 768         u32 saveDSPBSTRIDE;
 769         u32 saveDSPBSIZE;
 770         u32 saveDSPBPOS;
 771         u32 saveDSPBADDR;
 772         u32 saveDSPBSURF;
 773         u32 saveDSPBTILEOFF;
 774         u32 saveVGA0;
 775         u32 saveVGA1;
 776         u32 saveVGA_PD;
 777         u32 saveVGACNTRL;
 778         u32 saveADPA;
 779         u32 saveLVDS;
 780         u32 savePP_ON_DELAYS;
 781         u32 savePP_OFF_DELAYS;
 782         u32 saveDVOA;
 783         u32 saveDVOB;
 784         u32 saveDVOC;
 785         u32 savePP_ON;
 786         u32 savePP_OFF;
 787         u32 savePP_CONTROL;
 788         u32 savePP_DIVISOR;
 789         u32 savePFIT_CONTROL;
 790         u32 save_palette_a[256];
 791         u32 save_palette_b[256];
 792         u32 saveDPFC_CB_BASE;
 793         u32 saveFBC_CFB_BASE;
 794         u32 saveFBC_LL_BASE;
 795         u32 saveFBC_CONTROL;
 796         u32 saveFBC_CONTROL2;
 797         u32 saveIER;
 798         u32 saveIIR;
 799         u32 saveIMR;
 800         u32 saveDEIER;
 801         u32 saveDEIMR;
 802         u32 saveGTIER;
 803         u32 saveGTIMR;
 804         u32 saveFDI_RXA_IMR;
 805         u32 saveFDI_RXB_IMR;
 806         u32 saveCACHE_MODE_0;
 807         u32 saveMI_ARB_STATE;
 808         u32 saveSWF0[16];
 809         u32 saveSWF1[16];
 810         u32 saveSWF2[3];
 811         u8 saveMSR;
 812         u8 saveSR[8];
 813         u8 saveGR[25];
 814         u8 saveAR_INDEX;
 815         u8 saveAR[21];
 816         u8 saveDACMASK;
 817         u8 saveCR[37];
 818         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 819         u32 saveCURACNTR;
 820         u32 saveCURAPOS;
 821         u32 saveCURABASE;
 822         u32 saveCURBCNTR;
 823         u32 saveCURBPOS;
 824         u32 saveCURBBASE;
 825         u32 saveCURSIZE;
 826         u32 saveDP_B;
 827         u32 saveDP_C;
 828         u32 saveDP_D;
 829         u32 savePIPEA_GMCH_DATA_M;
 830         u32 savePIPEB_GMCH_DATA_M;
 831         u32 savePIPEA_GMCH_DATA_N;
 832         u32 savePIPEB_GMCH_DATA_N;
 833         u32 savePIPEA_DP_LINK_M;
 834         u32 savePIPEB_DP_LINK_M;
 835         u32 savePIPEA_DP_LINK_N;
 836         u32 savePIPEB_DP_LINK_N;
 837         u32 saveFDI_RXA_CTL;
 838         u32 saveFDI_TXA_CTL;
 839         u32 saveFDI_RXB_CTL;
 840         u32 saveFDI_TXB_CTL;
 841         u32 savePFA_CTL_1;
 842         u32 savePFB_CTL_1;
 843         u32 savePFA_WIN_SZ;
 844         u32 savePFB_WIN_SZ;
 845         u32 savePFA_WIN_POS;
 846         u32 savePFB_WIN_POS;
 847         u32 savePCH_DREF_CONTROL;
 848         u32 saveDISP_ARB_CTL;
 849         u32 savePIPEA_DATA_M1;
 850         u32 savePIPEA_DATA_N1;
 851         u32 savePIPEA_LINK_M1;
 852         u32 savePIPEA_LINK_N1;
 853         u32 savePIPEB_DATA_M1;
 854         u32 savePIPEB_DATA_N1;
 855         u32 savePIPEB_LINK_M1;
 856         u32 savePIPEB_LINK_N1;
 857         u32 saveMCHBAR_RENDER_STANDBY;
 858         u32 savePCH_PORT_HOTPLUG;
 859 };
 860
 861 struct intel_gen6_power_mgmt {
 862         /* work and pm_iir are protected by dev_priv->irq_lock */
 863         struct work_struct work;
 864         u32 pm_iir;
 865
 866         /* The below variables an all the rps hw state are protected by
 867          * dev->struct mutext. */
 868         u8 cur_delay;
 869         u8 min_delay;
 870         u8 max_delay;
 871         u8 rpe_delay;
 872         u8 rp1_delay;
 873         u8 rp0_delay;
 874         u8 hw_max;
 875
 876         int last_adj;
 877         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 878
 879         bool enabled;
 880         struct delayed_work delayed_resume_work;
 881
 882         /*
 883          * Protects RPS/RC6 register access and PCU communication.
 884          * Must be taken after struct_mutex if nested.
 885          */
 886         struct mutex hw_lock;
 887 };
 888
 889 /* defined intel_pm.c */
 890 extern spinlock_t mchdev_lock;
 891
 892 struct intel_ilk_power_mgmt {
 893         u8 cur_delay;
 894         u8 min_delay;
 895         u8 max_delay;
 896         u8 fmax;
 897         u8 fstart;
 898
 899         u64 last_count1;
 900         unsigned long last_time1;
 901         unsigned long chipset_power;
 902         u64 last_count2;
 903         struct timespec last_time2;
 904         unsigned long gfx_power;
 905         u8 corr;
 906
 907         int c_m;
 908         int r_t;
 909
 910         struct drm_i915_gem_object *pwrctx;
 911         struct drm_i915_gem_object *renderctx;
 912 };
 913
 914 /* Power well structure for haswell */
 915 struct i915_power_well {
 916         /* power well enable/disable usage count */
 917         int count;
 918 };
 919
 920 #define I915_MAX_POWER_WELLS 1
 921
 922 struct i915_power_domains {
 923         /*
 924          * Power wells needed for initialization at driver init and suspend
 925          * time are on. They are kept on until after the first modeset.
 926          */
 927         bool init_power_on;
 928
 929         struct mutex lock;
 930         struct i915_power_well power_wells[I915_MAX_POWER_WELLS];
 931 };
 932
 933 struct i915_dri1_state {
 934         unsigned allow_batchbuffer : 1;
 935         u32 __iomem *gfx_hws_cpu_addr;
 936
 937         unsigned int cpp;
 938         int back_offset;
 939         int front_offset;
 940         int current_page;
 941         int page_flipping;
 942
 943         uint32_t counter;
 944 };
 945
 946 struct i915_ums_state {
 947         /**
 948          * Flag if the X Server, and thus DRM, is not currently in
 949          * control of the device.
 950          *
 951          * This is set between LeaveVT and EnterVT.  It needs to be
 952          * replaced with a semaphore.  It also needs to be
 953          * transitioned away from for kernel modesetting.
 954          */
 955         int mm_suspended;
 956 };
 957
 958 #define MAX_L3_SLICES 2
 959 struct intel_l3_parity {
 960         u32 *remap_info[MAX_L3_SLICES];
 961         struct work_struct error_work;
 962         int which_slice;
 963 };
 964
 965 struct i915_gem_mm {
 966         /** Memory allocator for GTT stolen memory */
 967         struct drm_mm stolen;
 968         /** List of all objects in gtt_space. Used to restore gtt
 969          * mappings on resume */
 970         struct list_head bound_list;
 971         /**
 972          * List of objects which are not bound to the GTT (thus
 973          * are idle and not used by the GPU) but still have
 974          * (presumably uncached) pages still attached.
 975          */
 976         struct list_head unbound_list;
 977
 978         /** Usable portion of the GTT for GEM */
 979         unsigned long stolen_base; /* limited to low memory (32-bit) */
 980
 981         /** PPGTT used for aliasing the PPGTT with the GTT */
 982         struct i915_hw_ppgtt *aliasing_ppgtt;
 983
 984         struct shrinker inactive_shrinker;
 985         bool shrinker_no_lock_stealing;
 986
 987         /** LRU list of objects with fence regs on them. */
 988         struct list_head fence_list;
 989
 990         /**
 991          * We leave the user IRQ off as much as possible,
 992          * but this means that requests will finish and never
 993          * be retired once the system goes idle. Set a timer to
 994          * fire periodically while the ring is running. When it
 995          * fires, go retire requests.
 996          */
 997         struct delayed_work retire_work;
 998
 999         /**
1000          * When we detect an idle GPU, we want to turn on
1001          * powersaving features. So once we see that there
1002          * are no more requests outstanding and no more
1003          * arrive within a small period of time, we fire
1004          * off the idle_work.
1005          */
1006         struct delayed_work idle_work;
1007
1008         /**
1009          * Are we in a non-interruptible section of code like
1010          * modesetting?
1011          */
1012         bool interruptible;
1013
1014         /** Bit 6 swizzling required for X tiling */
1015         uint32_t bit_6_swizzle_x;
1016         /** Bit 6 swizzling required for Y tiling */
1017         uint32_t bit_6_swizzle_y;
1018
1019         /* storage for physical objects */
1020         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1021
1022         /* accounting, useful for userland debugging */
1023         spinlock_t object_stat_lock;
1024         size_t object_memory;
1025         u32 object_count;
1026 };
1027
1028 struct drm_i915_error_state_buf {
1029         unsigned bytes;
1030         unsigned size;
1031         int err;
1032         u8 *buf;
1033         loff_t start;
1034         loff_t pos;
1035 };
1036
1037 struct i915_error_state_file_priv {
1038         struct drm_device *dev;
1039         struct drm_i915_error_state *error;
1040 };
1041
1042 struct i915_gpu_error {
1043         /* For hangcheck timer */
1044 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1045 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1046         /* Hang gpu twice in this window and your context gets banned */
1047 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1048
1049         struct timer_list hangcheck_timer;
1050
1051         /* For reset and error_state handling. */
1052         spinlock_t lock;
1053         /* Protected by the above dev->gpu_error.lock. */
1054         struct drm_i915_error_state *first_error;
1055         struct work_struct work;
1056
1057
1058         unsigned long missed_irq_rings;
1059
1060         /**
1061          * State variable and reset counter controlling the reset flow
1062          *
1063          * Upper bits are for the reset counter.  This counter is used by the
1064          * wait_seqno code to race-free noticed that a reset event happened and
1065          * that it needs to restart the entire ioctl (since most likely the
1066          * seqno it waited for won't ever signal anytime soon).
1067          *
1068          * This is important for lock-free wait paths, where no contended lock
1069          * naturally enforces the correct ordering between the bail-out of the
1070          * waiter and the gpu reset work code.
1071          *
1072          * Lowest bit controls the reset state machine: Set means a reset is in
1073          * progress. This state will (presuming we don't have any bugs) decay
1074          * into either unset (successful reset) or the special WEDGED value (hw
1075          * terminally sour). All waiters on the reset_queue will be woken when
1076          * that happens.
1077          */
1078         atomic_t reset_counter;
1079
1080         /**
1081          * Special values/flags for reset_counter
1082          *
1083          * Note that the code relies on
1084          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1085          * being true.
1086          */
1087 #define I915_RESET_IN_PROGRESS_FLAG     1
1088 #define I915_WEDGED                     0xffffffff
1089
1090         /**
1091          * Waitqueue to signal when the reset has completed. Used by clients
1092          * that wait for dev_priv->mm.wedged to settle.
1093          */
1094         wait_queue_head_t reset_queue;
1095
1096         /* For gpu hang simulation. */
1097         unsigned int stop_rings;
1098
1099         /* For missed irq/seqno simulation. */
1100         unsigned int test_irq_rings;
1101 };
1102
1103 enum modeset_restore {
1104         MODESET_ON_LID_OPEN,
1105         MODESET_DONE,
1106         MODESET_SUSPENDED,
1107 };
1108
1109 struct ddi_vbt_port_info {
1110         uint8_t hdmi_level_shift;
1111
1112         uint8_t supports_dvi:1;
1113         uint8_t supports_hdmi:1;
1114         uint8_t supports_dp:1;
1115 };
1116
1117 struct intel_vbt_data {
1118         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1119         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1120
1121         /* Feature bits */
1122         unsigned int int_tv_support:1;
1123         unsigned int lvds_dither:1;
1124         unsigned int lvds_vbt:1;
1125         unsigned int int_crt_support:1;
1126         unsigned int lvds_use_ssc:1;
1127         unsigned int display_clock_mode:1;
1128         unsigned int fdi_rx_polarity_inverted:1;
1129         int lvds_ssc_freq;
1130         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1131
1132         /* eDP */
1133         int edp_rate;
1134         int edp_lanes;
1135         int edp_preemphasis;
1136         int edp_vswing;
1137         bool edp_initialized;
1138         bool edp_support;
1139         int edp_bpp;
1140         struct edp_power_seq edp_pps;
1141
1142         /* MIPI DSI */
1143         struct {
1144                 u16 panel_id;
1145         } dsi;
1146
1147         int crt_ddc_pin;
1148
1149         int child_dev_num;
1150         union child_device_config *child_dev;
1151
1152         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1153 };
1154
1155 enum intel_ddb_partitioning {
1156         INTEL_DDB_PART_1_2,
1157         INTEL_DDB_PART_5_6, /* IVB+ */
1158 };
1159
1160 struct intel_wm_level {
1161         bool enable;
1162         uint32_t pri_val;
1163         uint32_t spr_val;
1164         uint32_t cur_val;
1165         uint32_t fbc_val;
1166 };
1167
1168 struct hsw_wm_values {
1169         uint32_t wm_pipe[3];
1170         uint32_t wm_lp[3];
1171         uint32_t wm_lp_spr[3];
1172         uint32_t wm_linetime[3];
1173         bool enable_fbc_wm;
1174         enum intel_ddb_partitioning partitioning;
1175 };
1176
1177 /*
1178  * This struct tracks the state needed for the Package C8+ feature.
1179  *
1180  * Package states C8 and deeper are really deep PC states that can only be
1181  * reached when all the devices on the system allow it, so even if the graphics
1182  * device allows PC8+, it doesn't mean the system will actually get to these
1183  * states.
1184  *
1185  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1186  * is disabled and the GPU is idle. When these conditions are met, we manually
1187  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1188  * refclk to Fclk.
1189  *
1190  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1191  * the state of some registers, so when we come back from PC8+ we need to
1192  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1193  * need to take care of the registers kept by RC6.
1194  *
1195  * The interrupt disabling is part of the requirements. We can only leave the
1196  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1197  * can lock the machine.
1198  *
1199  * Ideally every piece of our code that needs PC8+ disabled would call
1200  * hsw_disable_package_c8, which would increment disable_count and prevent the
1201  * system from reaching PC8+. But we don't have a symmetric way to do this for
1202  * everything, so we have the requirements_met and gpu_idle variables. When we
1203  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1204  * increase it in the opposite case. The requirements_met variable is true when
1205  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1206  * variable is true when the GPU is idle.
1207  *
1208  * In addition to everything, we only actually enable PC8+ if disable_count
1209  * stays at zero for at least some seconds. This is implemented with the
1210  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1211  * consecutive times when all screens are disabled and some background app
1212  * queries the state of our connectors, or we have some application constantly
1213  * waking up to use the GPU. Only after the enable_work function actually
1214  * enables PC8+ the "enable" variable will become true, which means that it can
1215  * be false even if disable_count is 0.
1216  *
1217  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1218  * goes back to false exactly before we reenable the IRQs. We use this variable
1219  * to check if someone is trying to enable/disable IRQs while they're supposed
1220  * to be disabled. This shouldn't happen and we'll print some error messages in
1221  * case it happens, but if it actually happens we'll also update the variables
1222  * inside struct regsave so when we restore the IRQs they will contain the
1223  * latest expected values.
1224  *
1225  * For more, read "Display Sequences for Package C8" on our documentation.
1226  */
1227 struct i915_package_c8 {
1228         bool requirements_met;
1229         bool gpu_idle;
1230         bool irqs_disabled;
1231         /* Only true after the delayed work task actually enables it. */
1232         bool enabled;
1233         int disable_count;
1234         struct mutex lock;
1235         struct delayed_work enable_work;
1236
1237         struct {
1238                 uint32_t deimr;
1239                 uint32_t sdeimr;
1240                 uint32_t gtimr;
1241                 uint32_t gtier;
1242                 uint32_t gen6_pmimr;
1243         } regsave;
1244 };
1245
1246 enum intel_pipe_crc_source {
1247         INTEL_PIPE_CRC_SOURCE_NONE,
1248         INTEL_PIPE_CRC_SOURCE_PLANE1,
1249         INTEL_PIPE_CRC_SOURCE_PLANE2,
1250         INTEL_PIPE_CRC_SOURCE_PF,
1251         INTEL_PIPE_CRC_SOURCE_PIPE,
1252         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1253         INTEL_PIPE_CRC_SOURCE_TV,
1254         INTEL_PIPE_CRC_SOURCE_DP_B,
1255         INTEL_PIPE_CRC_SOURCE_DP_C,
1256         INTEL_PIPE_CRC_SOURCE_DP_D,
1257         INTEL_PIPE_CRC_SOURCE_AUTO,
1258         INTEL_PIPE_CRC_SOURCE_MAX,
1259 };
1260
1261 struct intel_pipe_crc_entry {
1262         uint32_t frame;
1263         uint32_t crc[5];
1264 };
1265
1266 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1267 struct intel_pipe_crc {
1268         spinlock_t lock;
1269         bool opened;            /* exclusive access to the result file */
1270         struct intel_pipe_crc_entry *entries;
1271         enum intel_pipe_crc_source source;
1272         int head, tail;
1273         wait_queue_head_t wq;
1274 };
1275
1276 typedef struct drm_i915_private {
1277         struct drm_device *dev;
1278         struct kmem_cache *slab;
1279
1280         const struct intel_device_info *info;
1281
1282         int relative_constants_mode;
1283
1284         void __iomem *regs;
1285
1286         struct intel_uncore uncore;
1287
1288         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1289
1290
1291         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1292          * controller on different i2c buses. */
1293         struct mutex gmbus_mutex;
1294
1295         /**
1296          * Base address of the gmbus and gpio block.
1297          */
1298         uint32_t gpio_mmio_base;
1299
1300         wait_queue_head_t gmbus_wait_queue;
1301
1302         struct pci_dev *bridge_dev;
1303         struct intel_ring_buffer ring[I915_NUM_RINGS];
1304         uint32_t last_seqno, next_seqno;
1305
1306         drm_dma_handle_t *status_page_dmah;
1307         struct resource mch_res;
1308
1309         atomic_t irq_received;
1310
1311         /* protects the irq masks */
1312         spinlock_t irq_lock;
1313
1314         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1315         struct pm_qos_request pm_qos;
1316
1317         /* DPIO indirect register protection */
1318         struct mutex dpio_lock;
1319
1320         /** Cached value of IMR to avoid reads in updating the bitfield */
1321         u32 irq_mask;
1322         u32 gt_irq_mask;
1323         u32 pm_irq_mask;
1324
1325         struct work_struct hotplug_work;
1326         bool enable_hotplug_processing;
1327         struct {
1328                 unsigned long hpd_last_jiffies;
1329                 int hpd_cnt;
1330                 enum {
1331                         HPD_ENABLED = 0,
1332                         HPD_DISABLED = 1,
1333                         HPD_MARK_DISABLED = 2
1334                 } hpd_mark;
1335         } hpd_stats[HPD_NUM_PINS];
1336         u32 hpd_event_bits;
1337         struct timer_list hotplug_reenable_timer;
1338
1339         int num_plane;
1340
1341         struct i915_fbc fbc;
1342         struct intel_opregion opregion;
1343         struct intel_vbt_data vbt;
1344
1345         /* overlay */
1346         struct intel_overlay *overlay;
1347         unsigned int sprite_scaling_enabled;
1348
1349         /* backlight */
1350         struct {
1351                 int level;
1352                 bool enabled;
1353                 spinlock_t lock; /* bl registers and the above bl fields */
1354                 struct backlight_device *device;
1355         } backlight;
1356
1357         /* LVDS info */
1358         bool no_aux_handshake;
1359
1360         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1361         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1362         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1363
1364         unsigned int fsb_freq, mem_freq, is_ddr3;
1365
1366         /**
1367          * wq - Driver workqueue for GEM.
1368          *
1369          * NOTE: Work items scheduled here are not allowed to grab any modeset
1370          * locks, for otherwise the flushing done in the pageflip code will
1371          * result in deadlocks.
1372          */
1373         struct workqueue_struct *wq;
1374
1375         /* Display functions */
1376         struct drm_i915_display_funcs display;
1377
1378         /* PCH chipset type */
1379         enum intel_pch pch_type;
1380         unsigned short pch_id;
1381
1382         unsigned long quirks;
1383
1384         enum modeset_restore modeset_restore;
1385         struct mutex modeset_restore_lock;
1386
1387         struct list_head vm_list; /* Global list of all address spaces */
1388         struct i915_gtt gtt; /* VMA representing the global address space */
1389
1390         struct i915_gem_mm mm;
1391
1392         /* Kernel Modesetting */
1393
1394         struct sdvo_device_mapping sdvo_mappings[2];
1395
1396         struct drm_crtc *plane_to_crtc_mapping[3];
1397         struct drm_crtc *pipe_to_crtc_mapping[3];
1398         wait_queue_head_t pending_flip_queue;
1399
1400 #ifdef CONFIG_DEBUG_FS
1401         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1402 #endif
1403
1404         int num_shared_dpll;
1405         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1406         struct intel_ddi_plls ddi_plls;
1407
1408         /* Reclocking support */
1409         bool render_reclock_avail;
1410         bool lvds_downclock_avail;
1411         /* indicates the reduced downclock for LVDS*/
1412         int lvds_downclock;
1413         u16 orig_clock;
1414
1415         bool mchbar_need_disable;
1416
1417         struct intel_l3_parity l3_parity;
1418
1419         /* Cannot be determined by PCIID. You must always read a register. */
1420         size_t ellc_size;
1421
1422         /* gen6+ rps state */
1423         struct intel_gen6_power_mgmt rps;
1424
1425         /* ilk-only ips/rps state. Everything in here is protected by the global
1426          * mchdev_lock in intel_pm.c */
1427         struct intel_ilk_power_mgmt ips;
1428
1429         struct i915_power_domains power_domains;
1430
1431         struct i915_psr psr;
1432
1433         struct i915_gpu_error gpu_error;
1434
1435         struct drm_i915_gem_object *vlv_pctx;
1436
1437 #ifdef CONFIG_DRM_I915_FBDEV
1438         /* list of fbdev register on this device */
1439         struct intel_fbdev *fbdev;
1440 #endif
1441
1442         /*
1443          * The console may be contended at resume, but we don't
1444          * want it to block on it.
1445          */
1446         struct work_struct console_resume_work;
1447
1448         struct drm_property *broadcast_rgb_property;
1449         struct drm_property *force_audio_property;
1450
1451         bool hw_contexts_disabled;
1452         uint32_t hw_context_size;
1453         struct list_head context_list;
1454
1455         u32 fdi_rx_config;
1456
1457         struct i915_suspend_saved_registers regfile;
1458
1459         struct {
1460                 /*
1461                  * Raw watermark latency values:
1462                  * in 0.1us units for WM0,
1463                  * in 0.5us units for WM1+.
1464                  */
1465                 /* primary */
1466                 uint16_t pri_latency[5];
1467                 /* sprite */
1468                 uint16_t spr_latency[5];
1469                 /* cursor */
1470                 uint16_t cur_latency[5];
1471
1472                 /* current hardware state */
1473                 struct hsw_wm_values hw;
1474         } wm;
1475
1476         struct i915_package_c8 pc8;
1477
1478         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1479          * here! */
1480         struct i915_dri1_state dri1;
1481         /* Old ums support infrastructure, same warning applies. */
1482         struct i915_ums_state ums;
1483 } drm_i915_private_t;
1484
1485 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1486 {
1487         return dev->dev_private;
1488 }
1489
1490 /* Iterate over initialised rings */
1491 #define for_each_ring(ring__, dev_priv__, i__) \
1492         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1493                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1494
1495 enum hdmi_force_audio {
1496         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1497         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1498         HDMI_AUDIO_AUTO,                /* trust EDID */
1499         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1500 };
1501
1502 #define I915_GTT_OFFSET_NONE ((u32)-1)
1503
1504 struct drm_i915_gem_object_ops {
1505         /* Interface between the GEM object and its backing storage.
1506          * get_pages() is called once prior to the use of the associated set
1507          * of pages before to binding them into the GTT, and put_pages() is
1508          * called after we no longer need them. As we expect there to be
1509          * associated cost with migrating pages between the backing storage
1510          * and making them available for the GPU (e.g. clflush), we may hold
1511          * onto the pages after they are no longer referenced by the GPU
1512          * in case they may be used again shortly (for example migrating the
1513          * pages to a different memory domain within the GTT). put_pages()
1514          * will therefore most likely be called when the object itself is
1515          * being released or under memory pressure (where we attempt to
1516          * reap pages for the shrinker).
1517          */
1518         int (*get_pages)(struct drm_i915_gem_object *);
1519         void (*put_pages)(struct drm_i915_gem_object *);
1520 };
1521
1522 struct drm_i915_gem_object {
1523         struct drm_gem_object base;
1524
1525         const struct drm_i915_gem_object_ops *ops;
1526
1527         /** List of VMAs backed by this object */
1528         struct list_head vma_list;
1529
1530         /** Stolen memory for this object, instead of being backed by shmem. */
1531         struct drm_mm_node *stolen;
1532         struct list_head global_list;
1533
1534         struct list_head ring_list;
1535         /** Used in execbuf to temporarily hold a ref */
1536         struct list_head obj_exec_link;
1537
1538         /**
1539          * This is set if the object is on the active lists (has pending
1540          * rendering and so a non-zero seqno), and is not set if it i s on
1541          * inactive (ready to be unbound) list.
1542          */
1543         unsigned int active:1;
1544
1545         /**
1546          * This is set if the object has been written to since last bound
1547          * to the GTT
1548          */
1549         unsigned int dirty:1;
1550
1551         /**
1552          * Fence register bits (if any) for this object.  Will be set
1553          * as needed when mapped into the GTT.
1554          * Protected by dev->struct_mutex.
1555          */
1556         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1557
1558         /**
1559          * Advice: are the backing pages purgeable?
1560          */
1561         unsigned int madv:2;
1562
1563         /**
1564          * Current tiling mode for the object.
1565          */
1566         unsigned int tiling_mode:2;
1567         /**
1568          * Whether the tiling parameters for the currently associated fence
1569          * register have changed. Note that for the purposes of tracking
1570          * tiling changes we also treat the unfenced register, the register
1571          * slot that the object occupies whilst it executes a fenced
1572          * command (such as BLT on gen2/3), as a "fence".
1573          */
1574         unsigned int fence_dirty:1;
1575
1576         /** How many users have pinned this object in GTT space. The following
1577          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1578          * (via user_pin_count), execbuffer (objects are not allowed multiple
1579          * times for the same batchbuffer), and the framebuffer code. When
1580          * switching/pageflipping, the framebuffer code has at most two buffers
1581          * pinned per crtc.
1582          *
1583          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1584          * bits with absolutely no headroom. So use 4 bits. */
1585         unsigned int pin_count:4;
1586 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1587
1588         /**
1589          * Is the object at the current location in the gtt mappable and
1590          * fenceable? Used to avoid costly recalculations.
1591          */
1592         unsigned int map_and_fenceable:1;
1593
1594         /**
1595          * Whether the current gtt mapping needs to be mappable (and isn't just
1596          * mappable by accident). Track pin and fault separate for a more
1597          * accurate mappable working set.
1598          */
1599         unsigned int fault_mappable:1;
1600         unsigned int pin_mappable:1;
1601         unsigned int pin_display:1;
1602
1603         /*
1604          * Is the GPU currently using a fence to access this buffer,
1605          */
1606         unsigned int pending_fenced_gpu_access:1;
1607         unsigned int fenced_gpu_access:1;
1608
1609         unsigned int cache_level:3;
1610
1611         unsigned int has_aliasing_ppgtt_mapping:1;
1612         unsigned int has_global_gtt_mapping:1;
1613         unsigned int has_dma_mapping:1;
1614
1615         struct sg_table *pages;
1616         int pages_pin_count;
1617
1618         /* prime dma-buf support */
1619         void *dma_buf_vmapping;
1620         int vmapping_count;
1621
1622         struct intel_ring_buffer *ring;
1623
1624         /** Breadcrumb of last rendering to the buffer. */
1625         uint32_t last_read_seqno;
1626         uint32_t last_write_seqno;
1627         /** Breadcrumb of last fenced GPU access to the buffer. */
1628         uint32_t last_fenced_seqno;
1629
1630         /** Current tiling stride for the object, if it's tiled. */
1631         uint32_t stride;
1632
1633         /** References from framebuffers, locks out tiling changes. */
1634         unsigned long framebuffer_references;
1635
1636         /** Record of address bit 17 of each page at last unbind. */
1637         unsigned long *bit_17;
1638
1639         /** User space pin count and filp owning the pin */
1640         unsigned long user_pin_count;
1641         struct drm_file *pin_filp;
1642
1643         /** for phy allocated objects */
1644         struct drm_i915_gem_phys_object *phys_obj;
1645 };
1646 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1647
1648 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1649
1650 /**
1651  * Request queue structure.
1652  *
1653  * The request queue allows us to note sequence numbers that have been emitted
1654  * and may be associated with active buffers to be retired.
1655  *
1656  * By keeping this list, we can avoid having to do questionable
1657  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1658  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1659  */
1660 struct drm_i915_gem_request {
1661         /** On Which ring this request was generated */
1662         struct intel_ring_buffer *ring;
1663
1664         /** GEM sequence number associated with this request. */
1665         uint32_t seqno;
1666
1667         /** Position in the ringbuffer of the start of the request */
1668         u32 head;
1669
1670         /** Position in the ringbuffer of the end of the request */
1671         u32 tail;
1672
1673         /** Context related to this request */
1674         struct i915_hw_context *ctx;
1675
1676         /** Batch buffer related to this request if any */
1677         struct drm_i915_gem_object *batch_obj;
1678
1679         /** Time at which this request was emitted, in jiffies. */
1680         unsigned long emitted_jiffies;
1681
1682         /** global list entry for this request */
1683         struct list_head list;
1684
1685         struct drm_i915_file_private *file_priv;
1686         /** file_priv list entry for this request */
1687         struct list_head client_list;
1688 };
1689
1690 struct drm_i915_file_private {
1691         struct drm_i915_private *dev_priv;
1692
1693         struct {
1694                 spinlock_t lock;
1695                 struct list_head request_list;
1696                 struct delayed_work idle_work;
1697         } mm;
1698         struct idr context_idr;
1699
1700         struct i915_ctx_hang_stats hang_stats;
1701         atomic_t rps_wait_boost;
1702 };
1703
1704 #define INTEL_INFO(dev) (to_i915(dev)->info)
1705
1706 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1707 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1708 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1709 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1710 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1711 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1712 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1713 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1714 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1715 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1716 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1717 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1718 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1719 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1720 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1721 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1722 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1723 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1724 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1725                                  (dev)->pdev->device == 0x0152 || \
1726                                  (dev)->pdev->device == 0x015a)
1727 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1728                                  (dev)->pdev->device == 0x0106 || \
1729                                  (dev)->pdev->device == 0x010A)
1730 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1731 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1732 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1733 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1734                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1735 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1736                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1737 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1738                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1739 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1740
1741 /*
1742  * The genX designation typically refers to the render engine, so render
1743  * capability related checks should use IS_GEN, while display and other checks
1744  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1745  * chips, etc.).
1746  */
1747 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1748 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1749 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1750 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1751 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1752 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1753
1754 #define RENDER_RING             (1<<RCS)
1755 #define BSD_RING                (1<<VCS)
1756 #define BLT_RING                (1<<BCS)
1757 #define VEBOX_RING              (1<<VECS)
1758 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1759 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1760 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1761 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1762 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1763 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1764
1765 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1766 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1767
1768 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1769 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1770
1771 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1772 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1773
1774 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1775  * rows, which changed the alignment requirements and fence programming.
1776  */
1777 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1778                                                       IS_I915GM(dev)))
1779 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1780 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1781 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1782 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1783 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1784
1785 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1786 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1787 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1788
1789 #define HAS_IPS(dev)            (IS_ULT(dev))
1790
1791 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1792 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1793 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1794 #define HAS_PSR(dev)            (IS_HASWELL(dev))
1795
1796 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1797 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1798 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1799 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1800 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1801 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1802
1803 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1804 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1805 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1806 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1807 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1808 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1809
1810 /* DPF == dynamic parity feature */
1811 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1812 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1813
1814 #define GT_FREQUENCY_MULTIPLIER 50
1815
1816 #include "i915_trace.h"
1817
1818 extern const struct drm_ioctl_desc i915_ioctls[];
1819 extern int i915_max_ioctl;
1820 extern unsigned int i915_fbpercrtc __always_unused;
1821 extern int i915_panel_ignore_lid __read_mostly;
1822 extern unsigned int i915_powersave __read_mostly;
1823 extern int i915_semaphores __read_mostly;
1824 extern unsigned int i915_lvds_downclock __read_mostly;
1825 extern int i915_lvds_channel_mode __read_mostly;
1826 extern int i915_panel_use_ssc __read_mostly;
1827 extern int i915_vbt_sdvo_panel_type __read_mostly;
1828 extern int i915_enable_rc6 __read_mostly;
1829 extern int i915_enable_fbc __read_mostly;
1830 extern bool i915_enable_hangcheck __read_mostly;
1831 extern int i915_enable_ppgtt __read_mostly;
1832 extern int i915_enable_psr __read_mostly;
1833 extern unsigned int i915_preliminary_hw_support __read_mostly;
1834 extern int i915_disable_power_well __read_mostly;
1835 extern int i915_enable_ips __read_mostly;
1836 extern bool i915_fastboot __read_mostly;
1837 extern int i915_enable_pc8 __read_mostly;
1838 extern int i915_pc8_timeout __read_mostly;
1839 extern bool i915_prefault_disable __read_mostly;
1840
1841 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1842 extern int i915_resume(struct drm_device *dev);
1843 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1844 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1845
1846                                 /* i915_dma.c */
1847 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1848 extern void i915_kernel_lost_context(struct drm_device * dev);
1849 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1850 extern int i915_driver_unload(struct drm_device *);
1851 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1852 extern void i915_driver_lastclose(struct drm_device * dev);
1853 extern void i915_driver_preclose(struct drm_device *dev,
1854                                  struct drm_file *file_priv);
1855 extern void i915_driver_postclose(struct drm_device *dev,
1856                                   struct drm_file *file_priv);
1857 extern int i915_driver_device_is_agp(struct drm_device * dev);
1858 #ifdef CONFIG_COMPAT
1859 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1860                               unsigned long arg);
1861 #endif
1862 extern int i915_emit_box(struct drm_device *dev,
1863                          struct drm_clip_rect *box,
1864                          int DR1, int DR4);
1865 extern int intel_gpu_reset(struct drm_device *dev);
1866 extern int i915_reset(struct drm_device *dev);
1867 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1868 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1869 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1870 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1871
1872 extern void intel_console_resume(struct work_struct *work);
1873
1874 /* i915_irq.c */
1875 void i915_queue_hangcheck(struct drm_device *dev);
1876 void i915_handle_error(struct drm_device *dev, bool wedged);
1877
1878 extern void intel_irq_init(struct drm_device *dev);
1879 extern void intel_pm_init(struct drm_device *dev);
1880 extern void intel_hpd_init(struct drm_device *dev);
1881 extern void intel_pm_init(struct drm_device *dev);
1882
1883 extern void intel_uncore_sanitize(struct drm_device *dev);
1884 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1885 extern void intel_uncore_init(struct drm_device *dev);
1886 extern void intel_uncore_clear_errors(struct drm_device *dev);
1887 extern void intel_uncore_check_errors(struct drm_device *dev);
1888 extern void intel_uncore_fini(struct drm_device *dev);
1889
1890 void
1891 i915_enable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe, u32 mask);
1892
1893 void
1894 i915_disable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe, u32 mask);
1895
1896 /* i915_gem.c */
1897 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1898                         struct drm_file *file_priv);
1899 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1900                           struct drm_file *file_priv);
1901 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1902                          struct drm_file *file_priv);
1903 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1904                           struct drm_file *file_priv);
1905 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1906                         struct drm_file *file_priv);
1907 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1908                         struct drm_file *file_priv);
1909 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1910                               struct drm_file *file_priv);
1911 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1912                              struct drm_file *file_priv);
1913 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1914                         struct drm_file *file_priv);
1915 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1916                          struct drm_file *file_priv);
1917 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1918                        struct drm_file *file_priv);
1919 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1920                          struct drm_file *file_priv);
1921 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1922                         struct drm_file *file_priv);
1923 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1924                                struct drm_file *file);
1925 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1926                                struct drm_file *file);
1927 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1928                             struct drm_file *file_priv);
1929 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1930                            struct drm_file *file_priv);
1931 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1932                            struct drm_file *file_priv);
1933 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1934                            struct drm_file *file_priv);
1935 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1936                         struct drm_file *file_priv);
1937 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1938                         struct drm_file *file_priv);
1939 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1940                                 struct drm_file *file_priv);
1941 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1942                         struct drm_file *file_priv);
1943 void i915_gem_load(struct drm_device *dev);
1944 void *i915_gem_object_alloc(struct drm_device *dev);
1945 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1946 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1947                          const struct drm_i915_gem_object_ops *ops);
1948 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1949                                                   size_t size);
1950 void i915_gem_free_object(struct drm_gem_object *obj);
1951 void i915_gem_vma_destroy(struct i915_vma *vma);
1952
1953 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1954                                      struct i915_address_space *vm,
1955                                      uint32_t alignment,
1956                                      bool map_and_fenceable,
1957                                      bool nonblocking);
1958 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1959 int __must_check i915_vma_unbind(struct i915_vma *vma);
1960 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1961 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1962 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1963 void i915_gem_lastclose(struct drm_device *dev);
1964
1965 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1966 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1967 {
1968         struct sg_page_iter sg_iter;
1969
1970         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1971                 return sg_page_iter_page(&sg_iter);
1972
1973         return NULL;
1974 }
1975 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1976 {
1977         BUG_ON(obj->pages == NULL);
1978         obj->pages_pin_count++;
1979 }
1980 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1981 {
1982         BUG_ON(obj->pages_pin_count == 0);
1983         obj->pages_pin_count--;
1984 }
1985
1986 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1987 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1988                          struct intel_ring_buffer *to);
1989 void i915_vma_move_to_active(struct i915_vma *vma,
1990                              struct intel_ring_buffer *ring);
1991 int i915_gem_dumb_create(struct drm_file *file_priv,
1992                          struct drm_device *dev,
1993                          struct drm_mode_create_dumb *args);
1994 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1995                       uint32_t handle, uint64_t *offset);
1996 /**
1997  * Returns true if seq1 is later than seq2.
1998  */
1999 static inline bool
2000 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2001 {
2002         return (int32_t)(seq1 - seq2) >= 0;
2003 }
2004
2005 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2006 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2007 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2008 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2009
2010 static inline bool
2011 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2012 {
2013         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2014                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2015                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2016                 return true;
2017         } else
2018                 return false;
2019 }
2020
2021 static inline void
2022 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2023 {
2024         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2025                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2026                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2027                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2028         }
2029 }
2030
2031 bool i915_gem_retire_requests(struct drm_device *dev);
2032 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
2033 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2034                                       bool interruptible);
2035 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2036 {
2037         return unlikely(atomic_read(&error->reset_counter)
2038                         & I915_RESET_IN_PROGRESS_FLAG);
2039 }
2040
2041 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2042 {
2043         return atomic_read(&error->reset_counter) == I915_WEDGED;
2044 }
2045
2046 void i915_gem_reset(struct drm_device *dev);
2047 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2048 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2049 int __must_check i915_gem_init(struct drm_device *dev);
2050 int __must_check i915_gem_init_hw(struct drm_device *dev);
2051 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2052 void i915_gem_init_swizzling(struct drm_device *dev);
2053 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2054 int __must_check i915_gpu_idle(struct drm_device *dev);
2055 int __must_check i915_gem_suspend(struct drm_device *dev);
2056 int __i915_add_request(struct intel_ring_buffer *ring,
2057                        struct drm_file *file,
2058                        struct drm_i915_gem_object *batch_obj,
2059                        u32 *seqno);
2060 #define i915_add_request(ring, seqno) \
2061         __i915_add_request(ring, NULL, NULL, seqno)
2062 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2063                                  uint32_t seqno);
2064 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2065 int __must_check
2066 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2067                                   bool write);
2068 int __must_check
2069 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2070 int __must_check
2071 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2072                                      u32 alignment,
2073                                      struct intel_ring_buffer *pipelined);
2074 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2075 int i915_gem_attach_phys_object(struct drm_device *dev,
2076                                 struct drm_i915_gem_object *obj,
2077                                 int id,
2078                                 int align);
2079 void i915_gem_detach_phys_object(struct drm_device *dev,
2080                                  struct drm_i915_gem_object *obj);
2081 void i915_gem_free_all_phys_object(struct drm_device *dev);
2082 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2083 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2084
2085 uint32_t
2086 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2087 uint32_t
2088 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2089                             int tiling_mode, bool fenced);
2090
2091 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2092                                     enum i915_cache_level cache_level);
2093
2094 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2095                                 struct dma_buf *dma_buf);
2096
2097 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2098                                 struct drm_gem_object *gem_obj, int flags);
2099
2100 void i915_gem_restore_fences(struct drm_device *dev);
2101
2102 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2103                                   struct i915_address_space *vm);
2104 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2105 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2106                         struct i915_address_space *vm);
2107 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2108                                 struct i915_address_space *vm);
2109 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2110                                      struct i915_address_space *vm);
2111 struct i915_vma *
2112 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2113                                   struct i915_address_space *vm);
2114
2115 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2116
2117 /* Some GGTT VM helpers */
2118 #define obj_to_ggtt(obj) \
2119         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2120 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2121 {
2122         struct i915_address_space *ggtt =
2123                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2124         return vm == ggtt;
2125 }
2126
2127 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2128 {
2129         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2130 }
2131
2132 static inline unsigned long
2133 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2134 {
2135         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2136 }
2137
2138 static inline unsigned long
2139 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2140 {
2141         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2142 }
2143
2144 static inline int __must_check
2145 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2146                       uint32_t alignment,
2147                       bool map_and_fenceable,
2148                       bool nonblocking)
2149 {
2150         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2151                                    map_and_fenceable, nonblocking);
2152 }
2153
2154 /* i915_gem_context.c */
2155 void i915_gem_context_init(struct drm_device *dev);
2156 void i915_gem_context_fini(struct drm_device *dev);
2157 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2158 int i915_switch_context(struct intel_ring_buffer *ring,
2159                         struct drm_file *file, int to_id);
2160 void i915_gem_context_free(struct kref *ctx_ref);
2161 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2162 {
2163         kref_get(&ctx->ref);
2164 }
2165
2166 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2167 {
2168         kref_put(&ctx->ref, i915_gem_context_free);
2169 }
2170
2171 struct i915_ctx_hang_stats * __must_check
2172 i915_gem_context_get_hang_stats(struct drm_device *dev,
2173                                 struct drm_file *file,
2174                                 u32 id);
2175 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2176                                   struct drm_file *file);
2177 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2178                                    struct drm_file *file);
2179
2180 /* i915_gem_gtt.c */
2181 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
2182 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
2183                             struct drm_i915_gem_object *obj,
2184                             enum i915_cache_level cache_level);
2185 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
2186                               struct drm_i915_gem_object *obj);
2187
2188 void i915_check_and_clear_faults(struct drm_device *dev);
2189 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
2190 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2191 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2192 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
2193                                 enum i915_cache_level cache_level);
2194 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
2195 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2196 void i915_gem_init_global_gtt(struct drm_device *dev);
2197 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2198                                unsigned long mappable_end, unsigned long end);
2199 int i915_gem_gtt_init(struct drm_device *dev);
2200 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2201 {
2202         if (INTEL_INFO(dev)->gen < 6)
2203                 intel_gtt_chipset_flush();
2204 }
2205
2206
2207 /* i915_gem_evict.c */
2208 int __must_check i915_gem_evict_something(struct drm_device *dev,
2209                                           struct i915_address_space *vm,
2210                                           int min_size,
2211                                           unsigned alignment,
2212                                           unsigned cache_level,
2213                                           bool mappable,
2214                                           bool nonblock);
2215 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2216 int i915_gem_evict_everything(struct drm_device *dev);
2217
2218 /* i915_gem_stolen.c */
2219 int i915_gem_init_stolen(struct drm_device *dev);
2220 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2221 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2222 void i915_gem_cleanup_stolen(struct drm_device *dev);
2223 struct drm_i915_gem_object *
2224 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2225 struct drm_i915_gem_object *
2226 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2227                                                u32 stolen_offset,
2228                                                u32 gtt_offset,
2229                                                u32 size);
2230 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2231
2232 /* i915_gem_tiling.c */
2233 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2234 {
2235         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2236
2237         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2238                 obj->tiling_mode != I915_TILING_NONE;
2239 }
2240
2241 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2242 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2243 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2244
2245 /* i915_gem_debug.c */
2246 #if WATCH_LISTS
2247 int i915_verify_lists(struct drm_device *dev);
2248 #else
2249 #define i915_verify_lists(dev) 0
2250 #endif
2251
2252 /* i915_debugfs.c */
2253 int i915_debugfs_init(struct drm_minor *minor);
2254 void i915_debugfs_cleanup(struct drm_minor *minor);
2255 #ifdef CONFIG_DEBUG_FS
2256 void intel_display_crc_init(struct drm_device *dev);
2257 #else
2258 static inline void intel_display_crc_init(struct drm_device *dev) {}
2259 #endif
2260
2261 /* i915_gpu_error.c */
2262 __printf(2, 3)
2263 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2264 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2265                             const struct i915_error_state_file_priv *error);
2266 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2267                               size_t count, loff_t pos);
2268 static inline void i915_error_state_buf_release(
2269         struct drm_i915_error_state_buf *eb)
2270 {
2271         kfree(eb->buf);
2272 }
2273 void i915_capture_error_state(struct drm_device *dev);
2274 void i915_error_state_get(struct drm_device *dev,
2275                           struct i915_error_state_file_priv *error_priv);
2276 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2277 void i915_destroy_error_state(struct drm_device *dev);
2278
2279 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2280 const char *i915_cache_level_str(int type);
2281
2282 /* i915_suspend.c */
2283 extern int i915_save_state(struct drm_device *dev);
2284 extern int i915_restore_state(struct drm_device *dev);
2285
2286 /* i915_ums.c */
2287 void i915_save_display_reg(struct drm_device *dev);
2288 void i915_restore_display_reg(struct drm_device *dev);
2289
2290 /* i915_sysfs.c */
2291 void i915_setup_sysfs(struct drm_device *dev_priv);
2292 void i915_teardown_sysfs(struct drm_device *dev_priv);
2293
2294 /* intel_i2c.c */
2295 extern int intel_setup_gmbus(struct drm_device *dev);
2296 extern void intel_teardown_gmbus(struct drm_device *dev);
2297 static inline bool intel_gmbus_is_port_valid(unsigned port)
2298 {
2299         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2300 }
2301
2302 extern struct i2c_adapter *intel_gmbus_get_adapter(
2303                 struct drm_i915_private *dev_priv, unsigned port);
2304 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2305 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2306 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2307 {
2308         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2309 }
2310 extern void intel_i2c_reset(struct drm_device *dev);
2311
2312 /* intel_opregion.c */
2313 struct intel_encoder;
2314 extern int intel_opregion_setup(struct drm_device *dev);
2315 #ifdef CONFIG_ACPI
2316 extern void intel_opregion_init(struct drm_device *dev);
2317 extern void intel_opregion_fini(struct drm_device *dev);
2318 extern void intel_opregion_asle_intr(struct drm_device *dev);
2319 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2320                                          bool enable);
2321 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2322                                          pci_power_t state);
2323 #else
2324 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2325 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2326 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2327 static inline int
2328 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2329 {
2330         return 0;
2331 }
2332 static inline int
2333 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2334 {
2335         return 0;
2336 }
2337 #endif
2338
2339 /* intel_acpi.c */
2340 #ifdef CONFIG_ACPI
2341 extern void intel_register_dsm_handler(void);
2342 extern void intel_unregister_dsm_handler(void);
2343 #else
2344 static inline void intel_register_dsm_handler(void) { return; }
2345 static inline void intel_unregister_dsm_handler(void) { return; }
2346 #endif /* CONFIG_ACPI */
2347
2348 /* modesetting */
2349 extern void intel_modeset_init_hw(struct drm_device *dev);
2350 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2351 extern void intel_modeset_init(struct drm_device *dev);
2352 extern void intel_modeset_gem_init(struct drm_device *dev);
2353 extern void intel_modeset_cleanup(struct drm_device *dev);
2354 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2355 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2356                                          bool force_restore);
2357 extern void i915_redisable_vga(struct drm_device *dev);
2358 extern bool intel_fbc_enabled(struct drm_device *dev);
2359 extern void intel_disable_fbc(struct drm_device *dev);
2360 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2361 extern void intel_init_pch_refclk(struct drm_device *dev);
2362 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2363 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2364 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2365 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2366 extern void intel_detect_pch(struct drm_device *dev);
2367 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2368 extern int intel_enable_rc6(const struct drm_device *dev);
2369
2370 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2371 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2372                         struct drm_file *file);
2373
2374 /* overlay */
2375 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2376 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2377                                             struct intel_overlay_error_state *error);
2378
2379 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2380 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2381                                             struct drm_device *dev,
2382                                             struct intel_display_error_state *error);
2383
2384 /* On SNB platform, before reading ring registers forcewake bit
2385  * must be set to prevent GT core from power down and stale values being
2386  * returned.
2387  */
2388 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2389 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2390
2391 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2392 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2393
2394 /* intel_sideband.c */
2395 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2396 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2397 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2398 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2399 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2400 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2401 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2402 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2403 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2404 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2405 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2406 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2407 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2408 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2409                    enum intel_sbi_destination destination);
2410 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2411                      enum intel_sbi_destination destination);
2412
2413 int vlv_gpu_freq(int ddr_freq, int val);
2414 int vlv_freq_opcode(int ddr_freq, int val);
2415
2416 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2417 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2418
2419 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2420 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2421 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2422 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2423
2424 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2425 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2426 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2427 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2428
2429 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2430 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2431
2432 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2433 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2434
2435 /* "Broadcast RGB" property */
2436 #define INTEL_BROADCAST_RGB_AUTO 0
2437 #define INTEL_BROADCAST_RGB_FULL 1
2438 #define INTEL_BROADCAST_RGB_LIMITED 2
2439
2440 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2441 {
2442         if (HAS_PCH_SPLIT(dev))
2443                 return CPU_VGACNTRL;
2444         else if (IS_VALLEYVIEW(dev))
2445                 return VLV_VGACNTRL;
2446         else
2447                 return VGACNTRL;
2448 }
2449
2450 static inline void __user *to_user_ptr(u64 address)
2451 {
2452         return (void __user *)(uintptr_t)address;
2453 }
2454
2455 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2456 {
2457         unsigned long j = msecs_to_jiffies(m);
2458
2459         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2460 }
2461
2462 static inline unsigned long
2463 timespec_to_jiffies_timeout(const struct timespec *value)
2464 {
2465         unsigned long j = timespec_to_jiffies(value);
2466
2467         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2468 }
2469
2470 #endif