Pileus Git - ~andy/linux/blob - drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102         POWER_DOMAIN_VGA,
 103 };
 104
 105 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 106 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 107                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 108 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 109
 110 enum hpd_pin {
 111         HPD_NONE = 0,
 112         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 113         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 114         HPD_CRT,
 115         HPD_SDVO_B,
 116         HPD_SDVO_C,
 117         HPD_PORT_B,
 118         HPD_PORT_C,
 119         HPD_PORT_D,
 120         HPD_NUM_PINS
 121 };
 122
 123 #define I915_GEM_GPU_DOMAINS \
 124         (I915_GEM_DOMAIN_RENDER | \
 125          I915_GEM_DOMAIN_SAMPLER | \
 126          I915_GEM_DOMAIN_COMMAND | \
 127          I915_GEM_DOMAIN_INSTRUCTION | \
 128          I915_GEM_DOMAIN_VERTEX)
 129
 130 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 131
 132 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 133         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 134                 if ((intel_encoder)->base.crtc == (__crtc))
 135
 136 struct drm_i915_private;
 137
 138 enum intel_dpll_id {
 139         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 140         /* real shared dpll ids must be >= 0 */
 141         DPLL_ID_PCH_PLL_A,
 142         DPLL_ID_PCH_PLL_B,
 143 };
 144 #define I915_NUM_PLLS 2
 145
 146 struct intel_dpll_hw_state {
 147         uint32_t dpll;
 148         uint32_t dpll_md;
 149         uint32_t fp0;
 150         uint32_t fp1;
 151 };
 152
 153 struct intel_shared_dpll {
 154         int refcount; /* count of number of CRTCs sharing this PLL */
 155         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 156         bool on; /* is the PLL actually active? Disabled during modeset */
 157         const char *name;
 158         /* should match the index in the dev_priv->shared_dplls array */
 159         enum intel_dpll_id id;
 160         struct intel_dpll_hw_state hw_state;
 161         void (*mode_set)(struct drm_i915_private *dev_priv,
 162                          struct intel_shared_dpll *pll);
 163         void (*enable)(struct drm_i915_private *dev_priv,
 164                        struct intel_shared_dpll *pll);
 165         void (*disable)(struct drm_i915_private *dev_priv,
 166                         struct intel_shared_dpll *pll);
 167         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 168                              struct intel_shared_dpll *pll,
 169                              struct intel_dpll_hw_state *hw_state);
 170 };
 171
 172 /* Used by dp and fdi links */
 173 struct intel_link_m_n {
 174         uint32_t        tu;
 175         uint32_t        gmch_m;
 176         uint32_t        gmch_n;
 177         uint32_t        link_m;
 178         uint32_t        link_n;
 179 };
 180
 181 void intel_link_compute_m_n(int bpp, int nlanes,
 182                             int pixel_clock, int link_clock,
 183                             struct intel_link_m_n *m_n);
 184
 185 struct intel_ddi_plls {
 186         int spll_refcount;
 187         int wrpll1_refcount;
 188         int wrpll2_refcount;
 189 };
 190
 191 /* Interface history:
 192  *
 193  * 1.1: Original.
 194  * 1.2: Add Power Management
 195  * 1.3: Add vblank support
 196  * 1.4: Fix cmdbuffer path, add heap destroy
 197  * 1.5: Add vblank pipe configuration
 198  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 199  *      - Support vertical blank on secondary display pipe
 200  */
 201 #define DRIVER_MAJOR            1
 202 #define DRIVER_MINOR            6
 203 #define DRIVER_PATCHLEVEL       0
 204
 205 #define WATCH_LISTS     0
 206 #define WATCH_GTT       0
 207
 208 #define I915_GEM_PHYS_CURSOR_0 1
 209 #define I915_GEM_PHYS_CURSOR_1 2
 210 #define I915_GEM_PHYS_OVERLAY_REGS 3
 211 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 212
 213 struct drm_i915_gem_phys_object {
 214         int id;
 215         struct page **page_list;
 216         drm_dma_handle_t *handle;
 217         struct drm_i915_gem_object *cur_obj;
 218 };
 219
 220 struct opregion_header;
 221 struct opregion_acpi;
 222 struct opregion_swsci;
 223 struct opregion_asle;
 224
 225 struct intel_opregion {
 226         struct opregion_header __iomem *header;
 227         struct opregion_acpi __iomem *acpi;
 228         struct opregion_swsci __iomem *swsci;
 229         u32 swsci_gbda_sub_functions;
 230         u32 swsci_sbcb_sub_functions;
 231         struct opregion_asle __iomem *asle;
 232         void __iomem *vbt;
 233         u32 __iomem *lid_state;
 234 };
 235 #define OPREGION_SIZE            (8*1024)
 236
 237 struct intel_overlay;
 238 struct intel_overlay_error_state;
 239
 240 struct drm_i915_master_private {
 241         drm_local_map_t *sarea;
 242         struct _drm_i915_sarea *sarea_priv;
 243 };
 244 #define I915_FENCE_REG_NONE -1
 245 #define I915_MAX_NUM_FENCES 32
 246 /* 32 fences + sign bit for FENCE_REG_NONE */
 247 #define I915_MAX_NUM_FENCE_BITS 6
 248
 249 struct drm_i915_fence_reg {
 250         struct list_head lru_list;
 251         struct drm_i915_gem_object *obj;
 252         int pin_count;
 253 };
 254
 255 struct sdvo_device_mapping {
 256         u8 initialized;
 257         u8 dvo_port;
 258         u8 slave_addr;
 259         u8 dvo_wiring;
 260         u8 i2c_pin;
 261         u8 ddc_pin;
 262 };
 263
 264 struct intel_display_error_state;
 265
 266 struct drm_i915_error_state {
 267         struct kref ref;
 268         u32 eir;
 269         u32 pgtbl_er;
 270         u32 ier;
 271         u32 ccid;
 272         u32 derrmr;
 273         u32 forcewake;
 274         bool waiting[I915_NUM_RINGS];
 275         u32 pipestat[I915_MAX_PIPES];
 276         u32 tail[I915_NUM_RINGS];
 277         u32 head[I915_NUM_RINGS];
 278         u32 ctl[I915_NUM_RINGS];
 279         u32 ipeir[I915_NUM_RINGS];
 280         u32 ipehr[I915_NUM_RINGS];
 281         u32 instdone[I915_NUM_RINGS];
 282         u32 acthd[I915_NUM_RINGS];
 283         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 284         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 285         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 286         /* our own tracking of ring head and tail */
 287         u32 cpu_ring_head[I915_NUM_RINGS];
 288         u32 cpu_ring_tail[I915_NUM_RINGS];
 289         u32 error; /* gen6+ */
 290         u32 err_int; /* gen7 */
 291         u32 instpm[I915_NUM_RINGS];
 292         u32 instps[I915_NUM_RINGS];
 293         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 294         u32 seqno[I915_NUM_RINGS];
 295         u64 bbaddr;
 296         u32 fault_reg[I915_NUM_RINGS];
 297         u32 done_reg;
 298         u32 faddr[I915_NUM_RINGS];
 299         u64 fence[I915_MAX_NUM_FENCES];
 300         struct timeval time;
 301         struct drm_i915_error_ring {
 302                 struct drm_i915_error_object {
 303                         int page_count;
 304                         u32 gtt_offset;
 305                         u32 *pages[0];
 306                 } *ringbuffer, *batchbuffer, *ctx;
 307                 struct drm_i915_error_request {
 308                         long jiffies;
 309                         u32 seqno;
 310                         u32 tail;
 311                 } *requests;
 312                 int num_requests;
 313         } ring[I915_NUM_RINGS];
 314         struct drm_i915_error_buffer {
 315                 u32 size;
 316                 u32 name;
 317                 u32 rseqno, wseqno;
 318                 u32 gtt_offset;
 319                 u32 read_domains;
 320                 u32 write_domain;
 321                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 322                 s32 pinned:2;
 323                 u32 tiling:2;
 324                 u32 dirty:1;
 325                 u32 purgeable:1;
 326                 s32 ring:4;
 327                 u32 cache_level:3;
 328         } **active_bo, **pinned_bo;
 329         u32 *active_bo_count, *pinned_bo_count;
 330         struct intel_overlay_error_state *overlay;
 331         struct intel_display_error_state *display;
 332         int hangcheck_score[I915_NUM_RINGS];
 333         enum intel_ring_hangcheck_action hangcheck_action[I915_NUM_RINGS];
 334 };
 335
 336 struct intel_crtc_config;
 337 struct intel_crtc;
 338 struct intel_limit;
 339 struct dpll;
 340
 341 struct drm_i915_display_funcs {
 342         bool (*fbc_enabled)(struct drm_device *dev);
 343         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 344         void (*disable_fbc)(struct drm_device *dev);
 345         int (*get_display_clock_speed)(struct drm_device *dev);
 346         int (*get_fifo_size)(struct drm_device *dev, int plane);
 347         /**
 348          * find_dpll() - Find the best values for the PLL
 349          * @limit: limits for the PLL
 350          * @crtc: current CRTC
 351          * @target: target frequency in kHz
 352          * @refclk: reference clock frequency in kHz
 353          * @match_clock: if provided, @best_clock P divider must
 354          *               match the P divider from @match_clock
 355          *               used for LVDS downclocking
 356          * @best_clock: best PLL values found
 357          *
 358          * Returns true on success, false on failure.
 359          */
 360         bool (*find_dpll)(const struct intel_limit *limit,
 361                           struct drm_crtc *crtc,
 362                           int target, int refclk,
 363                           struct dpll *match_clock,
 364                           struct dpll *best_clock);
 365         void (*update_wm)(struct drm_crtc *crtc);
 366         void (*update_sprite_wm)(struct drm_plane *plane,
 367                                  struct drm_crtc *crtc,
 368                                  uint32_t sprite_width, int pixel_size,
 369                                  bool enable, bool scaled);
 370         void (*modeset_global_resources)(struct drm_device *dev);
 371         /* Returns the active state of the crtc, and if the crtc is active,
 372          * fills out the pipe-config with the hw state. */
 373         bool (*get_pipe_config)(struct intel_crtc *,
 374                                 struct intel_crtc_config *);
 375         int (*crtc_mode_set)(struct drm_crtc *crtc,
 376                              int x, int y,
 377                              struct drm_framebuffer *old_fb);
 378         void (*crtc_enable)(struct drm_crtc *crtc);
 379         void (*crtc_disable)(struct drm_crtc *crtc);
 380         void (*off)(struct drm_crtc *crtc);
 381         void (*write_eld)(struct drm_connector *connector,
 382                           struct drm_crtc *crtc);
 383         void (*fdi_link_train)(struct drm_crtc *crtc);
 384         void (*init_clock_gating)(struct drm_device *dev);
 385         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 386                           struct drm_framebuffer *fb,
 387                           struct drm_i915_gem_object *obj,
 388                           uint32_t flags);
 389         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 390                             int x, int y);
 391         void (*hpd_irq_setup)(struct drm_device *dev);
 392         /* clock updates for mode set */
 393         /* cursor updates */
 394         /* render clock increase/decrease */
 395         /* display clock increase/decrease */
 396         /* pll clock increase/decrease */
 397 };
 398
 399 struct intel_uncore_funcs {
 400         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 401         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 402 };
 403
 404 struct intel_uncore {
 405         spinlock_t lock; /** lock is also taken in irq contexts. */
 406
 407         struct intel_uncore_funcs funcs;
 408
 409         unsigned fifo_count;
 410         unsigned forcewake_count;
 411
 412         struct delayed_work force_wake_work;
 413 };
 414
 415 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 416         func(is_mobile) sep \
 417         func(is_i85x) sep \
 418         func(is_i915g) sep \
 419         func(is_i945gm) sep \
 420         func(is_g33) sep \
 421         func(need_gfx_hws) sep \
 422         func(is_g4x) sep \
 423         func(is_pineview) sep \
 424         func(is_broadwater) sep \
 425         func(is_crestline) sep \
 426         func(is_ivybridge) sep \
 427         func(is_valleyview) sep \
 428         func(is_haswell) sep \
 429         func(is_preliminary) sep \
 430         func(has_force_wake) sep \
 431         func(has_fbc) sep \
 432         func(has_pipe_cxsr) sep \
 433         func(has_hotplug) sep \
 434         func(cursor_needs_physical) sep \
 435         func(has_overlay) sep \
 436         func(overlay_needs_physical) sep \
 437         func(supports_tv) sep \
 438         func(has_bsd_ring) sep \
 439         func(has_blt_ring) sep \
 440         func(has_vebox_ring) sep \
 441         func(has_llc) sep \
 442         func(has_ddi) sep \
 443         func(has_fpga_dbg)
 444
 445 #define DEFINE_FLAG(name) u8 name:1
 446 #define SEP_SEMICOLON ;
 447
 448 struct intel_device_info {
 449         u32 display_mmio_offset;
 450         u8 num_pipes:3;
 451         u8 gen;
 452         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 453 };
 454
 455 #undef DEFINE_FLAG
 456 #undef SEP_SEMICOLON
 457
 458 enum i915_cache_level {
 459         I915_CACHE_NONE = 0,
 460         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 461         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 462                               caches, eg sampler/render caches, and the
 463                               large Last-Level-Cache. LLC is coherent with
 464                               the CPU, but L3 is only visible to the GPU. */
 465         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 466 };
 467
 468 typedef uint32_t gen6_gtt_pte_t;
 469
 470 struct i915_address_space {
 471         struct drm_mm mm;
 472         struct drm_device *dev;
 473         struct list_head global_link;
 474         unsigned long start;            /* Start offset always 0 for dri2 */
 475         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 476
 477         struct {
 478                 dma_addr_t addr;
 479                 struct page *page;
 480         } scratch;
 481
 482         /**
 483          * List of objects currently involved in rendering.
 484          *
 485          * Includes buffers having the contents of their GPU caches
 486          * flushed, not necessarily primitives.  last_rendering_seqno
 487          * represents when the rendering involved will be completed.
 488          *
 489          * A reference is held on the buffer while on this list.
 490          */
 491         struct list_head active_list;
 492
 493         /**
 494          * LRU list of objects which are not in the ringbuffer and
 495          * are ready to unbind, but are still in the GTT.
 496          *
 497          * last_rendering_seqno is 0 while an object is in this list.
 498          *
 499          * A reference is not held on the buffer while on this list,
 500          * as merely being GTT-bound shouldn't prevent its being
 501          * freed, and we'll pull it off the list in the free path.
 502          */
 503         struct list_head inactive_list;
 504
 505         /* FIXME: Need a more generic return type */
 506         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 507                                      enum i915_cache_level level);
 508         void (*clear_range)(struct i915_address_space *vm,
 509                             unsigned int first_entry,
 510                             unsigned int num_entries);
 511         void (*insert_entries)(struct i915_address_space *vm,
 512                                struct sg_table *st,
 513                                unsigned int first_entry,
 514                                enum i915_cache_level cache_level);
 515         void (*cleanup)(struct i915_address_space *vm);
 516 };
 517
 518 /* The Graphics Translation Table is the way in which GEN hardware translates a
 519  * Graphics Virtual Address into a Physical Address. In addition to the normal
 520  * collateral associated with any va->pa translations GEN hardware also has a
 521  * portion of the GTT which can be mapped by the CPU and remain both coherent
 522  * and correct (in cases like swizzling). That region is referred to as GMADR in
 523  * the spec.
 524  */
 525 struct i915_gtt {
 526         struct i915_address_space base;
 527         size_t stolen_size;             /* Total size of stolen memory */
 528
 529         unsigned long mappable_end;     /* End offset that we can CPU map */
 530         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 531         phys_addr_t mappable_base;      /* PA of our GMADR */
 532
 533         /** "Graphics Stolen Memory" holds the global PTEs */
 534         void __iomem *gsm;
 535
 536         bool do_idle_maps;
 537
 538         int mtrr;
 539
 540         /* global gtt ops */
 541         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 542                           size_t *stolen, phys_addr_t *mappable_base,
 543                           unsigned long *mappable_end);
 544 };
 545 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 546
 547 struct i915_hw_ppgtt {
 548         struct i915_address_space base;
 549         unsigned num_pd_entries;
 550         struct page **pt_pages;
 551         uint32_t pd_offset;
 552         dma_addr_t *pt_dma_addr;
 553
 554         int (*enable)(struct drm_device *dev);
 555 };
 556
 557 /**
 558  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 559  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 560  * object into/from the address space.
 561  *
 562  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 563  * will always be <= an objects lifetime. So object refcounting should cover us.
 564  */
 565 struct i915_vma {
 566         struct drm_mm_node node;
 567         struct drm_i915_gem_object *obj;
 568         struct i915_address_space *vm;
 569
 570         /** This object's place on the active/inactive lists */
 571         struct list_head mm_list;
 572
 573         struct list_head vma_link; /* Link in the object's VMA list */
 574
 575         /** This vma's place in the batchbuffer or on the eviction list */
 576         struct list_head exec_list;
 577
 578         /**
 579          * Used for performing relocations during execbuffer insertion.
 580          */
 581         struct hlist_node exec_node;
 582         unsigned long exec_handle;
 583         struct drm_i915_gem_exec_object2 *exec_entry;
 584
 585 };
 586
 587 struct i915_ctx_hang_stats {
 588         /* This context had batch pending when hang was declared */
 589         unsigned batch_pending;
 590
 591         /* This context had batch active when hang was declared */
 592         unsigned batch_active;
 593
 594         /* Time when this context was last blamed for a GPU reset */
 595         unsigned long guilty_ts;
 596
 597         /* This context is banned to submit more work */
 598         bool banned;
 599 };
 600
 601 /* This must match up with the value previously used for execbuf2.rsvd1. */
 602 #define DEFAULT_CONTEXT_ID 0
 603 struct i915_hw_context {
 604         struct kref ref;
 605         int id;
 606         bool is_initialized;
 607         uint8_t remap_slice;
 608         struct drm_i915_file_private *file_priv;
 609         struct intel_ring_buffer *ring;
 610         struct drm_i915_gem_object *obj;
 611         struct i915_ctx_hang_stats hang_stats;
 612
 613         struct list_head link;
 614 };
 615
 616 struct i915_fbc {
 617         unsigned long size;
 618         unsigned int fb_id;
 619         enum plane plane;
 620         int y;
 621
 622         struct drm_mm_node *compressed_fb;
 623         struct drm_mm_node *compressed_llb;
 624
 625         struct intel_fbc_work {
 626                 struct delayed_work work;
 627                 struct drm_crtc *crtc;
 628                 struct drm_framebuffer *fb;
 629                 int interval;
 630         } *fbc_work;
 631
 632         enum no_fbc_reason {
 633                 FBC_OK, /* FBC is enabled */
 634                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 635                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 636                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 637                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 638                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 639                 FBC_BAD_PLANE, /* fbc not supported on plane */
 640                 FBC_NOT_TILED, /* buffer not tiled */
 641                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 642                 FBC_MODULE_PARAM,
 643                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 644         } no_fbc_reason;
 645 };
 646
 647 enum no_psr_reason {
 648         PSR_NO_SOURCE, /* Not supported on platform */
 649         PSR_NO_SINK, /* Not supported by panel */
 650         PSR_MODULE_PARAM,
 651         PSR_CRTC_NOT_ACTIVE,
 652         PSR_PWR_WELL_ENABLED,
 653         PSR_NOT_TILED,
 654         PSR_SPRITE_ENABLED,
 655         PSR_S3D_ENABLED,
 656         PSR_INTERLACED_ENABLED,
 657         PSR_HSW_NOT_DDIA,
 658 };
 659
 660 enum intel_pch {
 661         PCH_NONE = 0,   /* No PCH present */
 662         PCH_IBX,        /* Ibexpeak PCH */
 663         PCH_CPT,        /* Cougarpoint PCH */
 664         PCH_LPT,        /* Lynxpoint PCH */
 665         PCH_NOP,
 666 };
 667
 668 enum intel_sbi_destination {
 669         SBI_ICLK,
 670         SBI_MPHY,
 671 };
 672
 673 #define QUIRK_PIPEA_FORCE (1<<0)
 674 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 675 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 676 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 677
 678 struct intel_fbdev;
 679 struct intel_fbc_work;
 680
 681 struct intel_gmbus {
 682         struct i2c_adapter adapter;
 683         u32 force_bit;
 684         u32 reg0;
 685         u32 gpio_reg;
 686         struct i2c_algo_bit_data bit_algo;
 687         struct drm_i915_private *dev_priv;
 688 };
 689
 690 struct i915_suspend_saved_registers {
 691         u8 saveLBB;
 692         u32 saveDSPACNTR;
 693         u32 saveDSPBCNTR;
 694         u32 saveDSPARB;
 695         u32 savePIPEACONF;
 696         u32 savePIPEBCONF;
 697         u32 savePIPEASRC;
 698         u32 savePIPEBSRC;
 699         u32 saveFPA0;
 700         u32 saveFPA1;
 701         u32 saveDPLL_A;
 702         u32 saveDPLL_A_MD;
 703         u32 saveHTOTAL_A;
 704         u32 saveHBLANK_A;
 705         u32 saveHSYNC_A;
 706         u32 saveVTOTAL_A;
 707         u32 saveVBLANK_A;
 708         u32 saveVSYNC_A;
 709         u32 saveBCLRPAT_A;
 710         u32 saveTRANSACONF;
 711         u32 saveTRANS_HTOTAL_A;
 712         u32 saveTRANS_HBLANK_A;
 713         u32 saveTRANS_HSYNC_A;
 714         u32 saveTRANS_VTOTAL_A;
 715         u32 saveTRANS_VBLANK_A;
 716         u32 saveTRANS_VSYNC_A;
 717         u32 savePIPEASTAT;
 718         u32 saveDSPASTRIDE;
 719         u32 saveDSPASIZE;
 720         u32 saveDSPAPOS;
 721         u32 saveDSPAADDR;
 722         u32 saveDSPASURF;
 723         u32 saveDSPATILEOFF;
 724         u32 savePFIT_PGM_RATIOS;
 725         u32 saveBLC_HIST_CTL;
 726         u32 saveBLC_PWM_CTL;
 727         u32 saveBLC_PWM_CTL2;
 728         u32 saveBLC_CPU_PWM_CTL;
 729         u32 saveBLC_CPU_PWM_CTL2;
 730         u32 saveFPB0;
 731         u32 saveFPB1;
 732         u32 saveDPLL_B;
 733         u32 saveDPLL_B_MD;
 734         u32 saveHTOTAL_B;
 735         u32 saveHBLANK_B;
 736         u32 saveHSYNC_B;
 737         u32 saveVTOTAL_B;
 738         u32 saveVBLANK_B;
 739         u32 saveVSYNC_B;
 740         u32 saveBCLRPAT_B;
 741         u32 saveTRANSBCONF;
 742         u32 saveTRANS_HTOTAL_B;
 743         u32 saveTRANS_HBLANK_B;
 744         u32 saveTRANS_HSYNC_B;
 745         u32 saveTRANS_VTOTAL_B;
 746         u32 saveTRANS_VBLANK_B;
 747         u32 saveTRANS_VSYNC_B;
 748         u32 savePIPEBSTAT;
 749         u32 saveDSPBSTRIDE;
 750         u32 saveDSPBSIZE;
 751         u32 saveDSPBPOS;
 752         u32 saveDSPBADDR;
 753         u32 saveDSPBSURF;
 754         u32 saveDSPBTILEOFF;
 755         u32 saveVGA0;
 756         u32 saveVGA1;
 757         u32 saveVGA_PD;
 758         u32 saveVGACNTRL;
 759         u32 saveADPA;
 760         u32 saveLVDS;
 761         u32 savePP_ON_DELAYS;
 762         u32 savePP_OFF_DELAYS;
 763         u32 saveDVOA;
 764         u32 saveDVOB;
 765         u32 saveDVOC;
 766         u32 savePP_ON;
 767         u32 savePP_OFF;
 768         u32 savePP_CONTROL;
 769         u32 savePP_DIVISOR;
 770         u32 savePFIT_CONTROL;
 771         u32 save_palette_a[256];
 772         u32 save_palette_b[256];
 773         u32 saveDPFC_CB_BASE;
 774         u32 saveFBC_CFB_BASE;
 775         u32 saveFBC_LL_BASE;
 776         u32 saveFBC_CONTROL;
 777         u32 saveFBC_CONTROL2;
 778         u32 saveIER;
 779         u32 saveIIR;
 780         u32 saveIMR;
 781         u32 saveDEIER;
 782         u32 saveDEIMR;
 783         u32 saveGTIER;
 784         u32 saveGTIMR;
 785         u32 saveFDI_RXA_IMR;
 786         u32 saveFDI_RXB_IMR;
 787         u32 saveCACHE_MODE_0;
 788         u32 saveMI_ARB_STATE;
 789         u32 saveSWF0[16];
 790         u32 saveSWF1[16];
 791         u32 saveSWF2[3];
 792         u8 saveMSR;
 793         u8 saveSR[8];
 794         u8 saveGR[25];
 795         u8 saveAR_INDEX;
 796         u8 saveAR[21];
 797         u8 saveDACMASK;
 798         u8 saveCR[37];
 799         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 800         u32 saveCURACNTR;
 801         u32 saveCURAPOS;
 802         u32 saveCURABASE;
 803         u32 saveCURBCNTR;
 804         u32 saveCURBPOS;
 805         u32 saveCURBBASE;
 806         u32 saveCURSIZE;
 807         u32 saveDP_B;
 808         u32 saveDP_C;
 809         u32 saveDP_D;
 810         u32 savePIPEA_GMCH_DATA_M;
 811         u32 savePIPEB_GMCH_DATA_M;
 812         u32 savePIPEA_GMCH_DATA_N;
 813         u32 savePIPEB_GMCH_DATA_N;
 814         u32 savePIPEA_DP_LINK_M;
 815         u32 savePIPEB_DP_LINK_M;
 816         u32 savePIPEA_DP_LINK_N;
 817         u32 savePIPEB_DP_LINK_N;
 818         u32 saveFDI_RXA_CTL;
 819         u32 saveFDI_TXA_CTL;
 820         u32 saveFDI_RXB_CTL;
 821         u32 saveFDI_TXB_CTL;
 822         u32 savePFA_CTL_1;
 823         u32 savePFB_CTL_1;
 824         u32 savePFA_WIN_SZ;
 825         u32 savePFB_WIN_SZ;
 826         u32 savePFA_WIN_POS;
 827         u32 savePFB_WIN_POS;
 828         u32 savePCH_DREF_CONTROL;
 829         u32 saveDISP_ARB_CTL;
 830         u32 savePIPEA_DATA_M1;
 831         u32 savePIPEA_DATA_N1;
 832         u32 savePIPEA_LINK_M1;
 833         u32 savePIPEA_LINK_N1;
 834         u32 savePIPEB_DATA_M1;
 835         u32 savePIPEB_DATA_N1;
 836         u32 savePIPEB_LINK_M1;
 837         u32 savePIPEB_LINK_N1;
 838         u32 saveMCHBAR_RENDER_STANDBY;
 839         u32 savePCH_PORT_HOTPLUG;
 840 };
 841
 842 struct intel_gen6_power_mgmt {
 843         /* work and pm_iir are protected by dev_priv->irq_lock */
 844         struct work_struct work;
 845         u32 pm_iir;
 846
 847         /* On vlv we need to manually drop to Vmin with a delayed work. */
 848         struct delayed_work vlv_work;
 849
 850         /* The below variables an all the rps hw state are protected by
 851          * dev->struct mutext. */
 852         u8 cur_delay;
 853         u8 min_delay;
 854         u8 max_delay;
 855         u8 rpe_delay;
 856         u8 hw_max;
 857
 858         struct delayed_work delayed_resume_work;
 859
 860         /*
 861          * Protects RPS/RC6 register access and PCU communication.
 862          * Must be taken after struct_mutex if nested.
 863          */
 864         struct mutex hw_lock;
 865 };
 866
 867 /* defined intel_pm.c */
 868 extern spinlock_t mchdev_lock;
 869
 870 struct intel_ilk_power_mgmt {
 871         u8 cur_delay;
 872         u8 min_delay;
 873         u8 max_delay;
 874         u8 fmax;
 875         u8 fstart;
 876
 877         u64 last_count1;
 878         unsigned long last_time1;
 879         unsigned long chipset_power;
 880         u64 last_count2;
 881         struct timespec last_time2;
 882         unsigned long gfx_power;
 883         u8 corr;
 884
 885         int c_m;
 886         int r_t;
 887
 888         struct drm_i915_gem_object *pwrctx;
 889         struct drm_i915_gem_object *renderctx;
 890 };
 891
 892 /* Power well structure for haswell */
 893 struct i915_power_well {
 894         struct drm_device *device;
 895         spinlock_t lock;
 896         /* power well enable/disable usage count */
 897         int count;
 898         int i915_request;
 899 };
 900
 901 struct i915_dri1_state {
 902         unsigned allow_batchbuffer : 1;
 903         u32 __iomem *gfx_hws_cpu_addr;
 904
 905         unsigned int cpp;
 906         int back_offset;
 907         int front_offset;
 908         int current_page;
 909         int page_flipping;
 910
 911         uint32_t counter;
 912 };
 913
 914 struct i915_ums_state {
 915         /**
 916          * Flag if the X Server, and thus DRM, is not currently in
 917          * control of the device.
 918          *
 919          * This is set between LeaveVT and EnterVT.  It needs to be
 920          * replaced with a semaphore.  It also needs to be
 921          * transitioned away from for kernel modesetting.
 922          */
 923         int mm_suspended;
 924 };
 925
 926 #define MAX_L3_SLICES 2
 927 struct intel_l3_parity {
 928         u32 *remap_info[MAX_L3_SLICES];
 929         struct work_struct error_work;
 930         int which_slice;
 931 };
 932
 933 struct i915_gem_mm {
 934         /** Memory allocator for GTT stolen memory */
 935         struct drm_mm stolen;
 936         /** List of all objects in gtt_space. Used to restore gtt
 937          * mappings on resume */
 938         struct list_head bound_list;
 939         /**
 940          * List of objects which are not bound to the GTT (thus
 941          * are idle and not used by the GPU) but still have
 942          * (presumably uncached) pages still attached.
 943          */
 944         struct list_head unbound_list;
 945
 946         /** Usable portion of the GTT for GEM */
 947         unsigned long stolen_base; /* limited to low memory (32-bit) */
 948
 949         /** PPGTT used for aliasing the PPGTT with the GTT */
 950         struct i915_hw_ppgtt *aliasing_ppgtt;
 951
 952         struct shrinker inactive_shrinker;
 953         bool shrinker_no_lock_stealing;
 954
 955         /** LRU list of objects with fence regs on them. */
 956         struct list_head fence_list;
 957
 958         /**
 959          * We leave the user IRQ off as much as possible,
 960          * but this means that requests will finish and never
 961          * be retired once the system goes idle. Set a timer to
 962          * fire periodically while the ring is running. When it
 963          * fires, go retire requests.
 964          */
 965         struct delayed_work retire_work;
 966
 967         /**
 968          * Are we in a non-interruptible section of code like
 969          * modesetting?
 970          */
 971         bool interruptible;
 972
 973         /** Bit 6 swizzling required for X tiling */
 974         uint32_t bit_6_swizzle_x;
 975         /** Bit 6 swizzling required for Y tiling */
 976         uint32_t bit_6_swizzle_y;
 977
 978         /* storage for physical objects */
 979         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 980
 981         /* accounting, useful for userland debugging */
 982         spinlock_t object_stat_lock;
 983         size_t object_memory;
 984         u32 object_count;
 985 };
 986
 987 struct drm_i915_error_state_buf {
 988         unsigned bytes;
 989         unsigned size;
 990         int err;
 991         u8 *buf;
 992         loff_t start;
 993         loff_t pos;
 994 };
 995
 996 struct i915_error_state_file_priv {
 997         struct drm_device *dev;
 998         struct drm_i915_error_state *error;
 999 };
1000
1001 struct i915_gpu_error {
1002         /* For hangcheck timer */
1003 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1004 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1005         /* Hang gpu twice in this window and your context gets banned */
1006 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1007
1008         struct timer_list hangcheck_timer;
1009
1010         /* For reset and error_state handling. */
1011         spinlock_t lock;
1012         /* Protected by the above dev->gpu_error.lock. */
1013         struct drm_i915_error_state *first_error;
1014         struct work_struct work;
1015
1016
1017         unsigned long missed_irq_rings;
1018
1019         /**
1020          * State variable and reset counter controlling the reset flow
1021          *
1022          * Upper bits are for the reset counter.  This counter is used by the
1023          * wait_seqno code to race-free noticed that a reset event happened and
1024          * that it needs to restart the entire ioctl (since most likely the
1025          * seqno it waited for won't ever signal anytime soon).
1026          *
1027          * This is important for lock-free wait paths, where no contended lock
1028          * naturally enforces the correct ordering between the bail-out of the
1029          * waiter and the gpu reset work code.
1030          *
1031          * Lowest bit controls the reset state machine: Set means a reset is in
1032          * progress. This state will (presuming we don't have any bugs) decay
1033          * into either unset (successful reset) or the special WEDGED value (hw
1034          * terminally sour). All waiters on the reset_queue will be woken when
1035          * that happens.
1036          */
1037         atomic_t reset_counter;
1038
1039         /**
1040          * Special values/flags for reset_counter
1041          *
1042          * Note that the code relies on
1043          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1044          * being true.
1045          */
1046 #define I915_RESET_IN_PROGRESS_FLAG     1
1047 #define I915_WEDGED                     0xffffffff
1048
1049         /**
1050          * Waitqueue to signal when the reset has completed. Used by clients
1051          * that wait for dev_priv->mm.wedged to settle.
1052          */
1053         wait_queue_head_t reset_queue;
1054
1055         /* For gpu hang simulation. */
1056         unsigned int stop_rings;
1057
1058         /* For missed irq/seqno simulation. */
1059         unsigned int test_irq_rings;
1060 };
1061
1062 enum modeset_restore {
1063         MODESET_ON_LID_OPEN,
1064         MODESET_DONE,
1065         MODESET_SUSPENDED,
1066 };
1067
1068 struct ddi_vbt_port_info {
1069         uint8_t hdmi_level_shift;
1070
1071         uint8_t supports_dvi:1;
1072         uint8_t supports_hdmi:1;
1073         uint8_t supports_dp:1;
1074 };
1075
1076 struct intel_vbt_data {
1077         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1078         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1079
1080         /* Feature bits */
1081         unsigned int int_tv_support:1;
1082         unsigned int lvds_dither:1;
1083         unsigned int lvds_vbt:1;
1084         unsigned int int_crt_support:1;
1085         unsigned int lvds_use_ssc:1;
1086         unsigned int display_clock_mode:1;
1087         unsigned int fdi_rx_polarity_inverted:1;
1088         int lvds_ssc_freq;
1089         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1090
1091         /* eDP */
1092         int edp_rate;
1093         int edp_lanes;
1094         int edp_preemphasis;
1095         int edp_vswing;
1096         bool edp_initialized;
1097         bool edp_support;
1098         int edp_bpp;
1099         struct edp_power_seq edp_pps;
1100
1101         /* MIPI DSI */
1102         struct {
1103                 u16 panel_id;
1104         } dsi;
1105
1106         int crt_ddc_pin;
1107
1108         int child_dev_num;
1109         union child_device_config *child_dev;
1110
1111         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1112 };
1113
1114 enum intel_ddb_partitioning {
1115         INTEL_DDB_PART_1_2,
1116         INTEL_DDB_PART_5_6, /* IVB+ */
1117 };
1118
1119 struct intel_wm_level {
1120         bool enable;
1121         uint32_t pri_val;
1122         uint32_t spr_val;
1123         uint32_t cur_val;
1124         uint32_t fbc_val;
1125 };
1126
1127 /*
1128  * This struct tracks the state needed for the Package C8+ feature.
1129  *
1130  * Package states C8 and deeper are really deep PC states that can only be
1131  * reached when all the devices on the system allow it, so even if the graphics
1132  * device allows PC8+, it doesn't mean the system will actually get to these
1133  * states.
1134  *
1135  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1136  * is disabled and the GPU is idle. When these conditions are met, we manually
1137  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1138  * refclk to Fclk.
1139  *
1140  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1141  * the state of some registers, so when we come back from PC8+ we need to
1142  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1143  * need to take care of the registers kept by RC6.
1144  *
1145  * The interrupt disabling is part of the requirements. We can only leave the
1146  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1147  * can lock the machine.
1148  *
1149  * Ideally every piece of our code that needs PC8+ disabled would call
1150  * hsw_disable_package_c8, which would increment disable_count and prevent the
1151  * system from reaching PC8+. But we don't have a symmetric way to do this for
1152  * everything, so we have the requirements_met and gpu_idle variables. When we
1153  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1154  * increase it in the opposite case. The requirements_met variable is true when
1155  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1156  * variable is true when the GPU is idle.
1157  *
1158  * In addition to everything, we only actually enable PC8+ if disable_count
1159  * stays at zero for at least some seconds. This is implemented with the
1160  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1161  * consecutive times when all screens are disabled and some background app
1162  * queries the state of our connectors, or we have some application constantly
1163  * waking up to use the GPU. Only after the enable_work function actually
1164  * enables PC8+ the "enable" variable will become true, which means that it can
1165  * be false even if disable_count is 0.
1166  *
1167  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1168  * goes back to false exactly before we reenable the IRQs. We use this variable
1169  * to check if someone is trying to enable/disable IRQs while they're supposed
1170  * to be disabled. This shouldn't happen and we'll print some error messages in
1171  * case it happens, but if it actually happens we'll also update the variables
1172  * inside struct regsave so when we restore the IRQs they will contain the
1173  * latest expected values.
1174  *
1175  * For more, read "Display Sequences for Package C8" on our documentation.
1176  */
1177 struct i915_package_c8 {
1178         bool requirements_met;
1179         bool gpu_idle;
1180         bool irqs_disabled;
1181         /* Only true after the delayed work task actually enables it. */
1182         bool enabled;
1183         int disable_count;
1184         struct mutex lock;
1185         struct delayed_work enable_work;
1186
1187         struct {
1188                 uint32_t deimr;
1189                 uint32_t sdeimr;
1190                 uint32_t gtimr;
1191                 uint32_t gtier;
1192                 uint32_t gen6_pmimr;
1193         } regsave;
1194 };
1195
1196 typedef struct drm_i915_private {
1197         struct drm_device *dev;
1198         struct kmem_cache *slab;
1199
1200         const struct intel_device_info *info;
1201
1202         int relative_constants_mode;
1203
1204         void __iomem *regs;
1205
1206         struct intel_uncore uncore;
1207
1208         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1209
1210
1211         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1212          * controller on different i2c buses. */
1213         struct mutex gmbus_mutex;
1214
1215         /**
1216          * Base address of the gmbus and gpio block.
1217          */
1218         uint32_t gpio_mmio_base;
1219
1220         wait_queue_head_t gmbus_wait_queue;
1221
1222         struct pci_dev *bridge_dev;
1223         struct intel_ring_buffer ring[I915_NUM_RINGS];
1224         uint32_t last_seqno, next_seqno;
1225
1226         drm_dma_handle_t *status_page_dmah;
1227         struct resource mch_res;
1228
1229         atomic_t irq_received;
1230
1231         /* protects the irq masks */
1232         spinlock_t irq_lock;
1233
1234         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1235         struct pm_qos_request pm_qos;
1236
1237         /* DPIO indirect register protection */
1238         struct mutex dpio_lock;
1239
1240         /** Cached value of IMR to avoid reads in updating the bitfield */
1241         u32 irq_mask;
1242         u32 gt_irq_mask;
1243         u32 pm_irq_mask;
1244
1245         struct work_struct hotplug_work;
1246         bool enable_hotplug_processing;
1247         struct {
1248                 unsigned long hpd_last_jiffies;
1249                 int hpd_cnt;
1250                 enum {
1251                         HPD_ENABLED = 0,
1252                         HPD_DISABLED = 1,
1253                         HPD_MARK_DISABLED = 2
1254                 } hpd_mark;
1255         } hpd_stats[HPD_NUM_PINS];
1256         u32 hpd_event_bits;
1257         struct timer_list hotplug_reenable_timer;
1258
1259         int num_plane;
1260
1261         struct i915_fbc fbc;
1262         struct intel_opregion opregion;
1263         struct intel_vbt_data vbt;
1264
1265         /* overlay */
1266         struct intel_overlay *overlay;
1267         unsigned int sprite_scaling_enabled;
1268
1269         /* backlight */
1270         struct {
1271                 int level;
1272                 bool enabled;
1273                 spinlock_t lock; /* bl registers and the above bl fields */
1274                 struct backlight_device *device;
1275         } backlight;
1276
1277         /* LVDS info */
1278         bool no_aux_handshake;
1279
1280         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1281         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1282         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1283
1284         unsigned int fsb_freq, mem_freq, is_ddr3;
1285
1286         /**
1287          * wq - Driver workqueue for GEM.
1288          *
1289          * NOTE: Work items scheduled here are not allowed to grab any modeset
1290          * locks, for otherwise the flushing done in the pageflip code will
1291          * result in deadlocks.
1292          */
1293         struct workqueue_struct *wq;
1294
1295         /* Display functions */
1296         struct drm_i915_display_funcs display;
1297
1298         /* PCH chipset type */
1299         enum intel_pch pch_type;
1300         unsigned short pch_id;
1301
1302         unsigned long quirks;
1303
1304         enum modeset_restore modeset_restore;
1305         struct mutex modeset_restore_lock;
1306
1307         struct list_head vm_list; /* Global list of all address spaces */
1308         struct i915_gtt gtt; /* VMA representing the global address space */
1309
1310         struct i915_gem_mm mm;
1311
1312         /* Kernel Modesetting */
1313
1314         struct sdvo_device_mapping sdvo_mappings[2];
1315
1316         struct drm_crtc *plane_to_crtc_mapping[3];
1317         struct drm_crtc *pipe_to_crtc_mapping[3];
1318         wait_queue_head_t pending_flip_queue;
1319
1320         int num_shared_dpll;
1321         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1322         struct intel_ddi_plls ddi_plls;
1323
1324         /* Reclocking support */
1325         bool render_reclock_avail;
1326         bool lvds_downclock_avail;
1327         /* indicates the reduced downclock for LVDS*/
1328         int lvds_downclock;
1329         u16 orig_clock;
1330
1331         bool mchbar_need_disable;
1332
1333         struct intel_l3_parity l3_parity;
1334
1335         /* Cannot be determined by PCIID. You must always read a register. */
1336         size_t ellc_size;
1337
1338         /* gen6+ rps state */
1339         struct intel_gen6_power_mgmt rps;
1340
1341         /* ilk-only ips/rps state. Everything in here is protected by the global
1342          * mchdev_lock in intel_pm.c */
1343         struct intel_ilk_power_mgmt ips;
1344
1345         /* Haswell power well */
1346         struct i915_power_well power_well;
1347
1348         enum no_psr_reason no_psr_reason;
1349
1350         struct i915_gpu_error gpu_error;
1351
1352         struct drm_i915_gem_object *vlv_pctx;
1353
1354         /* list of fbdev register on this device */
1355         struct intel_fbdev *fbdev;
1356
1357         /*
1358          * The console may be contended at resume, but we don't
1359          * want it to block on it.
1360          */
1361         struct work_struct console_resume_work;
1362
1363         struct drm_property *broadcast_rgb_property;
1364         struct drm_property *force_audio_property;
1365
1366         bool hw_contexts_disabled;
1367         uint32_t hw_context_size;
1368         struct list_head context_list;
1369
1370         u32 fdi_rx_config;
1371
1372         struct i915_suspend_saved_registers regfile;
1373
1374         struct {
1375                 /*
1376                  * Raw watermark latency values:
1377                  * in 0.1us units for WM0,
1378                  * in 0.5us units for WM1+.
1379                  */
1380                 /* primary */
1381                 uint16_t pri_latency[5];
1382                 /* sprite */
1383                 uint16_t spr_latency[5];
1384                 /* cursor */
1385                 uint16_t cur_latency[5];
1386         } wm;
1387
1388         struct i915_package_c8 pc8;
1389
1390         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1391          * here! */
1392         struct i915_dri1_state dri1;
1393         /* Old ums support infrastructure, same warning applies. */
1394         struct i915_ums_state ums;
1395 } drm_i915_private_t;
1396
1397 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1398 {
1399         return dev->dev_private;
1400 }
1401
1402 /* Iterate over initialised rings */
1403 #define for_each_ring(ring__, dev_priv__, i__) \
1404         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1405                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1406
1407 enum hdmi_force_audio {
1408         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1409         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1410         HDMI_AUDIO_AUTO,                /* trust EDID */
1411         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1412 };
1413
1414 #define I915_GTT_OFFSET_NONE ((u32)-1)
1415
1416 struct drm_i915_gem_object_ops {
1417         /* Interface between the GEM object and its backing storage.
1418          * get_pages() is called once prior to the use of the associated set
1419          * of pages before to binding them into the GTT, and put_pages() is
1420          * called after we no longer need them. As we expect there to be
1421          * associated cost with migrating pages between the backing storage
1422          * and making them available for the GPU (e.g. clflush), we may hold
1423          * onto the pages after they are no longer referenced by the GPU
1424          * in case they may be used again shortly (for example migrating the
1425          * pages to a different memory domain within the GTT). put_pages()
1426          * will therefore most likely be called when the object itself is
1427          * being released or under memory pressure (where we attempt to
1428          * reap pages for the shrinker).
1429          */
1430         int (*get_pages)(struct drm_i915_gem_object *);
1431         void (*put_pages)(struct drm_i915_gem_object *);
1432 };
1433
1434 struct drm_i915_gem_object {
1435         struct drm_gem_object base;
1436
1437         const struct drm_i915_gem_object_ops *ops;
1438
1439         /** List of VMAs backed by this object */
1440         struct list_head vma_list;
1441
1442         /** Stolen memory for this object, instead of being backed by shmem. */
1443         struct drm_mm_node *stolen;
1444         struct list_head global_list;
1445
1446         struct list_head ring_list;
1447         /** Used in execbuf to temporarily hold a ref */
1448         struct list_head obj_exec_link;
1449
1450         /**
1451          * This is set if the object is on the active lists (has pending
1452          * rendering and so a non-zero seqno), and is not set if it i s on
1453          * inactive (ready to be unbound) list.
1454          */
1455         unsigned int active:1;
1456
1457         /**
1458          * This is set if the object has been written to since last bound
1459          * to the GTT
1460          */
1461         unsigned int dirty:1;
1462
1463         /**
1464          * Fence register bits (if any) for this object.  Will be set
1465          * as needed when mapped into the GTT.
1466          * Protected by dev->struct_mutex.
1467          */
1468         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1469
1470         /**
1471          * Advice: are the backing pages purgeable?
1472          */
1473         unsigned int madv:2;
1474
1475         /**
1476          * Current tiling mode for the object.
1477          */
1478         unsigned int tiling_mode:2;
1479         /**
1480          * Whether the tiling parameters for the currently associated fence
1481          * register have changed. Note that for the purposes of tracking
1482          * tiling changes we also treat the unfenced register, the register
1483          * slot that the object occupies whilst it executes a fenced
1484          * command (such as BLT on gen2/3), as a "fence".
1485          */
1486         unsigned int fence_dirty:1;
1487
1488         /** How many users have pinned this object in GTT space. The following
1489          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1490          * (via user_pin_count), execbuffer (objects are not allowed multiple
1491          * times for the same batchbuffer), and the framebuffer code. When
1492          * switching/pageflipping, the framebuffer code has at most two buffers
1493          * pinned per crtc.
1494          *
1495          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1496          * bits with absolutely no headroom. So use 4 bits. */
1497         unsigned int pin_count:4;
1498 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1499
1500         /**
1501          * Is the object at the current location in the gtt mappable and
1502          * fenceable? Used to avoid costly recalculations.
1503          */
1504         unsigned int map_and_fenceable:1;
1505
1506         /**
1507          * Whether the current gtt mapping needs to be mappable (and isn't just
1508          * mappable by accident). Track pin and fault separate for a more
1509          * accurate mappable working set.
1510          */
1511         unsigned int fault_mappable:1;
1512         unsigned int pin_mappable:1;
1513         unsigned int pin_display:1;
1514
1515         /*
1516          * Is the GPU currently using a fence to access this buffer,
1517          */
1518         unsigned int pending_fenced_gpu_access:1;
1519         unsigned int fenced_gpu_access:1;
1520
1521         unsigned int cache_level:3;
1522
1523         unsigned int has_aliasing_ppgtt_mapping:1;
1524         unsigned int has_global_gtt_mapping:1;
1525         unsigned int has_dma_mapping:1;
1526
1527         struct sg_table *pages;
1528         int pages_pin_count;
1529
1530         /* prime dma-buf support */
1531         void *dma_buf_vmapping;
1532         int vmapping_count;
1533
1534         struct intel_ring_buffer *ring;
1535
1536         /** Breadcrumb of last rendering to the buffer. */
1537         uint32_t last_read_seqno;
1538         uint32_t last_write_seqno;
1539         /** Breadcrumb of last fenced GPU access to the buffer. */
1540         uint32_t last_fenced_seqno;
1541
1542         /** Current tiling stride for the object, if it's tiled. */
1543         uint32_t stride;
1544
1545         /** Record of address bit 17 of each page at last unbind. */
1546         unsigned long *bit_17;
1547
1548         /** User space pin count and filp owning the pin */
1549         uint32_t user_pin_count;
1550         struct drm_file *pin_filp;
1551
1552         /** for phy allocated objects */
1553         struct drm_i915_gem_phys_object *phys_obj;
1554 };
1555 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1556
1557 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1558
1559 /**
1560  * Request queue structure.
1561  *
1562  * The request queue allows us to note sequence numbers that have been emitted
1563  * and may be associated with active buffers to be retired.
1564  *
1565  * By keeping this list, we can avoid having to do questionable
1566  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1567  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1568  */
1569 struct drm_i915_gem_request {
1570         /** On Which ring this request was generated */
1571         struct intel_ring_buffer *ring;
1572
1573         /** GEM sequence number associated with this request. */
1574         uint32_t seqno;
1575
1576         /** Position in the ringbuffer of the start of the request */
1577         u32 head;
1578
1579         /** Position in the ringbuffer of the end of the request */
1580         u32 tail;
1581
1582         /** Context related to this request */
1583         struct i915_hw_context *ctx;
1584
1585         /** Batch buffer related to this request if any */
1586         struct drm_i915_gem_object *batch_obj;
1587
1588         /** Time at which this request was emitted, in jiffies. */
1589         unsigned long emitted_jiffies;
1590
1591         /** global list entry for this request */
1592         struct list_head list;
1593
1594         struct drm_i915_file_private *file_priv;
1595         /** file_priv list entry for this request */
1596         struct list_head client_list;
1597 };
1598
1599 struct drm_i915_file_private {
1600         struct {
1601                 spinlock_t lock;
1602                 struct list_head request_list;
1603         } mm;
1604         struct idr context_idr;
1605
1606         struct i915_ctx_hang_stats hang_stats;
1607 };
1608
1609 #define INTEL_INFO(dev) (to_i915(dev)->info)
1610
1611 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1612 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1613 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1614 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1615 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1616 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1617 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1618 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1619 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1620 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1621 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1622 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1623 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1624 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1625 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1626 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1627 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1628 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1629 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1630                                  (dev)->pci_device == 0x0152 || \
1631                                  (dev)->pci_device == 0x015a)
1632 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1633                                  (dev)->pci_device == 0x0106 || \
1634                                  (dev)->pci_device == 0x010A)
1635 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1636 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1637 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1638 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1639                                  ((dev)->pci_device & 0xFF00) == 0x0C00)
1640 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1641                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1642 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1643                                  ((dev)->pci_device & 0x00F0) == 0x0020)
1644 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1645
1646 /*
1647  * The genX designation typically refers to the render engine, so render
1648  * capability related checks should use IS_GEN, while display and other checks
1649  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1650  * chips, etc.).
1651  */
1652 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1653 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1654 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1655 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1656 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1657 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1658
1659 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1660 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1661 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1662 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1663 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1664 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1665
1666 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1667 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1668
1669 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1670 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1671
1672 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1673 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1674
1675 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1676  * rows, which changed the alignment requirements and fence programming.
1677  */
1678 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1679                                                       IS_I915GM(dev)))
1680 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1681 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1682 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1683 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1684 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1685
1686 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1687 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1688 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1689
1690 #define HAS_IPS(dev)            (IS_ULT(dev))
1691
1692 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1693 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1694 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1695 #define HAS_PSR(dev)            (IS_HASWELL(dev))
1696
1697 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1698 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1699 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1700 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1701 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1702 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1703
1704 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1705 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1706 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1707 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1708 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1709 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1710
1711 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1712
1713 /* DPF == dynamic parity feature */
1714 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1715 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1716
1717 #define GT_FREQUENCY_MULTIPLIER 50
1718
1719 #include "i915_trace.h"
1720
1721 /**
1722  * RC6 is a special power stage which allows the GPU to enter an very
1723  * low-voltage mode when idle, using down to 0V while at this stage.  This
1724  * stage is entered automatically when the GPU is idle when RC6 support is
1725  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1726  *
1727  * There are different RC6 modes available in Intel GPU, which differentiate
1728  * among each other with the latency required to enter and leave RC6 and
1729  * voltage consumed by the GPU in different states.
1730  *
1731  * The combination of the following flags define which states GPU is allowed
1732  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1733  * RC6pp is deepest RC6. Their support by hardware varies according to the
1734  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1735  * which brings the most power savings; deeper states save more power, but
1736  * require higher latency to switch to and wake up.
1737  */
1738 #define INTEL_RC6_ENABLE                        (1<<0)
1739 #define INTEL_RC6p_ENABLE                       (1<<1)
1740 #define INTEL_RC6pp_ENABLE                      (1<<2)
1741
1742 extern const struct drm_ioctl_desc i915_ioctls[];
1743 extern int i915_max_ioctl;
1744 extern unsigned int i915_fbpercrtc __always_unused;
1745 extern int i915_panel_ignore_lid __read_mostly;
1746 extern unsigned int i915_powersave __read_mostly;
1747 extern int i915_semaphores __read_mostly;
1748 extern unsigned int i915_lvds_downclock __read_mostly;
1749 extern int i915_lvds_channel_mode __read_mostly;
1750 extern int i915_panel_use_ssc __read_mostly;
1751 extern int i915_vbt_sdvo_panel_type __read_mostly;
1752 extern int i915_enable_rc6 __read_mostly;
1753 extern int i915_enable_fbc __read_mostly;
1754 extern bool i915_enable_hangcheck __read_mostly;
1755 extern int i915_enable_ppgtt __read_mostly;
1756 extern int i915_enable_psr __read_mostly;
1757 extern unsigned int i915_preliminary_hw_support __read_mostly;
1758 extern int i915_disable_power_well __read_mostly;
1759 extern int i915_enable_ips __read_mostly;
1760 extern bool i915_fastboot __read_mostly;
1761 extern int i915_enable_pc8 __read_mostly;
1762 extern int i915_pc8_timeout __read_mostly;
1763 extern bool i915_prefault_disable __read_mostly;
1764
1765 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1766 extern int i915_resume(struct drm_device *dev);
1767 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1768 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1769
1770                                 /* i915_dma.c */
1771 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1772 extern void i915_kernel_lost_context(struct drm_device * dev);
1773 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1774 extern int i915_driver_unload(struct drm_device *);
1775 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1776 extern void i915_driver_lastclose(struct drm_device * dev);
1777 extern void i915_driver_preclose(struct drm_device *dev,
1778                                  struct drm_file *file_priv);
1779 extern void i915_driver_postclose(struct drm_device *dev,
1780                                   struct drm_file *file_priv);
1781 extern int i915_driver_device_is_agp(struct drm_device * dev);
1782 #ifdef CONFIG_COMPAT
1783 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1784                               unsigned long arg);
1785 #endif
1786 extern int i915_emit_box(struct drm_device *dev,
1787                          struct drm_clip_rect *box,
1788                          int DR1, int DR4);
1789 extern int intel_gpu_reset(struct drm_device *dev);
1790 extern int i915_reset(struct drm_device *dev);
1791 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1792 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1793 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1794 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1795
1796 extern void intel_console_resume(struct work_struct *work);
1797
1798 /* i915_irq.c */
1799 void i915_queue_hangcheck(struct drm_device *dev);
1800 void i915_handle_error(struct drm_device *dev, bool wedged);
1801
1802 extern void intel_irq_init(struct drm_device *dev);
1803 extern void intel_pm_init(struct drm_device *dev);
1804 extern void intel_hpd_init(struct drm_device *dev);
1805 extern void intel_pm_init(struct drm_device *dev);
1806
1807 extern void intel_uncore_sanitize(struct drm_device *dev);
1808 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1809 extern void intel_uncore_init(struct drm_device *dev);
1810 extern void intel_uncore_clear_errors(struct drm_device *dev);
1811 extern void intel_uncore_check_errors(struct drm_device *dev);
1812 extern void intel_uncore_fini(struct drm_device *dev);
1813
1814 void
1815 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1816
1817 void
1818 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1819
1820 /* i915_gem.c */
1821 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1822                         struct drm_file *file_priv);
1823 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1824                           struct drm_file *file_priv);
1825 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1826                          struct drm_file *file_priv);
1827 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1828                           struct drm_file *file_priv);
1829 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1830                         struct drm_file *file_priv);
1831 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1832                         struct drm_file *file_priv);
1833 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1834                               struct drm_file *file_priv);
1835 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1836                              struct drm_file *file_priv);
1837 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1838                         struct drm_file *file_priv);
1839 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1840                          struct drm_file *file_priv);
1841 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1842                        struct drm_file *file_priv);
1843 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1844                          struct drm_file *file_priv);
1845 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1846                         struct drm_file *file_priv);
1847 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1848                                struct drm_file *file);
1849 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1850                                struct drm_file *file);
1851 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1852                             struct drm_file *file_priv);
1853 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1854                            struct drm_file *file_priv);
1855 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1856                            struct drm_file *file_priv);
1857 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1858                            struct drm_file *file_priv);
1859 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1860                         struct drm_file *file_priv);
1861 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1862                         struct drm_file *file_priv);
1863 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1864                                 struct drm_file *file_priv);
1865 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1866                         struct drm_file *file_priv);
1867 void i915_gem_load(struct drm_device *dev);
1868 void *i915_gem_object_alloc(struct drm_device *dev);
1869 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1870 int i915_gem_init_object(struct drm_gem_object *obj);
1871 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1872                          const struct drm_i915_gem_object_ops *ops);
1873 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1874                                                   size_t size);
1875 void i915_gem_free_object(struct drm_gem_object *obj);
1876 void i915_gem_vma_destroy(struct i915_vma *vma);
1877
1878 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1879                                      struct i915_address_space *vm,
1880                                      uint32_t alignment,
1881                                      bool map_and_fenceable,
1882                                      bool nonblocking);
1883 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1884 int __must_check i915_vma_unbind(struct i915_vma *vma);
1885 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1886 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1887 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1888 void i915_gem_lastclose(struct drm_device *dev);
1889
1890 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1891 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1892 {
1893         struct sg_page_iter sg_iter;
1894
1895         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1896                 return sg_page_iter_page(&sg_iter);
1897
1898         return NULL;
1899 }
1900 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1901 {
1902         BUG_ON(obj->pages == NULL);
1903         obj->pages_pin_count++;
1904 }
1905 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1906 {
1907         BUG_ON(obj->pages_pin_count == 0);
1908         obj->pages_pin_count--;
1909 }
1910
1911 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1912 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1913                          struct intel_ring_buffer *to);
1914 void i915_vma_move_to_active(struct i915_vma *vma,
1915                              struct intel_ring_buffer *ring);
1916 int i915_gem_dumb_create(struct drm_file *file_priv,
1917                          struct drm_device *dev,
1918                          struct drm_mode_create_dumb *args);
1919 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1920                       uint32_t handle, uint64_t *offset);
1921 /**
1922  * Returns true if seq1 is later than seq2.
1923  */
1924 static inline bool
1925 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1926 {
1927         return (int32_t)(seq1 - seq2) >= 0;
1928 }
1929
1930 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1931 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1932 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1933 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1934
1935 static inline bool
1936 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1937 {
1938         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1939                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1940                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1941                 return true;
1942         } else
1943                 return false;
1944 }
1945
1946 static inline void
1947 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1948 {
1949         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1950                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1951                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1952                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1953         }
1954 }
1955
1956 void i915_gem_retire_requests(struct drm_device *dev);
1957 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1958 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1959                                       bool interruptible);
1960 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1961 {
1962         return unlikely(atomic_read(&error->reset_counter)
1963                         & I915_RESET_IN_PROGRESS_FLAG);
1964 }
1965
1966 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1967 {
1968         return atomic_read(&error->reset_counter) == I915_WEDGED;
1969 }
1970
1971 void i915_gem_reset(struct drm_device *dev);
1972 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
1973 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1974 int __must_check i915_gem_init(struct drm_device *dev);
1975 int __must_check i915_gem_init_hw(struct drm_device *dev);
1976 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
1977 void i915_gem_init_swizzling(struct drm_device *dev);
1978 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1979 int __must_check i915_gpu_idle(struct drm_device *dev);
1980 int __must_check i915_gem_idle(struct drm_device *dev);
1981 int __i915_add_request(struct intel_ring_buffer *ring,
1982                        struct drm_file *file,
1983                        struct drm_i915_gem_object *batch_obj,
1984                        u32 *seqno);
1985 #define i915_add_request(ring, seqno) \
1986         __i915_add_request(ring, NULL, NULL, seqno)
1987 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1988                                  uint32_t seqno);
1989 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1990 int __must_check
1991 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1992                                   bool write);
1993 int __must_check
1994 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1995 int __must_check
1996 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1997                                      u32 alignment,
1998                                      struct intel_ring_buffer *pipelined);
1999 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2000 int i915_gem_attach_phys_object(struct drm_device *dev,
2001                                 struct drm_i915_gem_object *obj,
2002                                 int id,
2003                                 int align);
2004 void i915_gem_detach_phys_object(struct drm_device *dev,
2005                                  struct drm_i915_gem_object *obj);
2006 void i915_gem_free_all_phys_object(struct drm_device *dev);
2007 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2008
2009 uint32_t
2010 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2011 uint32_t
2012 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2013                             int tiling_mode, bool fenced);
2014
2015 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2016                                     enum i915_cache_level cache_level);
2017
2018 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2019                                 struct dma_buf *dma_buf);
2020
2021 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2022                                 struct drm_gem_object *gem_obj, int flags);
2023
2024 void i915_gem_restore_fences(struct drm_device *dev);
2025
2026 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2027                                   struct i915_address_space *vm);
2028 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2029 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2030                         struct i915_address_space *vm);
2031 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2032                                 struct i915_address_space *vm);
2033 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2034                                      struct i915_address_space *vm);
2035 struct i915_vma *
2036 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2037                                   struct i915_address_space *vm);
2038
2039 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2040
2041 /* Some GGTT VM helpers */
2042 #define obj_to_ggtt(obj) \
2043         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2044 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2045 {
2046         struct i915_address_space *ggtt =
2047                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2048         return vm == ggtt;
2049 }
2050
2051 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2052 {
2053         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2054 }
2055
2056 static inline unsigned long
2057 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2058 {
2059         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2060 }
2061
2062 static inline unsigned long
2063 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2064 {
2065         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2066 }
2067
2068 static inline int __must_check
2069 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2070                       uint32_t alignment,
2071                       bool map_and_fenceable,
2072                       bool nonblocking)
2073 {
2074         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2075                                    map_and_fenceable, nonblocking);
2076 }
2077
2078 /* i915_gem_context.c */
2079 void i915_gem_context_init(struct drm_device *dev);
2080 void i915_gem_context_fini(struct drm_device *dev);
2081 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2082 int i915_switch_context(struct intel_ring_buffer *ring,
2083                         struct drm_file *file, int to_id);
2084 void i915_gem_context_free(struct kref *ctx_ref);
2085 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2086 {
2087         kref_get(&ctx->ref);
2088 }
2089
2090 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2091 {
2092         kref_put(&ctx->ref, i915_gem_context_free);
2093 }
2094
2095 struct i915_ctx_hang_stats * __must_check
2096 i915_gem_context_get_hang_stats(struct drm_device *dev,
2097                                 struct drm_file *file,
2098                                 u32 id);
2099 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2100                                   struct drm_file *file);
2101 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2102                                    struct drm_file *file);
2103
2104 /* i915_gem_gtt.c */
2105 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
2106 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
2107                             struct drm_i915_gem_object *obj,
2108                             enum i915_cache_level cache_level);
2109 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
2110                               struct drm_i915_gem_object *obj);
2111
2112 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2113 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2114 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
2115                                 enum i915_cache_level cache_level);
2116 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
2117 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2118 void i915_gem_init_global_gtt(struct drm_device *dev);
2119 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2120                                unsigned long mappable_end, unsigned long end);
2121 int i915_gem_gtt_init(struct drm_device *dev);
2122 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2123 {
2124         if (INTEL_INFO(dev)->gen < 6)
2125                 intel_gtt_chipset_flush();
2126 }
2127
2128
2129 /* i915_gem_evict.c */
2130 int __must_check i915_gem_evict_something(struct drm_device *dev,
2131                                           struct i915_address_space *vm,
2132                                           int min_size,
2133                                           unsigned alignment,
2134                                           unsigned cache_level,
2135                                           bool mappable,
2136                                           bool nonblock);
2137 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2138 int i915_gem_evict_everything(struct drm_device *dev);
2139
2140 /* i915_gem_stolen.c */
2141 int i915_gem_init_stolen(struct drm_device *dev);
2142 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2143 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2144 void i915_gem_cleanup_stolen(struct drm_device *dev);
2145 struct drm_i915_gem_object *
2146 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2147 struct drm_i915_gem_object *
2148 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2149                                                u32 stolen_offset,
2150                                                u32 gtt_offset,
2151                                                u32 size);
2152 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2153
2154 /* i915_gem_tiling.c */
2155 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2156 {
2157         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2158
2159         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2160                 obj->tiling_mode != I915_TILING_NONE;
2161 }
2162
2163 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2164 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2165 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2166
2167 /* i915_gem_debug.c */
2168 #if WATCH_LISTS
2169 int i915_verify_lists(struct drm_device *dev);
2170 #else
2171 #define i915_verify_lists(dev) 0
2172 #endif
2173
2174 /* i915_debugfs.c */
2175 int i915_debugfs_init(struct drm_minor *minor);
2176 void i915_debugfs_cleanup(struct drm_minor *minor);
2177
2178 /* i915_gpu_error.c */
2179 __printf(2, 3)
2180 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2181 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2182                             const struct i915_error_state_file_priv *error);
2183 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2184                               size_t count, loff_t pos);
2185 static inline void i915_error_state_buf_release(
2186         struct drm_i915_error_state_buf *eb)
2187 {
2188         kfree(eb->buf);
2189 }
2190 void i915_capture_error_state(struct drm_device *dev);
2191 void i915_error_state_get(struct drm_device *dev,
2192                           struct i915_error_state_file_priv *error_priv);
2193 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2194 void i915_destroy_error_state(struct drm_device *dev);
2195
2196 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2197 const char *i915_cache_level_str(int type);
2198
2199 /* i915_suspend.c */
2200 extern int i915_save_state(struct drm_device *dev);
2201 extern int i915_restore_state(struct drm_device *dev);
2202
2203 /* i915_ums.c */
2204 void i915_save_display_reg(struct drm_device *dev);
2205 void i915_restore_display_reg(struct drm_device *dev);
2206
2207 /* i915_sysfs.c */
2208 void i915_setup_sysfs(struct drm_device *dev_priv);
2209 void i915_teardown_sysfs(struct drm_device *dev_priv);
2210
2211 /* intel_i2c.c */
2212 extern int intel_setup_gmbus(struct drm_device *dev);
2213 extern void intel_teardown_gmbus(struct drm_device *dev);
2214 static inline bool intel_gmbus_is_port_valid(unsigned port)
2215 {
2216         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2217 }
2218
2219 extern struct i2c_adapter *intel_gmbus_get_adapter(
2220                 struct drm_i915_private *dev_priv, unsigned port);
2221 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2222 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2223 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2224 {
2225         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2226 }
2227 extern void intel_i2c_reset(struct drm_device *dev);
2228
2229 /* intel_opregion.c */
2230 struct intel_encoder;
2231 extern int intel_opregion_setup(struct drm_device *dev);
2232 #ifdef CONFIG_ACPI
2233 extern void intel_opregion_init(struct drm_device *dev);
2234 extern void intel_opregion_fini(struct drm_device *dev);
2235 extern void intel_opregion_asle_intr(struct drm_device *dev);
2236 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2237                                          bool enable);
2238 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2239                                          pci_power_t state);
2240 #else
2241 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2242 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2243 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2244 static inline int
2245 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2246 {
2247         return 0;
2248 }
2249 static inline int
2250 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2251 {
2252         return 0;
2253 }
2254 #endif
2255
2256 /* intel_acpi.c */
2257 #ifdef CONFIG_ACPI
2258 extern void intel_register_dsm_handler(void);
2259 extern void intel_unregister_dsm_handler(void);
2260 #else
2261 static inline void intel_register_dsm_handler(void) { return; }
2262 static inline void intel_unregister_dsm_handler(void) { return; }
2263 #endif /* CONFIG_ACPI */
2264
2265 /* modesetting */
2266 extern void intel_modeset_init_hw(struct drm_device *dev);
2267 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2268 extern void intel_modeset_init(struct drm_device *dev);
2269 extern void intel_modeset_gem_init(struct drm_device *dev);
2270 extern void intel_modeset_cleanup(struct drm_device *dev);
2271 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2272 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2273                                          bool force_restore);
2274 extern void i915_redisable_vga(struct drm_device *dev);
2275 extern bool intel_fbc_enabled(struct drm_device *dev);
2276 extern void intel_disable_fbc(struct drm_device *dev);
2277 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2278 extern void intel_init_pch_refclk(struct drm_device *dev);
2279 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2280 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2281 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2282 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2283 extern void intel_detect_pch(struct drm_device *dev);
2284 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2285 extern int intel_enable_rc6(const struct drm_device *dev);
2286
2287 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2288 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2289                         struct drm_file *file);
2290
2291 /* overlay */
2292 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2293 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2294                                             struct intel_overlay_error_state *error);
2295
2296 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2297 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2298                                             struct drm_device *dev,
2299                                             struct intel_display_error_state *error);
2300
2301 /* On SNB platform, before reading ring registers forcewake bit
2302  * must be set to prevent GT core from power down and stale values being
2303  * returned.
2304  */
2305 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2306 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2307
2308 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2309 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2310
2311 /* intel_sideband.c */
2312 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2313 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2314 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2315 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2316 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2317 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2318 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2319 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2320 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2321 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2322 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2323 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2324 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2325 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2326                    enum intel_sbi_destination destination);
2327 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2328                      enum intel_sbi_destination destination);
2329
2330 int vlv_gpu_freq(int ddr_freq, int val);
2331 int vlv_freq_opcode(int ddr_freq, int val);
2332
2333 #define __i915_read(x) \
2334         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg, bool trace);
2335 __i915_read(8)
2336 __i915_read(16)
2337 __i915_read(32)
2338 __i915_read(64)
2339 #undef __i915_read
2340
2341 #define __i915_write(x) \
2342         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val, bool trace);
2343 __i915_write(8)
2344 __i915_write(16)
2345 __i915_write(32)
2346 __i915_write(64)
2347 #undef __i915_write
2348
2349 #define I915_READ8(reg)         i915_read8(dev_priv, (reg), true)
2350 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val), true)
2351
2352 #define I915_READ16(reg)        i915_read16(dev_priv, (reg), true)
2353 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val), true)
2354 #define I915_READ16_NOTRACE(reg)        i915_read16(dev_priv, (reg), false)
2355 #define I915_WRITE16_NOTRACE(reg, val)  i915_write16(dev_priv, (reg), (val), false)
2356
2357 #define I915_READ(reg)          i915_read32(dev_priv, (reg), true)
2358 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val), true)
2359 #define I915_READ_NOTRACE(reg)          i915_read32(dev_priv, (reg), false)
2360 #define I915_WRITE_NOTRACE(reg, val)    i915_write32(dev_priv, (reg), (val), false)
2361
2362 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val), true)
2363 #define I915_READ64(reg)        i915_read64(dev_priv, (reg), true)
2364
2365 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2366 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2367
2368 /* "Broadcast RGB" property */
2369 #define INTEL_BROADCAST_RGB_AUTO 0
2370 #define INTEL_BROADCAST_RGB_FULL 1
2371 #define INTEL_BROADCAST_RGB_LIMITED 2
2372
2373 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2374 {
2375         if (HAS_PCH_SPLIT(dev))
2376                 return CPU_VGACNTRL;
2377         else if (IS_VALLEYVIEW(dev))
2378                 return VLV_VGACNTRL;
2379         else
2380                 return VGACNTRL;
2381 }
2382
2383 static inline void __user *to_user_ptr(u64 address)
2384 {
2385         return (void __user *)(uintptr_t)address;
2386 }
2387
2388 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2389 {
2390         unsigned long j = msecs_to_jiffies(m);
2391
2392         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2393 }
2394
2395 static inline unsigned long
2396 timespec_to_jiffies_timeout(const struct timespec *value)
2397 {
2398         unsigned long j = timespec_to_jiffies(value);
2399
2400         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2401 }
2402
2403 #endif