Pileus Git - ~andy/linux/blob - drivers/gpio/gpio-omap.c

   1 /*
   2  * Support functions for OMAP GPIO
   3  *
   4  * Copyright (C) 2003-2005 Nokia Corporation
   5  * Written by Juha Yrjölä <juha.yrjola@nokia.com>
   6  *
   7  * Copyright (C) 2009 Texas Instruments
   8  * Added OMAP4 support - Santosh Shilimkar <santosh.shilimkar@ti.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  */
  14
  15 #include <linux/init.h>
  16 #include <linux/module.h>
  17 #include <linux/interrupt.h>
  18 #include <linux/syscore_ops.h>
  19 #include <linux/err.h>
  20 #include <linux/clk.h>
  21 #include <linux/io.h>
  22 #include <linux/device.h>
  23 #include <linux/pm_runtime.h>
  24 #include <linux/pm.h>
  25 #include <linux/of.h>
  26 #include <linux/of_device.h>
  27 #include <linux/irqdomain.h>
  28 #include <linux/irqchip/chained_irq.h>
  29 #include <linux/gpio.h>
  30 #include <linux/platform_data/gpio-omap.h>
  31
  32 #define OFF_MODE        1
  33
  34 static LIST_HEAD(omap_gpio_list);
  35
  36 struct gpio_regs {
  37         u32 irqenable1;
  38         u32 irqenable2;
  39         u32 wake_en;
  40         u32 ctrl;
  41         u32 oe;
  42         u32 leveldetect0;
  43         u32 leveldetect1;
  44         u32 risingdetect;
  45         u32 fallingdetect;
  46         u32 dataout;
  47         u32 debounce;
  48         u32 debounce_en;
  49 };
  50
  51 struct gpio_bank {
  52         struct list_head node;
  53         void __iomem *base;
  54         u16 irq;
  55         int irq_base;
  56         struct irq_domain *domain;
  57         u32 non_wakeup_gpios;
  58         u32 enabled_non_wakeup_gpios;
  59         struct gpio_regs context;
  60         u32 saved_datain;
  61         u32 level_mask;
  62         u32 toggle_mask;
  63         spinlock_t lock;
  64         struct gpio_chip chip;
  65         struct clk *dbck;
  66         u32 mod_usage;
  67         u32 dbck_enable_mask;
  68         bool dbck_enabled;
  69         struct device *dev;
  70         bool is_mpuio;
  71         bool dbck_flag;
  72         bool loses_context;
  73         int stride;
  74         u32 width;
  75         int context_loss_count;
  76         int power_mode;
  77         bool workaround_enabled;
  78
  79         void (*set_dataout)(struct gpio_bank *bank, int gpio, int enable);
  80         int (*get_context_loss_count)(struct device *dev);
  81
  82         struct omap_gpio_reg_offs *regs;
  83 };
  84
  85 #define GPIO_INDEX(bank, gpio) (gpio % bank->width)
  86 #define GPIO_BIT(bank, gpio) (1 << GPIO_INDEX(bank, gpio))
  87 #define GPIO_MOD_CTRL_BIT       BIT(0)
  88
  89 static int irq_to_gpio(struct gpio_bank *bank, unsigned int gpio_irq)
  90 {
  91         return gpio_irq - bank->irq_base + bank->chip.base;
  92 }
  93
  94 static void _set_gpio_direction(struct gpio_bank *bank, int gpio, int is_input)
  95 {
  96         void __iomem *reg = bank->base;
  97         u32 l;
  98
  99         reg += bank->regs->direction;
 100         l = __raw_readl(reg);
 101         if (is_input)
 102                 l |= 1 << gpio;
 103         else
 104                 l &= ~(1 << gpio);
 105         __raw_writel(l, reg);
 106         bank->context.oe = l;
 107 }
 108
 109
 110 /* set data out value using dedicate set/clear register */
 111 static void _set_gpio_dataout_reg(struct gpio_bank *bank, int gpio, int enable)
 112 {
 113         void __iomem *reg = bank->base;
 114         u32 l = GPIO_BIT(bank, gpio);
 115
 116         if (enable) {
 117                 reg += bank->regs->set_dataout;
 118                 bank->context.dataout |= l;
 119         } else {
 120                 reg += bank->regs->clr_dataout;
 121                 bank->context.dataout &= ~l;
 122         }
 123
 124         __raw_writel(l, reg);
 125 }
 126
 127 /* set data out value using mask register */
 128 static void _set_gpio_dataout_mask(struct gpio_bank *bank, int gpio, int enable)
 129 {
 130         void __iomem *reg = bank->base + bank->regs->dataout;
 131         u32 gpio_bit = GPIO_BIT(bank, gpio);
 132         u32 l;
 133
 134         l = __raw_readl(reg);
 135         if (enable)
 136                 l |= gpio_bit;
 137         else
 138                 l &= ~gpio_bit;
 139         __raw_writel(l, reg);
 140         bank->context.dataout = l;
 141 }
 142
 143 static int _get_gpio_datain(struct gpio_bank *bank, int offset)
 144 {
 145         void __iomem *reg = bank->base + bank->regs->datain;
 146
 147         return (__raw_readl(reg) & (1 << offset)) != 0;
 148 }
 149
 150 static int _get_gpio_dataout(struct gpio_bank *bank, int offset)
 151 {
 152         void __iomem *reg = bank->base + bank->regs->dataout;
 153
 154         return (__raw_readl(reg) & (1 << offset)) != 0;
 155 }
 156
 157 static inline void _gpio_rmw(void __iomem *base, u32 reg, u32 mask, bool set)
 158 {
 159         int l = __raw_readl(base + reg);
 160
 161         if (set)
 162                 l |= mask;
 163         else
 164                 l &= ~mask;
 165
 166         __raw_writel(l, base + reg);
 167 }
 168
 169 static inline void _gpio_dbck_enable(struct gpio_bank *bank)
 170 {
 171         if (bank->dbck_enable_mask && !bank->dbck_enabled) {
 172                 clk_enable(bank->dbck);
 173                 bank->dbck_enabled = true;
 174
 175                 __raw_writel(bank->dbck_enable_mask,
 176                              bank->base + bank->regs->debounce_en);
 177         }
 178 }
 179
 180 static inline void _gpio_dbck_disable(struct gpio_bank *bank)
 181 {
 182         if (bank->dbck_enable_mask && bank->dbck_enabled) {
 183                 /*
 184                  * Disable debounce before cutting it's clock. If debounce is
 185                  * enabled but the clock is not, GPIO module seems to be unable
 186                  * to detect events and generate interrupts at least on OMAP3.
 187                  */
 188                 __raw_writel(0, bank->base + bank->regs->debounce_en);
 189
 190                 clk_disable(bank->dbck);
 191                 bank->dbck_enabled = false;
 192         }
 193 }
 194
 195 /**
 196  * _set_gpio_debounce - low level gpio debounce time
 197  * @bank: the gpio bank we're acting upon
 198  * @gpio: the gpio number on this @gpio
 199  * @debounce: debounce time to use
 200  *
 201  * OMAP's debounce time is in 31us steps so we need
 202  * to convert and round up to the closest unit.
 203  */
 204 static void _set_gpio_debounce(struct gpio_bank *bank, unsigned gpio,
 205                 unsigned debounce)
 206 {
 207         void __iomem            *reg;
 208         u32                     val;
 209         u32                     l;
 210
 211         if (!bank->dbck_flag)
 212                 return;
 213
 214         if (debounce < 32)
 215                 debounce = 0x01;
 216         else if (debounce > 7936)
 217                 debounce = 0xff;
 218         else
 219                 debounce = (debounce / 0x1f) - 1;
 220
 221         l = GPIO_BIT(bank, gpio);
 222
 223         clk_enable(bank->dbck);
 224         reg = bank->base + bank->regs->debounce;
 225         __raw_writel(debounce, reg);
 226
 227         reg = bank->base + bank->regs->debounce_en;
 228         val = __raw_readl(reg);
 229
 230         if (debounce)
 231                 val |= l;
 232         else
 233                 val &= ~l;
 234         bank->dbck_enable_mask = val;
 235
 236         __raw_writel(val, reg);
 237         clk_disable(bank->dbck);
 238         /*
 239          * Enable debounce clock per module.
 240          * This call is mandatory because in omap_gpio_request() when
 241          * *_runtime_get_sync() is called,  _gpio_dbck_enable() within
 242          * runtime callbck fails to turn on dbck because dbck_enable_mask
 243          * used within _gpio_dbck_enable() is still not initialized at
 244          * that point. Therefore we have to enable dbck here.
 245          */
 246         _gpio_dbck_enable(bank);
 247         if (bank->dbck_enable_mask) {
 248                 bank->context.debounce = debounce;
 249                 bank->context.debounce_en = val;
 250         }
 251 }
 252
 253 /**
 254  * _clear_gpio_debounce - clear debounce settings for a gpio
 255  * @bank: the gpio bank we're acting upon
 256  * @gpio: the gpio number on this @gpio
 257  *
 258  * If a gpio is using debounce, then clear the debounce enable bit and if
 259  * this is the only gpio in this bank using debounce, then clear the debounce
 260  * time too. The debounce clock will also be disabled when calling this function
 261  * if this is the only gpio in the bank using debounce.
 262  */
 263 static void _clear_gpio_debounce(struct gpio_bank *bank, unsigned gpio)
 264 {
 265         u32 gpio_bit = GPIO_BIT(bank, gpio);
 266
 267         if (!bank->dbck_flag)
 268                 return;
 269
 270         if (!(bank->dbck_enable_mask & gpio_bit))
 271                 return;
 272
 273         bank->dbck_enable_mask &= ~gpio_bit;
 274         bank->context.debounce_en &= ~gpio_bit;
 275         __raw_writel(bank->context.debounce_en,
 276                      bank->base + bank->regs->debounce_en);
 277
 278         if (!bank->dbck_enable_mask) {
 279                 bank->context.debounce = 0;
 280                 __raw_writel(bank->context.debounce, bank->base +
 281                              bank->regs->debounce);
 282                 clk_disable(bank->dbck);
 283                 bank->dbck_enabled = false;
 284         }
 285 }
 286
 287 static inline void set_gpio_trigger(struct gpio_bank *bank, int gpio,
 288                                                 unsigned trigger)
 289 {
 290         void __iomem *base = bank->base;
 291         u32 gpio_bit = 1 << gpio;
 292
 293         _gpio_rmw(base, bank->regs->leveldetect0, gpio_bit,
 294                   trigger & IRQ_TYPE_LEVEL_LOW);
 295         _gpio_rmw(base, bank->regs->leveldetect1, gpio_bit,
 296                   trigger & IRQ_TYPE_LEVEL_HIGH);
 297         _gpio_rmw(base, bank->regs->risingdetect, gpio_bit,
 298                   trigger & IRQ_TYPE_EDGE_RISING);
 299         _gpio_rmw(base, bank->regs->fallingdetect, gpio_bit,
 300                   trigger & IRQ_TYPE_EDGE_FALLING);
 301
 302         bank->context.leveldetect0 =
 303                         __raw_readl(bank->base + bank->regs->leveldetect0);
 304         bank->context.leveldetect1 =
 305                         __raw_readl(bank->base + bank->regs->leveldetect1);
 306         bank->context.risingdetect =
 307                         __raw_readl(bank->base + bank->regs->risingdetect);
 308         bank->context.fallingdetect =
 309                         __raw_readl(bank->base + bank->regs->fallingdetect);
 310
 311         if (likely(!(bank->non_wakeup_gpios & gpio_bit))) {
 312                 _gpio_rmw(base, bank->regs->wkup_en, gpio_bit, trigger != 0);
 313                 bank->context.wake_en =
 314                         __raw_readl(bank->base + bank->regs->wkup_en);
 315         }
 316
 317         /* This part needs to be executed always for OMAP{34xx, 44xx} */
 318         if (!bank->regs->irqctrl) {
 319                 /* On omap24xx proceed only when valid GPIO bit is set */
 320                 if (bank->non_wakeup_gpios) {
 321                         if (!(bank->non_wakeup_gpios & gpio_bit))
 322                                 goto exit;
 323                 }
 324
 325                 /*
 326                  * Log the edge gpio and manually trigger the IRQ
 327                  * after resume if the input level changes
 328                  * to avoid irq lost during PER RET/OFF mode
 329                  * Applies for omap2 non-wakeup gpio and all omap3 gpios
 330                  */
 331                 if (trigger & IRQ_TYPE_EDGE_BOTH)
 332                         bank->enabled_non_wakeup_gpios |= gpio_bit;
 333                 else
 334                         bank->enabled_non_wakeup_gpios &= ~gpio_bit;
 335         }
 336
 337 exit:
 338         bank->level_mask =
 339                 __raw_readl(bank->base + bank->regs->leveldetect0) |
 340                 __raw_readl(bank->base + bank->regs->leveldetect1);
 341 }
 342
 343 #ifdef CONFIG_ARCH_OMAP1
 344 /*
 345  * This only applies to chips that can't do both rising and falling edge
 346  * detection at once.  For all other chips, this function is a noop.
 347  */
 348 static void _toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio)
 349 {
 350         void __iomem *reg = bank->base;
 351         u32 l = 0;
 352
 353         if (!bank->regs->irqctrl)
 354                 return;
 355
 356         reg += bank->regs->irqctrl;
 357
 358         l = __raw_readl(reg);
 359         if ((l >> gpio) & 1)
 360                 l &= ~(1 << gpio);
 361         else
 362                 l |= 1 << gpio;
 363
 364         __raw_writel(l, reg);
 365 }
 366 #else
 367 static void _toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio) {}
 368 #endif
 369
 370 static int _set_gpio_triggering(struct gpio_bank *bank, int gpio,
 371                                                         unsigned trigger)
 372 {
 373         void __iomem *reg = bank->base;
 374         void __iomem *base = bank->base;
 375         u32 l = 0;
 376
 377         if (bank->regs->leveldetect0 && bank->regs->wkup_en) {
 378                 set_gpio_trigger(bank, gpio, trigger);
 379         } else if (bank->regs->irqctrl) {
 380                 reg += bank->regs->irqctrl;
 381
 382                 l = __raw_readl(reg);
 383                 if ((trigger & IRQ_TYPE_SENSE_MASK) == IRQ_TYPE_EDGE_BOTH)
 384                         bank->toggle_mask |= 1 << gpio;
 385                 if (trigger & IRQ_TYPE_EDGE_RISING)
 386                         l |= 1 << gpio;
 387                 else if (trigger & IRQ_TYPE_EDGE_FALLING)
 388                         l &= ~(1 << gpio);
 389                 else
 390                         return -EINVAL;
 391
 392                 __raw_writel(l, reg);
 393         } else if (bank->regs->edgectrl1) {
 394                 if (gpio & 0x08)
 395                         reg += bank->regs->edgectrl2;
 396                 else
 397                         reg += bank->regs->edgectrl1;
 398
 399                 gpio &= 0x07;
 400                 l = __raw_readl(reg);
 401                 l &= ~(3 << (gpio << 1));
 402                 if (trigger & IRQ_TYPE_EDGE_RISING)
 403                         l |= 2 << (gpio << 1);
 404                 if (trigger & IRQ_TYPE_EDGE_FALLING)
 405                         l |= 1 << (gpio << 1);
 406
 407                 /* Enable wake-up during idle for dynamic tick */
 408                 _gpio_rmw(base, bank->regs->wkup_en, 1 << gpio, trigger);
 409                 bank->context.wake_en =
 410                         __raw_readl(bank->base + bank->regs->wkup_en);
 411                 __raw_writel(l, reg);
 412         }
 413         return 0;
 414 }
 415
 416 static int gpio_irq_type(struct irq_data *d, unsigned type)
 417 {
 418         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 419         unsigned gpio = 0;
 420         int retval;
 421         unsigned long flags;
 422
 423 #ifdef CONFIG_ARCH_OMAP1
 424         if (d->irq > IH_MPUIO_BASE)
 425                 gpio = OMAP_MPUIO(d->irq - IH_MPUIO_BASE);
 426 #endif
 427
 428         if (!gpio)
 429                 gpio = irq_to_gpio(bank, d->irq);
 430
 431         if (type & ~IRQ_TYPE_SENSE_MASK)
 432                 return -EINVAL;
 433
 434         if (!bank->regs->leveldetect0 &&
 435                 (type & (IRQ_TYPE_LEVEL_LOW|IRQ_TYPE_LEVEL_HIGH)))
 436                 return -EINVAL;
 437
 438         spin_lock_irqsave(&bank->lock, flags);
 439         retval = _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), type);
 440         spin_unlock_irqrestore(&bank->lock, flags);
 441
 442         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
 443                 __irq_set_handler_locked(d->irq, handle_level_irq);
 444         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
 445                 __irq_set_handler_locked(d->irq, handle_edge_irq);
 446
 447         return retval;
 448 }
 449
 450 static void _clear_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 451 {
 452         void __iomem *reg = bank->base;
 453
 454         reg += bank->regs->irqstatus;
 455         __raw_writel(gpio_mask, reg);
 456
 457         /* Workaround for clearing DSP GPIO interrupts to allow retention */
 458         if (bank->regs->irqstatus2) {
 459                 reg = bank->base + bank->regs->irqstatus2;
 460                 __raw_writel(gpio_mask, reg);
 461         }
 462
 463         /* Flush posted write for the irq status to avoid spurious interrupts */
 464         __raw_readl(reg);
 465 }
 466
 467 static inline void _clear_gpio_irqstatus(struct gpio_bank *bank, int gpio)
 468 {
 469         _clear_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 470 }
 471
 472 static u32 _get_gpio_irqbank_mask(struct gpio_bank *bank)
 473 {
 474         void __iomem *reg = bank->base;
 475         u32 l;
 476         u32 mask = (1 << bank->width) - 1;
 477
 478         reg += bank->regs->irqenable;
 479         l = __raw_readl(reg);
 480         if (bank->regs->irqenable_inv)
 481                 l = ~l;
 482         l &= mask;
 483         return l;
 484 }
 485
 486 static void _enable_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 487 {
 488         void __iomem *reg = bank->base;
 489         u32 l;
 490
 491         if (bank->regs->set_irqenable) {
 492                 reg += bank->regs->set_irqenable;
 493                 l = gpio_mask;
 494                 bank->context.irqenable1 |= gpio_mask;
 495         } else {
 496                 reg += bank->regs->irqenable;
 497                 l = __raw_readl(reg);
 498                 if (bank->regs->irqenable_inv)
 499                         l &= ~gpio_mask;
 500                 else
 501                         l |= gpio_mask;
 502                 bank->context.irqenable1 = l;
 503         }
 504
 505         __raw_writel(l, reg);
 506 }
 507
 508 static void _disable_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 509 {
 510         void __iomem *reg = bank->base;
 511         u32 l;
 512
 513         if (bank->regs->clr_irqenable) {
 514                 reg += bank->regs->clr_irqenable;
 515                 l = gpio_mask;
 516                 bank->context.irqenable1 &= ~gpio_mask;
 517         } else {
 518                 reg += bank->regs->irqenable;
 519                 l = __raw_readl(reg);
 520                 if (bank->regs->irqenable_inv)
 521                         l |= gpio_mask;
 522                 else
 523                         l &= ~gpio_mask;
 524                 bank->context.irqenable1 = l;
 525         }
 526
 527         __raw_writel(l, reg);
 528 }
 529
 530 static inline void _set_gpio_irqenable(struct gpio_bank *bank, int gpio, int enable)
 531 {
 532         if (enable)
 533                 _enable_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 534         else
 535                 _disable_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 536 }
 537
 538 /*
 539  * Note that ENAWAKEUP needs to be enabled in GPIO_SYSCONFIG register.
 540  * 1510 does not seem to have a wake-up register. If JTAG is connected
 541  * to the target, system will wake up always on GPIO events. While
 542  * system is running all registered GPIO interrupts need to have wake-up
 543  * enabled. When system is suspended, only selected GPIO interrupts need
 544  * to have wake-up enabled.
 545  */
 546 static int _set_gpio_wakeup(struct gpio_bank *bank, int gpio, int enable)
 547 {
 548         u32 gpio_bit = GPIO_BIT(bank, gpio);
 549         unsigned long flags;
 550
 551         if (bank->non_wakeup_gpios & gpio_bit) {
 552                 dev_err(bank->dev,
 553                         "Unable to modify wakeup on non-wakeup GPIO%d\n", gpio);
 554                 return -EINVAL;
 555         }
 556
 557         spin_lock_irqsave(&bank->lock, flags);
 558         if (enable)
 559                 bank->context.wake_en |= gpio_bit;
 560         else
 561                 bank->context.wake_en &= ~gpio_bit;
 562
 563         __raw_writel(bank->context.wake_en, bank->base + bank->regs->wkup_en);
 564         spin_unlock_irqrestore(&bank->lock, flags);
 565
 566         return 0;
 567 }
 568
 569 static void _reset_gpio(struct gpio_bank *bank, int gpio)
 570 {
 571         _set_gpio_direction(bank, GPIO_INDEX(bank, gpio), 1);
 572         _set_gpio_irqenable(bank, gpio, 0);
 573         _clear_gpio_irqstatus(bank, gpio);
 574         _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), IRQ_TYPE_NONE);
 575         _clear_gpio_debounce(bank, gpio);
 576 }
 577
 578 /* Use disable_irq_wake() and enable_irq_wake() functions from drivers */
 579 static int gpio_wake_enable(struct irq_data *d, unsigned int enable)
 580 {
 581         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 582         unsigned int gpio = irq_to_gpio(bank, d->irq);
 583
 584         return _set_gpio_wakeup(bank, gpio, enable);
 585 }
 586
 587 static int omap_gpio_request(struct gpio_chip *chip, unsigned offset)
 588 {
 589         struct gpio_bank *bank = container_of(chip, struct gpio_bank, chip);
 590         unsigned long flags;
 591
 592         /*
 593          * If this is the first gpio_request for the bank,
 594          * enable the bank module.
 595          */
 596         if (!bank->mod_usage)
 597                 pm_runtime_get_sync(bank->dev);
 598
 599         spin_lock_irqsave(&bank->lock, flags);
 600         /* Set trigger to none. You need to enable the desired trigger with
 601          * request_irq() or set_irq_type().
 602          */
 603         _set_gpio_triggering(bank, offset, IRQ_TYPE_NONE);
 604
 605         if (bank->regs->pinctrl) {
 606                 void __iomem *reg = bank->base + bank->regs->pinctrl;
 607
 608                 /* Claim the pin for MPU */
 609                 __raw_writel(__raw_readl(reg) | (1 << offset), reg);
 610         }
 611
 612         if (bank->regs->ctrl && !bank->mod_usage) {
 613                 void __iomem *reg = bank->base + bank->regs->ctrl;
 614                 u32 ctrl;
 615
 616                 ctrl = __raw_readl(reg);
 617                 /* Module is enabled, clocks are not gated */
 618                 ctrl &= ~GPIO_MOD_CTRL_BIT;
 619                 __raw_writel(ctrl, reg);
 620                 bank->context.ctrl = ctrl;
 621         }
 622
 623         bank->mod_usage |= 1 << offset;
 624
 625         spin_unlock_irqrestore(&bank->lock, flags);
 626
 627         return 0;
 628 }
 629
 630 static void omap_gpio_free(struct gpio_chip *chip, unsigned offset)
 631 {
 632         struct gpio_bank *bank = container_of(chip, struct gpio_bank, chip);
 633         void __iomem *base = bank->base;
 634         unsigned long flags;
 635
 636         spin_lock_irqsave(&bank->lock, flags);
 637
 638         if (bank->regs->wkup_en) {
 639                 /* Disable wake-up during idle for dynamic tick */
 640                 _gpio_rmw(base, bank->regs->wkup_en, 1 << offset, 0);
 641                 bank->context.wake_en =
 642                         __raw_readl(bank->base + bank->regs->wkup_en);
 643         }
 644
 645         bank->mod_usage &= ~(1 << offset);
 646
 647         if (bank->regs->ctrl && !bank->mod_usage) {
 648                 void __iomem *reg = bank->base + bank->regs->ctrl;
 649                 u32 ctrl;
 650
 651                 ctrl = __raw_readl(reg);
 652                 /* Module is disabled, clocks are gated */
 653                 ctrl |= GPIO_MOD_CTRL_BIT;
 654                 __raw_writel(ctrl, reg);
 655                 bank->context.ctrl = ctrl;
 656         }
 657
 658         _reset_gpio(bank, bank->chip.base + offset);
 659         spin_unlock_irqrestore(&bank->lock, flags);
 660
 661         /*
 662          * If this is the last gpio to be freed in the bank,
 663          * disable the bank module.
 664          */
 665         if (!bank->mod_usage)
 666                 pm_runtime_put(bank->dev);
 667 }
 668
 669 /*
 670  * We need to unmask the GPIO bank interrupt as soon as possible to
 671  * avoid missing GPIO interrupts for other lines in the bank.
 672  * Then we need to mask-read-clear-unmask the triggered GPIO lines
 673  * in the bank to avoid missing nested interrupts for a GPIO line.
 674  * If we wait to unmask individual GPIO lines in the bank after the
 675  * line's interrupt handler has been run, we may miss some nested
 676  * interrupts.
 677  */
 678 static void gpio_irq_handler(unsigned int irq, struct irq_desc *desc)
 679 {
 680         void __iomem *isr_reg = NULL;
 681         u32 isr;
 682         unsigned int gpio_irq, gpio_index;
 683         struct gpio_bank *bank;
 684         int unmasked = 0;
 685         struct irq_chip *chip = irq_desc_get_chip(desc);
 686
 687         chained_irq_enter(chip, desc);
 688
 689         bank = irq_get_handler_data(irq);
 690         isr_reg = bank->base + bank->regs->irqstatus;
 691         pm_runtime_get_sync(bank->dev);
 692
 693         if (WARN_ON(!isr_reg))
 694                 goto exit;
 695
 696         while(1) {
 697                 u32 isr_saved, level_mask = 0;
 698                 u32 enabled;
 699
 700                 enabled = _get_gpio_irqbank_mask(bank);
 701                 isr_saved = isr = __raw_readl(isr_reg) & enabled;
 702
 703                 if (bank->level_mask)
 704                         level_mask = bank->level_mask & enabled;
 705
 706                 /* clear edge sensitive interrupts before handler(s) are
 707                 called so that we don't miss any interrupt occurred while
 708                 executing them */
 709                 _disable_gpio_irqbank(bank, isr_saved & ~level_mask);
 710                 _clear_gpio_irqbank(bank, isr_saved & ~level_mask);
 711                 _enable_gpio_irqbank(bank, isr_saved & ~level_mask);
 712
 713                 /* if there is only edge sensitive GPIO pin interrupts
 714                 configured, we could unmask GPIO bank interrupt immediately */
 715                 if (!level_mask && !unmasked) {
 716                         unmasked = 1;
 717                         chained_irq_exit(chip, desc);
 718                 }
 719
 720                 if (!isr)
 721                         break;
 722
 723                 gpio_irq = bank->irq_base;
 724                 for (; isr != 0; isr >>= 1, gpio_irq++) {
 725                         int gpio = irq_to_gpio(bank, gpio_irq);
 726
 727                         if (!(isr & 1))
 728                                 continue;
 729
 730                         gpio_index = GPIO_INDEX(bank, gpio);
 731
 732                         /*
 733                          * Some chips can't respond to both rising and falling
 734                          * at the same time.  If this irq was requested with
 735                          * both flags, we need to flip the ICR data for the IRQ
 736                          * to respond to the IRQ for the opposite direction.
 737                          * This will be indicated in the bank toggle_mask.
 738                          */
 739                         if (bank->toggle_mask & (1 << gpio_index))
 740                                 _toggle_gpio_edge_triggering(bank, gpio_index);
 741
 742                         generic_handle_irq(gpio_irq);
 743                 }
 744         }
 745         /* if bank has any level sensitive GPIO pin interrupt
 746         configured, we must unmask the bank interrupt only after
 747         handler(s) are executed in order to avoid spurious bank
 748         interrupt */
 749 exit:
 750         if (!unmasked)
 751                 chained_irq_exit(chip, desc);
 752         pm_runtime_put(bank->dev);
 753 }
 754
 755 static void gpio_irq_shutdown(struct irq_data *d)
 756 {
 757         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 758         unsigned int gpio = irq_to_gpio(bank, d->irq);
 759         unsigned long flags;
 760
 761         spin_lock_irqsave(&bank->lock, flags);
 762         _reset_gpio(bank, gpio);
 763         spin_unlock_irqrestore(&bank->lock, flags);
 764 }
 765
 766 static void gpio_ack_irq(struct irq_data *d)
 767 {
 768         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 769         unsigned int gpio = irq_to_gpio(bank, d->irq);
 770
 771         _clear_gpio_irqstatus(bank, gpio);
 772 }
 773
 774 static void gpio_mask_irq(struct irq_data *d)
 775 {
 776         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 777         unsigned int gpio = irq_to_gpio(bank, d->irq);
 778         unsigned long flags;
 779
 780         spin_lock_irqsave(&bank->lock, flags);
 781         _set_gpio_irqenable(bank, gpio, 0);
 782         _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), IRQ_TYPE_NONE);
 783         spin_unlock_irqrestore(&bank->lock, flags);
 784 }
 785
 786 static void gpio_unmask_irq(struct irq_data *d)
 787 {
 788         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 789         unsigned int gpio = irq_to_gpio(bank, d->irq);
 790         unsigned int irq_mask = GPIO_BIT(bank, gpio);
 791         u32 trigger = irqd_get_trigger_type(d);
 792         unsigned long flags;
 793
 794         spin_lock_irqsave(&bank->lock, flags);
 795         if (trigger)
 796                 _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), trigger);
 797
 798         /* For level-triggered GPIOs, the clearing must be done after
 799          * the HW source is cleared, thus after the handler has run */
 800         if (bank->level_mask & irq_mask) {
 801                 _set_gpio_irqenable(bank, gpio, 0);
 802                 _clear_gpio_irqstatus(bank, gpio);
 803         }
 804
 805         _set_gpio_irqenable(bank, gpio, 1);
 806         spin_unlock_irqrestore(&bank->lock, flags);
 807 }
 808
 809 static struct irq_chip gpio_irq_chip = {
 810         .name           = "GPIO",
 811         .irq_shutdown   = gpio_irq_shutdown,
 812         .irq_ack        = gpio_ack_irq,
 813         .irq_mask       = gpio_mask_irq,
 814         .irq_unmask     = gpio_unmask_irq,
 815         .irq_set_type   = gpio_irq_type,
 816         .irq_set_wake   = gpio_wake_enable,
 817 };
 818
 819 /*---------------------------------------------------------------------*/
 820
 821 static int omap_mpuio_suspend_noirq(struct device *dev)
 822 {
 823         struct platform_device *pdev = to_platform_device(dev);
 824         struct gpio_bank        *bank = platform_get_drvdata(pdev);
 825         void __iomem            *mask_reg = bank->base +
 826                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 827         unsigned long           flags;
 828
 829         spin_lock_irqsave(&bank->lock, flags);
 830         __raw_writel(0xffff & ~bank->context.wake_en, mask_reg);
 831         spin_unlock_irqrestore(&bank->lock, flags);
 832
 833         return 0;
 834 }
 835
 836 static int omap_mpuio_resume_noirq(struct device *dev)
 837 {
 838         struct platform_device *pdev = to_platform_device(dev);
 839         struct gpio_bank        *bank = platform_get_drvdata(pdev);
 840         void __iomem            *mask_reg = bank->base +
 841                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 842         unsigned long           flags;
 843
 844         spin_lock_irqsave(&bank->lock, flags);
 845         __raw_writel(bank->context.wake_en, mask_reg);
 846         spin_unlock_irqrestore(&bank->lock, flags);
 847
 848         return 0;
 849 }
 850
 851 static const struct dev_pm_ops omap_mpuio_dev_pm_ops = {
 852         .suspend_noirq = omap_mpuio_suspend_noirq,
 853         .resume_noirq = omap_mpuio_resume_noirq,
 854 };
 855
 856 /* use platform_driver for this. */
 857 static struct platform_driver omap_mpuio_driver = {
 858         .driver         = {
 859                 .name   = "mpuio",
 860                 .pm     = &omap_mpuio_dev_pm_ops,
 861         },
 862 };
 863
 864 static struct platform_device omap_mpuio_device = {
 865         .name           = "mpuio",
 866         .id             = -1,
 867         .dev = {
 868                 .driver = &omap_mpuio_driver.driver,
 869         }
 870         /* could list the /proc/iomem resources */
 871 };
 872
 873 static inline void mpuio_init(struct gpio_bank *bank)
 874 {
 875         platform_set_drvdata(&omap_mpuio_device, bank);
 876
 877         if (platform_driver_register(&omap_mpuio_driver) == 0)
 878                 (void) platform_device_register(&omap_mpuio_device);
 879 }
 880
 881 /*---------------------------------------------------------------------*/
 882
 883 static int gpio_input(struct gpio_chip *chip, unsigned offset)
 884 {
 885         struct gpio_bank *bank;
 886         unsigned long flags;
 887
 888         bank = container_of(chip, struct gpio_bank, chip);
 889         spin_lock_irqsave(&bank->lock, flags);
 890         _set_gpio_direction(bank, offset, 1);
 891         spin_unlock_irqrestore(&bank->lock, flags);
 892         return 0;
 893 }
 894
 895 static int gpio_is_input(struct gpio_bank *bank, int mask)
 896 {
 897         void __iomem *reg = bank->base + bank->regs->direction;
 898
 899         return __raw_readl(reg) & mask;
 900 }
 901
 902 static int gpio_get(struct gpio_chip *chip, unsigned offset)
 903 {
 904         struct gpio_bank *bank;
 905         u32 mask;
 906
 907         bank = container_of(chip, struct gpio_bank, chip);
 908         mask = (1 << offset);
 909
 910         if (gpio_is_input(bank, mask))
 911                 return _get_gpio_datain(bank, offset);
 912         else
 913                 return _get_gpio_dataout(bank, offset);
 914 }
 915
 916 static int gpio_output(struct gpio_chip *chip, unsigned offset, int value)
 917 {
 918         struct gpio_bank *bank;
 919         unsigned long flags;
 920
 921         bank = container_of(chip, struct gpio_bank, chip);
 922         spin_lock_irqsave(&bank->lock, flags);
 923         bank->set_dataout(bank, offset, value);
 924         _set_gpio_direction(bank, offset, 0);
 925         spin_unlock_irqrestore(&bank->lock, flags);
 926         return 0;
 927 }
 928
 929 static int gpio_debounce(struct gpio_chip *chip, unsigned offset,
 930                 unsigned debounce)
 931 {
 932         struct gpio_bank *bank;
 933         unsigned long flags;
 934
 935         bank = container_of(chip, struct gpio_bank, chip);
 936
 937         spin_lock_irqsave(&bank->lock, flags);
 938         _set_gpio_debounce(bank, offset, debounce);
 939         spin_unlock_irqrestore(&bank->lock, flags);
 940
 941         return 0;
 942 }
 943
 944 static void gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 945 {
 946         struct gpio_bank *bank;
 947         unsigned long flags;
 948
 949         bank = container_of(chip, struct gpio_bank, chip);
 950         spin_lock_irqsave(&bank->lock, flags);
 951         bank->set_dataout(bank, offset, value);
 952         spin_unlock_irqrestore(&bank->lock, flags);
 953 }
 954
 955 static int gpio_2irq(struct gpio_chip *chip, unsigned offset)
 956 {
 957         struct gpio_bank *bank;
 958
 959         bank = container_of(chip, struct gpio_bank, chip);
 960         return bank->irq_base + offset;
 961 }
 962
 963 /*---------------------------------------------------------------------*/
 964
 965 static void __init omap_gpio_show_rev(struct gpio_bank *bank)
 966 {
 967         static bool called;
 968         u32 rev;
 969
 970         if (called || bank->regs->revision == USHRT_MAX)
 971                 return;
 972
 973         rev = __raw_readw(bank->base + bank->regs->revision);
 974         pr_info("OMAP GPIO hardware version %d.%d\n",
 975                 (rev >> 4) & 0x0f, rev & 0x0f);
 976
 977         called = true;
 978 }
 979
 980 /* This lock class tells lockdep that GPIO irqs are in a different
 981  * category than their parents, so it won't report false recursion.
 982  */
 983 static struct lock_class_key gpio_lock_class;
 984
 985 static void omap_gpio_mod_init(struct gpio_bank *bank)
 986 {
 987         void __iomem *base = bank->base;
 988         u32 l = 0xffffffff;
 989
 990         if (bank->width == 16)
 991                 l = 0xffff;
 992
 993         if (bank->is_mpuio) {
 994                 __raw_writel(l, bank->base + bank->regs->irqenable);
 995                 return;
 996         }
 997
 998         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->irqenable_inv);
 999         _gpio_rmw(base, bank->regs->irqstatus, l, !bank->regs->irqenable_inv);
1000         if (bank->regs->debounce_en)
1001                 __raw_writel(0, base + bank->regs->debounce_en);
1002
1003         /* Save OE default value (0xffffffff) in the context */
1004         bank->context.oe = __raw_readl(bank->base + bank->regs->direction);
1005          /* Initialize interface clk ungated, module enabled */
1006         if (bank->regs->ctrl)
1007                 __raw_writel(0, base + bank->regs->ctrl);
1008
1009         bank->dbck = clk_get(bank->dev, "dbclk");
1010         if (IS_ERR(bank->dbck))
1011                 dev_err(bank->dev, "Could not get gpio dbck\n");
1012 }
1013
1014 static void
1015 omap_mpuio_alloc_gc(struct gpio_bank *bank, unsigned int irq_start,
1016                     unsigned int num)
1017 {
1018         struct irq_chip_generic *gc;
1019         struct irq_chip_type *ct;
1020
1021         gc = irq_alloc_generic_chip("MPUIO", 1, irq_start, bank->base,
1022                                     handle_simple_irq);
1023         if (!gc) {
1024                 dev_err(bank->dev, "Memory alloc failed for gc\n");
1025                 return;
1026         }
1027
1028         ct = gc->chip_types;
1029
1030         /* NOTE: No ack required, reading IRQ status clears it. */
1031         ct->chip.irq_mask = irq_gc_mask_set_bit;
1032         ct->chip.irq_unmask = irq_gc_mask_clr_bit;
1033         ct->chip.irq_set_type = gpio_irq_type;
1034
1035         if (bank->regs->wkup_en)
1036                 ct->chip.irq_set_wake = gpio_wake_enable,
1037
1038         ct->regs.mask = OMAP_MPUIO_GPIO_INT / bank->stride;
1039         irq_setup_generic_chip(gc, IRQ_MSK(num), IRQ_GC_INIT_MASK_CACHE,
1040                                IRQ_NOREQUEST | IRQ_NOPROBE, 0);
1041 }
1042
1043 static void omap_gpio_chip_init(struct gpio_bank *bank)
1044 {
1045         int j;
1046         static int gpio;
1047
1048         /*
1049          * REVISIT eventually switch from OMAP-specific gpio structs
1050          * over to the generic ones
1051          */
1052         bank->chip.request = omap_gpio_request;
1053         bank->chip.free = omap_gpio_free;
1054         bank->chip.direction_input = gpio_input;
1055         bank->chip.get = gpio_get;
1056         bank->chip.direction_output = gpio_output;
1057         bank->chip.set_debounce = gpio_debounce;
1058         bank->chip.set = gpio_set;
1059         bank->chip.to_irq = gpio_2irq;
1060         if (bank->is_mpuio) {
1061                 bank->chip.label = "mpuio";
1062                 if (bank->regs->wkup_en)
1063                         bank->chip.dev = &omap_mpuio_device.dev;
1064                 bank->chip.base = OMAP_MPUIO(0);
1065         } else {
1066                 bank->chip.label = "gpio";
1067                 bank->chip.base = gpio;
1068                 gpio += bank->width;
1069         }
1070         bank->chip.ngpio = bank->width;
1071
1072         gpiochip_add(&bank->chip);
1073
1074         for (j = bank->irq_base; j < bank->irq_base + bank->width; j++) {
1075                 irq_set_lockdep_class(j, &gpio_lock_class);
1076                 irq_set_chip_data(j, bank);
1077                 if (bank->is_mpuio) {
1078                         omap_mpuio_alloc_gc(bank, j, bank->width);
1079                 } else {
1080                         irq_set_chip(j, &gpio_irq_chip);
1081                         irq_set_handler(j, handle_simple_irq);
1082                         set_irq_flags(j, IRQF_VALID);
1083                 }
1084         }
1085         irq_set_chained_handler(bank->irq, gpio_irq_handler);
1086         irq_set_handler_data(bank->irq, bank);
1087 }
1088
1089 static const struct of_device_id omap_gpio_match[];
1090
1091 static int omap_gpio_probe(struct platform_device *pdev)
1092 {
1093         struct device *dev = &pdev->dev;
1094         struct device_node *node = dev->of_node;
1095         const struct of_device_id *match;
1096         const struct omap_gpio_platform_data *pdata;
1097         struct resource *res;
1098         struct gpio_bank *bank;
1099         int ret = 0;
1100
1101         match = of_match_device(of_match_ptr(omap_gpio_match), dev);
1102
1103         pdata = match ? match->data : dev->platform_data;
1104         if (!pdata)
1105                 return -EINVAL;
1106
1107         bank = devm_kzalloc(dev, sizeof(struct gpio_bank), GFP_KERNEL);
1108         if (!bank) {
1109                 dev_err(dev, "Memory alloc failed\n");
1110                 return -ENOMEM;
1111         }
1112
1113         res = platform_get_resource(pdev, IORESOURCE_IRQ, 0);
1114         if (unlikely(!res)) {
1115                 dev_err(dev, "Invalid IRQ resource\n");
1116                 return -ENODEV;
1117         }
1118
1119         bank->irq = res->start;
1120         bank->dev = dev;
1121         bank->dbck_flag = pdata->dbck_flag;
1122         bank->stride = pdata->bank_stride;
1123         bank->width = pdata->bank_width;
1124         bank->is_mpuio = pdata->is_mpuio;
1125         bank->non_wakeup_gpios = pdata->non_wakeup_gpios;
1126         bank->loses_context = pdata->loses_context;
1127         bank->regs = pdata->regs;
1128 #ifdef CONFIG_OF_GPIO
1129         bank->chip.of_node = of_node_get(node);
1130 #endif
1131
1132         bank->irq_base = irq_alloc_descs(-1, 0, bank->width, 0);
1133         if (bank->irq_base < 0) {
1134                 dev_err(dev, "Couldn't allocate IRQ numbers\n");
1135                 return -ENODEV;
1136         }
1137
1138         bank->domain = irq_domain_add_legacy(node, bank->width, bank->irq_base,
1139                                              0, &irq_domain_simple_ops, NULL);
1140
1141         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1142                 bank->set_dataout = _set_gpio_dataout_reg;
1143         else
1144                 bank->set_dataout = _set_gpio_dataout_mask;
1145
1146         spin_lock_init(&bank->lock);
1147
1148         /* Static mapping, never released */
1149         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1150         if (unlikely(!res)) {
1151                 dev_err(dev, "Invalid mem resource\n");
1152                 return -ENODEV;
1153         }
1154
1155         if (!devm_request_mem_region(dev, res->start, resource_size(res),
1156                                      pdev->name)) {
1157                 dev_err(dev, "Region already claimed\n");
1158                 return -EBUSY;
1159         }
1160
1161         bank->base = devm_ioremap(dev, res->start, resource_size(res));
1162         if (!bank->base) {
1163                 dev_err(dev, "Could not ioremap\n");
1164                 return -ENOMEM;
1165         }
1166
1167         platform_set_drvdata(pdev, bank);
1168
1169         pm_runtime_enable(bank->dev);
1170         pm_runtime_irq_safe(bank->dev);
1171         pm_runtime_get_sync(bank->dev);
1172
1173         if (bank->is_mpuio)
1174                 mpuio_init(bank);
1175
1176         omap_gpio_mod_init(bank);
1177         omap_gpio_chip_init(bank);
1178         omap_gpio_show_rev(bank);
1179
1180         if (bank->loses_context)
1181                 bank->get_context_loss_count = pdata->get_context_loss_count;
1182
1183         pm_runtime_put(bank->dev);
1184
1185         list_add_tail(&bank->node, &omap_gpio_list);
1186
1187         return ret;
1188 }
1189
1190 #ifdef CONFIG_ARCH_OMAP2PLUS
1191
1192 #if defined(CONFIG_PM_RUNTIME)
1193 static void omap_gpio_restore_context(struct gpio_bank *bank);
1194
1195 static int omap_gpio_runtime_suspend(struct device *dev)
1196 {
1197         struct platform_device *pdev = to_platform_device(dev);
1198         struct gpio_bank *bank = platform_get_drvdata(pdev);
1199         u32 l1 = 0, l2 = 0;
1200         unsigned long flags;
1201         u32 wake_low, wake_hi;
1202
1203         spin_lock_irqsave(&bank->lock, flags);
1204
1205         /*
1206          * Only edges can generate a wakeup event to the PRCM.
1207          *
1208          * Therefore, ensure any wake-up capable GPIOs have
1209          * edge-detection enabled before going idle to ensure a wakeup
1210          * to the PRCM is generated on a GPIO transition. (c.f. 34xx
1211          * NDA TRM 25.5.3.1)
1212          *
1213          * The normal values will be restored upon ->runtime_resume()
1214          * by writing back the values saved in bank->context.
1215          */
1216         wake_low = bank->context.leveldetect0 & bank->context.wake_en;
1217         if (wake_low)
1218                 __raw_writel(wake_low | bank->context.fallingdetect,
1219                              bank->base + bank->regs->fallingdetect);
1220         wake_hi = bank->context.leveldetect1 & bank->context.wake_en;
1221         if (wake_hi)
1222                 __raw_writel(wake_hi | bank->context.risingdetect,
1223                              bank->base + bank->regs->risingdetect);
1224
1225         if (!bank->enabled_non_wakeup_gpios)
1226                 goto update_gpio_context_count;
1227
1228         if (bank->power_mode != OFF_MODE) {
1229                 bank->power_mode = 0;
1230                 goto update_gpio_context_count;
1231         }
1232         /*
1233          * If going to OFF, remove triggering for all
1234          * non-wakeup GPIOs.  Otherwise spurious IRQs will be
1235          * generated.  See OMAP2420 Errata item 1.101.
1236          */
1237         bank->saved_datain = __raw_readl(bank->base +
1238                                                 bank->regs->datain);
1239         l1 = bank->context.fallingdetect;
1240         l2 = bank->context.risingdetect;
1241
1242         l1 &= ~bank->enabled_non_wakeup_gpios;
1243         l2 &= ~bank->enabled_non_wakeup_gpios;
1244
1245         __raw_writel(l1, bank->base + bank->regs->fallingdetect);
1246         __raw_writel(l2, bank->base + bank->regs->risingdetect);
1247
1248         bank->workaround_enabled = true;
1249
1250 update_gpio_context_count:
1251         if (bank->get_context_loss_count)
1252                 bank->context_loss_count =
1253                                 bank->get_context_loss_count(bank->dev);
1254
1255         _gpio_dbck_disable(bank);
1256         spin_unlock_irqrestore(&bank->lock, flags);
1257
1258         return 0;
1259 }
1260
1261 static int omap_gpio_runtime_resume(struct device *dev)
1262 {
1263         struct platform_device *pdev = to_platform_device(dev);
1264         struct gpio_bank *bank = platform_get_drvdata(pdev);
1265         int context_lost_cnt_after;
1266         u32 l = 0, gen, gen0, gen1;
1267         unsigned long flags;
1268
1269         spin_lock_irqsave(&bank->lock, flags);
1270         _gpio_dbck_enable(bank);
1271
1272         /*
1273          * In ->runtime_suspend(), level-triggered, wakeup-enabled
1274          * GPIOs were set to edge trigger also in order to be able to
1275          * generate a PRCM wakeup.  Here we restore the
1276          * pre-runtime_suspend() values for edge triggering.
1277          */
1278         __raw_writel(bank->context.fallingdetect,
1279                      bank->base + bank->regs->fallingdetect);
1280         __raw_writel(bank->context.risingdetect,
1281                      bank->base + bank->regs->risingdetect);
1282
1283         if (bank->get_context_loss_count) {
1284                 context_lost_cnt_after =
1285                         bank->get_context_loss_count(bank->dev);
1286                 if (context_lost_cnt_after != bank->context_loss_count) {
1287                         omap_gpio_restore_context(bank);
1288                 } else {
1289                         spin_unlock_irqrestore(&bank->lock, flags);
1290                         return 0;
1291                 }
1292         }
1293
1294         if (!bank->workaround_enabled) {
1295                 spin_unlock_irqrestore(&bank->lock, flags);
1296                 return 0;
1297         }
1298
1299         __raw_writel(bank->context.fallingdetect,
1300                         bank->base + bank->regs->fallingdetect);
1301         __raw_writel(bank->context.risingdetect,
1302                         bank->base + bank->regs->risingdetect);
1303         l = __raw_readl(bank->base + bank->regs->datain);
1304
1305         /*
1306          * Check if any of the non-wakeup interrupt GPIOs have changed
1307          * state.  If so, generate an IRQ by software.  This is
1308          * horribly racy, but it's the best we can do to work around
1309          * this silicon bug.
1310          */
1311         l ^= bank->saved_datain;
1312         l &= bank->enabled_non_wakeup_gpios;
1313
1314         /*
1315          * No need to generate IRQs for the rising edge for gpio IRQs
1316          * configured with falling edge only; and vice versa.
1317          */
1318         gen0 = l & bank->context.fallingdetect;
1319         gen0 &= bank->saved_datain;
1320
1321         gen1 = l & bank->context.risingdetect;
1322         gen1 &= ~(bank->saved_datain);
1323
1324         /* FIXME: Consider GPIO IRQs with level detections properly! */
1325         gen = l & (~(bank->context.fallingdetect) &
1326                                          ~(bank->context.risingdetect));
1327         /* Consider all GPIO IRQs needed to be updated */
1328         gen |= gen0 | gen1;
1329
1330         if (gen) {
1331                 u32 old0, old1;
1332
1333                 old0 = __raw_readl(bank->base + bank->regs->leveldetect0);
1334                 old1 = __raw_readl(bank->base + bank->regs->leveldetect1);
1335
1336                 if (!bank->regs->irqstatus_raw0) {
1337                         __raw_writel(old0 | gen, bank->base +
1338                                                 bank->regs->leveldetect0);
1339                         __raw_writel(old1 | gen, bank->base +
1340                                                 bank->regs->leveldetect1);
1341                 }
1342
1343                 if (bank->regs->irqstatus_raw0) {
1344                         __raw_writel(old0 | l, bank->base +
1345                                                 bank->regs->leveldetect0);
1346                         __raw_writel(old1 | l, bank->base +
1347                                                 bank->regs->leveldetect1);
1348                 }
1349                 __raw_writel(old0, bank->base + bank->regs->leveldetect0);
1350                 __raw_writel(old1, bank->base + bank->regs->leveldetect1);
1351         }
1352
1353         bank->workaround_enabled = false;
1354         spin_unlock_irqrestore(&bank->lock, flags);
1355
1356         return 0;
1357 }
1358 #endif /* CONFIG_PM_RUNTIME */
1359
1360 void omap2_gpio_prepare_for_idle(int pwr_mode)
1361 {
1362         struct gpio_bank *bank;
1363
1364         list_for_each_entry(bank, &omap_gpio_list, node) {
1365                 if (!bank->mod_usage || !bank->loses_context)
1366                         continue;
1367
1368                 bank->power_mode = pwr_mode;
1369
1370                 pm_runtime_put_sync_suspend(bank->dev);
1371         }
1372 }
1373
1374 void omap2_gpio_resume_after_idle(void)
1375 {
1376         struct gpio_bank *bank;
1377
1378         list_for_each_entry(bank, &omap_gpio_list, node) {
1379                 if (!bank->mod_usage || !bank->loses_context)
1380                         continue;
1381
1382                 pm_runtime_get_sync(bank->dev);
1383         }
1384 }
1385
1386 #if defined(CONFIG_PM_RUNTIME)
1387 static void omap_gpio_restore_context(struct gpio_bank *bank)
1388 {
1389         __raw_writel(bank->context.wake_en,
1390                                 bank->base + bank->regs->wkup_en);
1391         __raw_writel(bank->context.ctrl, bank->base + bank->regs->ctrl);
1392         __raw_writel(bank->context.leveldetect0,
1393                                 bank->base + bank->regs->leveldetect0);
1394         __raw_writel(bank->context.leveldetect1,
1395                                 bank->base + bank->regs->leveldetect1);
1396         __raw_writel(bank->context.risingdetect,
1397                                 bank->base + bank->regs->risingdetect);
1398         __raw_writel(bank->context.fallingdetect,
1399                                 bank->base + bank->regs->fallingdetect);
1400         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1401                 __raw_writel(bank->context.dataout,
1402                                 bank->base + bank->regs->set_dataout);
1403         else
1404                 __raw_writel(bank->context.dataout,
1405                                 bank->base + bank->regs->dataout);
1406         __raw_writel(bank->context.oe, bank->base + bank->regs->direction);
1407
1408         if (bank->dbck_enable_mask) {
1409                 __raw_writel(bank->context.debounce, bank->base +
1410                                         bank->regs->debounce);
1411                 __raw_writel(bank->context.debounce_en,
1412                                         bank->base + bank->regs->debounce_en);
1413         }
1414
1415         __raw_writel(bank->context.irqenable1,
1416                                 bank->base + bank->regs->irqenable);
1417         __raw_writel(bank->context.irqenable2,
1418                                 bank->base + bank->regs->irqenable2);
1419 }
1420 #endif /* CONFIG_PM_RUNTIME */
1421 #else
1422 #define omap_gpio_runtime_suspend NULL
1423 #define omap_gpio_runtime_resume NULL
1424 #endif
1425
1426 static const struct dev_pm_ops gpio_pm_ops = {
1427         SET_RUNTIME_PM_OPS(omap_gpio_runtime_suspend, omap_gpio_runtime_resume,
1428                                                                         NULL)
1429 };
1430
1431 #if defined(CONFIG_OF)
1432 static struct omap_gpio_reg_offs omap2_gpio_regs = {
1433         .revision =             OMAP24XX_GPIO_REVISION,
1434         .direction =            OMAP24XX_GPIO_OE,
1435         .datain =               OMAP24XX_GPIO_DATAIN,
1436         .dataout =              OMAP24XX_GPIO_DATAOUT,
1437         .set_dataout =          OMAP24XX_GPIO_SETDATAOUT,
1438         .clr_dataout =          OMAP24XX_GPIO_CLEARDATAOUT,
1439         .irqstatus =            OMAP24XX_GPIO_IRQSTATUS1,
1440         .irqstatus2 =           OMAP24XX_GPIO_IRQSTATUS2,
1441         .irqenable =            OMAP24XX_GPIO_IRQENABLE1,
1442         .irqenable2 =           OMAP24XX_GPIO_IRQENABLE2,
1443         .set_irqenable =        OMAP24XX_GPIO_SETIRQENABLE1,
1444         .clr_irqenable =        OMAP24XX_GPIO_CLEARIRQENABLE1,
1445         .debounce =             OMAP24XX_GPIO_DEBOUNCE_VAL,
1446         .debounce_en =          OMAP24XX_GPIO_DEBOUNCE_EN,
1447         .ctrl =                 OMAP24XX_GPIO_CTRL,
1448         .wkup_en =              OMAP24XX_GPIO_WAKE_EN,
1449         .leveldetect0 =         OMAP24XX_GPIO_LEVELDETECT0,
1450         .leveldetect1 =         OMAP24XX_GPIO_LEVELDETECT1,
1451         .risingdetect =         OMAP24XX_GPIO_RISINGDETECT,
1452         .fallingdetect =        OMAP24XX_GPIO_FALLINGDETECT,
1453 };
1454
1455 static struct omap_gpio_reg_offs omap4_gpio_regs = {
1456         .revision =             OMAP4_GPIO_REVISION,
1457         .direction =            OMAP4_GPIO_OE,
1458         .datain =               OMAP4_GPIO_DATAIN,
1459         .dataout =              OMAP4_GPIO_DATAOUT,
1460         .set_dataout =          OMAP4_GPIO_SETDATAOUT,
1461         .clr_dataout =          OMAP4_GPIO_CLEARDATAOUT,
1462         .irqstatus =            OMAP4_GPIO_IRQSTATUS0,
1463         .irqstatus2 =           OMAP4_GPIO_IRQSTATUS1,
1464         .irqenable =            OMAP4_GPIO_IRQSTATUSSET0,
1465         .irqenable2 =           OMAP4_GPIO_IRQSTATUSSET1,
1466         .set_irqenable =        OMAP4_GPIO_IRQSTATUSSET0,
1467         .clr_irqenable =        OMAP4_GPIO_IRQSTATUSCLR0,
1468         .debounce =             OMAP4_GPIO_DEBOUNCINGTIME,
1469         .debounce_en =          OMAP4_GPIO_DEBOUNCENABLE,
1470         .ctrl =                 OMAP4_GPIO_CTRL,
1471         .wkup_en =              OMAP4_GPIO_IRQWAKEN0,
1472         .leveldetect0 =         OMAP4_GPIO_LEVELDETECT0,
1473         .leveldetect1 =         OMAP4_GPIO_LEVELDETECT1,
1474         .risingdetect =         OMAP4_GPIO_RISINGDETECT,
1475         .fallingdetect =        OMAP4_GPIO_FALLINGDETECT,
1476 };
1477
1478 static const struct omap_gpio_platform_data omap2_pdata = {
1479         .regs = &omap2_gpio_regs,
1480         .bank_width = 32,
1481         .dbck_flag = false,
1482 };
1483
1484 static const struct omap_gpio_platform_data omap3_pdata = {
1485         .regs = &omap2_gpio_regs,
1486         .bank_width = 32,
1487         .dbck_flag = true,
1488 };
1489
1490 static const struct omap_gpio_platform_data omap4_pdata = {
1491         .regs = &omap4_gpio_regs,
1492         .bank_width = 32,
1493         .dbck_flag = true,
1494 };
1495
1496 static const struct of_device_id omap_gpio_match[] = {
1497         {
1498                 .compatible = "ti,omap4-gpio",
1499                 .data = &omap4_pdata,
1500         },
1501         {
1502                 .compatible = "ti,omap3-gpio",
1503                 .data = &omap3_pdata,
1504         },
1505         {
1506                 .compatible = "ti,omap2-gpio",
1507                 .data = &omap2_pdata,
1508         },
1509         { },
1510 };
1511 MODULE_DEVICE_TABLE(of, omap_gpio_match);
1512 #endif
1513
1514 static struct platform_driver omap_gpio_driver = {
1515         .probe          = omap_gpio_probe,
1516         .driver         = {
1517                 .name   = "omap_gpio",
1518                 .pm     = &gpio_pm_ops,
1519                 .of_match_table = of_match_ptr(omap_gpio_match),
1520         },
1521 };
1522
1523 /*
1524  * gpio driver register needs to be done before
1525  * machine_init functions access gpio APIs.
1526  * Hence omap_gpio_drv_reg() is a postcore_initcall.
1527  */
1528 static int __init omap_gpio_drv_reg(void)
1529 {
1530         return platform_driver_register(&omap_gpio_driver);
1531 }
1532 postcore_initcall(omap_gpio_drv_reg);