Pileus Git - ~andy/linux/blob - arch/x86/kernel/apic/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/kernel_stat.h>
  18 #include <linux/mc146818rtc.h>
  19 #include <linux/acpi_pmtmr.h>
  20 #include <linux/clockchips.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/ftrace.h>
  24 #include <linux/ioport.h>
  25 #include <linux/module.h>
  26 #include <linux/sysdev.h>
  27 #include <linux/delay.h>
  28 #include <linux/timex.h>
  29 #include <linux/dmar.h>
  30 #include <linux/init.h>
  31 #include <linux/cpu.h>
  32 #include <linux/dmi.h>
  33 #include <linux/nmi.h>
  34 #include <linux/smp.h>
  35 #include <linux/mm.h>
  36
  37 #include <asm/pgalloc.h>
  38 #include <asm/atomic.h>
  39 #include <asm/mpspec.h>
  40 #include <asm/i8253.h>
  41 #include <asm/i8259.h>
  42 #include <asm/proto.h>
  43 #include <asm/apic.h>
  44 #include <asm/desc.h>
  45 #include <asm/hpet.h>
  46 #include <asm/idle.h>
  47 #include <asm/mtrr.h>
  48 #include <asm/smp.h>
  49 #include <asm/mce.h>
  50
  51 unsigned int num_processors;
  52
  53 unsigned disabled_cpus __cpuinitdata;
  54
  55 /* Processor that is doing the boot up */
  56 unsigned int boot_cpu_physical_apicid = -1U;
  57
  58 /*
  59  * The highest APIC ID seen during enumeration.
  60  *
  61  * This determines the messaging protocol we can use: if all APIC IDs
  62  * are in the 0 ... 7 range, then we can use logical addressing which
  63  * has some performance advantages (better broadcasting).
  64  *
  65  * If there's an APIC ID above 8, we use physical addressing.
  66  */
  67 unsigned int max_physical_apicid;
  68
  69 /*
  70  * Bitmask of physically existing CPUs:
  71  */
  72 physid_mask_t phys_cpu_present_map;
  73
  74 /*
  75  * Map cpu index to physical APIC ID
  76  */
  77 DEFINE_EARLY_PER_CPU(u16, x86_cpu_to_apicid, BAD_APICID);
  78 DEFINE_EARLY_PER_CPU(u16, x86_bios_cpu_apicid, BAD_APICID);
  79 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
  80 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  81
  82 #ifdef CONFIG_X86_32
  83 /*
  84  * Knob to control our willingness to enable the local APIC.
  85  *
  86  * +1=force-enable
  87  */
  88 static int force_enable_local_apic;
  89 /*
  90  * APIC command line parameters
  91  */
  92 static int __init parse_lapic(char *arg)
  93 {
  94         force_enable_local_apic = 1;
  95         return 0;
  96 }
  97 early_param("lapic", parse_lapic);
  98 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  99 static int enabled_via_apicbase;
 100
 101 /*
 102  * Handle interrupt mode configuration register (IMCR).
 103  * This register controls whether the interrupt signals
 104  * that reach the BSP come from the master PIC or from the
 105  * local APIC. Before entering Symmetric I/O Mode, either
 106  * the BIOS or the operating system must switch out of
 107  * PIC Mode by changing the IMCR.
 108  */
 109 static inline void imcr_pic_to_apic(void)
 110 {
 111         /* select IMCR register */
 112         outb(0x70, 0x22);
 113         /* NMI and 8259 INTR go through APIC */
 114         outb(0x01, 0x23);
 115 }
 116
 117 static inline void imcr_apic_to_pic(void)
 118 {
 119         /* select IMCR register */
 120         outb(0x70, 0x22);
 121         /* NMI and 8259 INTR go directly to BSP */
 122         outb(0x00, 0x23);
 123 }
 124 #endif
 125
 126 #ifdef CONFIG_X86_64
 127 static int apic_calibrate_pmtmr __initdata;
 128 static __init int setup_apicpmtimer(char *s)
 129 {
 130         apic_calibrate_pmtmr = 1;
 131         notsc_setup(NULL);
 132         return 0;
 133 }
 134 __setup("apicpmtimer", setup_apicpmtimer);
 135 #endif
 136
 137 int x2apic_mode;
 138 #ifdef CONFIG_X86_X2APIC
 139 /* x2apic enabled before OS handover */
 140 static int x2apic_preenabled;
 141 static int disable_x2apic;
 142 static __init int setup_nox2apic(char *str)
 143 {
 144         if (x2apic_enabled()) {
 145                 pr_warning("Bios already enabled x2apic, "
 146                            "can't enforce nox2apic");
 147                 return 0;
 148         }
 149
 150         disable_x2apic = 1;
 151         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 152         return 0;
 153 }
 154 early_param("nox2apic", setup_nox2apic);
 155 #endif
 156
 157 unsigned long mp_lapic_addr;
 158 int disable_apic;
 159 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 160 static int disable_apic_timer __cpuinitdata;
 161 /* Local APIC timer works in C2 */
 162 int local_apic_timer_c2_ok;
 163 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 164
 165 int first_system_vector = 0xfe;
 166
 167 /*
 168  * Debug level, exported for io_apic.c
 169  */
 170 unsigned int apic_verbosity;
 171
 172 int pic_mode;
 173
 174 /* Have we found an MP table */
 175 int smp_found_config;
 176
 177 static struct resource lapic_resource = {
 178         .name = "Local APIC",
 179         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 180 };
 181
 182 static unsigned int calibration_result;
 183
 184 static int lapic_next_event(unsigned long delta,
 185                             struct clock_event_device *evt);
 186 static void lapic_timer_setup(enum clock_event_mode mode,
 187                               struct clock_event_device *evt);
 188 static void lapic_timer_broadcast(const struct cpumask *mask);
 189 static void apic_pm_activate(void);
 190
 191 /*
 192  * The local apic timer can be used for any function which is CPU local.
 193  */
 194 static struct clock_event_device lapic_clockevent = {
 195         .name           = "lapic",
 196         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 197                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 198         .shift          = 32,
 199         .set_mode       = lapic_timer_setup,
 200         .set_next_event = lapic_next_event,
 201         .broadcast      = lapic_timer_broadcast,
 202         .rating         = 100,
 203         .irq            = -1,
 204 };
 205 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 206
 207 static unsigned long apic_phys;
 208
 209 /*
 210  * Get the LAPIC version
 211  */
 212 static inline int lapic_get_version(void)
 213 {
 214         return GET_APIC_VERSION(apic_read(APIC_LVR));
 215 }
 216
 217 /*
 218  * Check, if the APIC is integrated or a separate chip
 219  */
 220 static inline int lapic_is_integrated(void)
 221 {
 222 #ifdef CONFIG_X86_64
 223         return 1;
 224 #else
 225         return APIC_INTEGRATED(lapic_get_version());
 226 #endif
 227 }
 228
 229 /*
 230  * Check, whether this is a modern or a first generation APIC
 231  */
 232 static int modern_apic(void)
 233 {
 234         /* AMD systems use old APIC versions, so check the CPU */
 235         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 236             boot_cpu_data.x86 >= 0xf)
 237                 return 1;
 238         return lapic_get_version() >= 0x14;
 239 }
 240
 241 /*
 242  * bare function to substitute write operation
 243  * and it's _that_ fast :)
 244  */
 245 void native_apic_write_dummy(u32 reg, u32 v)
 246 {
 247         WARN_ON_ONCE((cpu_has_apic || !disable_apic));
 248 }
 249
 250 /*
 251  * right after this call apic->write doesn't do anything
 252  * note that there is no restore operation it works one way
 253  */
 254 void apic_disable(void)
 255 {
 256         apic->write = native_apic_write_dummy;
 257 }
 258
 259 void native_apic_wait_icr_idle(void)
 260 {
 261         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 262                 cpu_relax();
 263 }
 264
 265 u32 native_safe_apic_wait_icr_idle(void)
 266 {
 267         u32 send_status;
 268         int timeout;
 269
 270         timeout = 0;
 271         do {
 272                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 273                 if (!send_status)
 274                         break;
 275                 udelay(100);
 276         } while (timeout++ < 1000);
 277
 278         return send_status;
 279 }
 280
 281 void native_apic_icr_write(u32 low, u32 id)
 282 {
 283         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 284         apic_write(APIC_ICR, low);
 285 }
 286
 287 u64 native_apic_icr_read(void)
 288 {
 289         u32 icr1, icr2;
 290
 291         icr2 = apic_read(APIC_ICR2);
 292         icr1 = apic_read(APIC_ICR);
 293
 294         return icr1 | ((u64)icr2 << 32);
 295 }
 296
 297 /**
 298  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 299  */
 300 void __cpuinit enable_NMI_through_LVT0(void)
 301 {
 302         unsigned int v;
 303
 304         /* unmask and set to NMI */
 305         v = APIC_DM_NMI;
 306
 307         /* Level triggered for 82489DX (32bit mode) */
 308         if (!lapic_is_integrated())
 309                 v |= APIC_LVT_LEVEL_TRIGGER;
 310
 311         apic_write(APIC_LVT0, v);
 312 }
 313
 314 #ifdef CONFIG_X86_32
 315 /**
 316  * get_physical_broadcast - Get number of physical broadcast IDs
 317  */
 318 int get_physical_broadcast(void)
 319 {
 320         return modern_apic() ? 0xff : 0xf;
 321 }
 322 #endif
 323
 324 /**
 325  * lapic_get_maxlvt - get the maximum number of local vector table entries
 326  */
 327 int lapic_get_maxlvt(void)
 328 {
 329         unsigned int v;
 330
 331         v = apic_read(APIC_LVR);
 332         /*
 333          * - we always have APIC integrated on 64bit mode
 334          * - 82489DXs do not report # of LVT entries
 335          */
 336         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 337 }
 338
 339 /*
 340  * Local APIC timer
 341  */
 342
 343 /* Clock divisor */
 344 #define APIC_DIVISOR 16
 345
 346 /*
 347  * This function sets up the local APIC timer, with a timeout of
 348  * 'clocks' APIC bus clock. During calibration we actually call
 349  * this function twice on the boot CPU, once with a bogus timeout
 350  * value, second time for real. The other (noncalibrating) CPUs
 351  * call this function only once, with the real, calibrated value.
 352  *
 353  * We do reads before writes even if unnecessary, to get around the
 354  * P5 APIC double write bug.
 355  */
 356 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 357 {
 358         unsigned int lvtt_value, tmp_value;
 359
 360         lvtt_value = LOCAL_TIMER_VECTOR;
 361         if (!oneshot)
 362                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 363         if (!lapic_is_integrated())
 364                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 365
 366         if (!irqen)
 367                 lvtt_value |= APIC_LVT_MASKED;
 368
 369         apic_write(APIC_LVTT, lvtt_value);
 370
 371         /*
 372          * Divide PICLK by 16
 373          */
 374         tmp_value = apic_read(APIC_TDCR);
 375         apic_write(APIC_TDCR,
 376                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 377                 APIC_TDR_DIV_16);
 378
 379         if (!oneshot)
 380                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 381 }
 382
 383 /*
 384  * Setup extended LVT, AMD specific (K8, family 10h)
 385  *
 386  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 387  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 388  *
 389  * If mask=1, the LVT entry does not generate interrupts while mask=0
 390  * enables the vector. See also the BKDGs.
 391  */
 392
 393 #define APIC_EILVT_LVTOFF_MCE 0
 394 #define APIC_EILVT_LVTOFF_IBS 1
 395
 396 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 397 {
 398         unsigned long reg = (lvt_off << 4) + APIC_EILVTn(0);
 399         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 400
 401         apic_write(reg, v);
 402 }
 403
 404 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 405 {
 406         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 407         return APIC_EILVT_LVTOFF_MCE;
 408 }
 409
 410 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 411 {
 412         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 413         return APIC_EILVT_LVTOFF_IBS;
 414 }
 415 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 416
 417 /*
 418  * Program the next event, relative to now
 419  */
 420 static int lapic_next_event(unsigned long delta,
 421                             struct clock_event_device *evt)
 422 {
 423         apic_write(APIC_TMICT, delta);
 424         return 0;
 425 }
 426
 427 /*
 428  * Setup the lapic timer in periodic or oneshot mode
 429  */
 430 static void lapic_timer_setup(enum clock_event_mode mode,
 431                               struct clock_event_device *evt)
 432 {
 433         unsigned long flags;
 434         unsigned int v;
 435
 436         /* Lapic used as dummy for broadcast ? */
 437         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 438                 return;
 439
 440         local_irq_save(flags);
 441
 442         switch (mode) {
 443         case CLOCK_EVT_MODE_PERIODIC:
 444         case CLOCK_EVT_MODE_ONESHOT:
 445                 __setup_APIC_LVTT(calibration_result,
 446                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 447                 break;
 448         case CLOCK_EVT_MODE_UNUSED:
 449         case CLOCK_EVT_MODE_SHUTDOWN:
 450                 v = apic_read(APIC_LVTT);
 451                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 452                 apic_write(APIC_LVTT, v);
 453                 apic_write(APIC_TMICT, 0xffffffff);
 454                 break;
 455         case CLOCK_EVT_MODE_RESUME:
 456                 /* Nothing to do here */
 457                 break;
 458         }
 459
 460         local_irq_restore(flags);
 461 }
 462
 463 /*
 464  * Local APIC timer broadcast function
 465  */
 466 static void lapic_timer_broadcast(const struct cpumask *mask)
 467 {
 468 #ifdef CONFIG_SMP
 469         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 470 #endif
 471 }
 472
 473 /*
 474  * Setup the local APIC timer for this CPU. Copy the initilized values
 475  * of the boot CPU and register the clock event in the framework.
 476  */
 477 static void __cpuinit setup_APIC_timer(void)
 478 {
 479         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 480
 481         if (cpu_has(&current_cpu_data, X86_FEATURE_ARAT)) {
 482                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_C3STOP;
 483                 /* Make LAPIC timer preferrable over percpu HPET */
 484                 lapic_clockevent.rating = 150;
 485         }
 486
 487         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 488         levt->cpumask = cpumask_of(smp_processor_id());
 489
 490         clockevents_register_device(levt);
 491 }
 492
 493 /*
 494  * In this functions we calibrate APIC bus clocks to the external timer.
 495  *
 496  * We want to do the calibration only once since we want to have local timer
 497  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 498  * frequency.
 499  *
 500  * This was previously done by reading the PIT/HPET and waiting for a wrap
 501  * around to find out, that a tick has elapsed. I have a box, where the PIT
 502  * readout is broken, so it never gets out of the wait loop again. This was
 503  * also reported by others.
 504  *
 505  * Monitoring the jiffies value is inaccurate and the clockevents
 506  * infrastructure allows us to do a simple substitution of the interrupt
 507  * handler.
 508  *
 509  * The calibration routine also uses the pm_timer when possible, as the PIT
 510  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 511  * back to normal later in the boot process).
 512  */
 513
 514 #define LAPIC_CAL_LOOPS         (HZ/10)
 515
 516 static __initdata int lapic_cal_loops = -1;
 517 static __initdata long lapic_cal_t1, lapic_cal_t2;
 518 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 519 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 520 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 521
 522 /*
 523  * Temporary interrupt handler.
 524  */
 525 static void __init lapic_cal_handler(struct clock_event_device *dev)
 526 {
 527         unsigned long long tsc = 0;
 528         long tapic = apic_read(APIC_TMCCT);
 529         unsigned long pm = acpi_pm_read_early();
 530
 531         if (cpu_has_tsc)
 532                 rdtscll(tsc);
 533
 534         switch (lapic_cal_loops++) {
 535         case 0:
 536                 lapic_cal_t1 = tapic;
 537                 lapic_cal_tsc1 = tsc;
 538                 lapic_cal_pm1 = pm;
 539                 lapic_cal_j1 = jiffies;
 540                 break;
 541
 542         case LAPIC_CAL_LOOPS:
 543                 lapic_cal_t2 = tapic;
 544                 lapic_cal_tsc2 = tsc;
 545                 if (pm < lapic_cal_pm1)
 546                         pm += ACPI_PM_OVRRUN;
 547                 lapic_cal_pm2 = pm;
 548                 lapic_cal_j2 = jiffies;
 549                 break;
 550         }
 551 }
 552
 553 static int __init
 554 calibrate_by_pmtimer(long deltapm, long *delta, long *deltatsc)
 555 {
 556         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 557         const long pm_thresh = pm_100ms / 100;
 558         unsigned long mult;
 559         u64 res;
 560
 561 #ifndef CONFIG_X86_PM_TIMER
 562         return -1;
 563 #endif
 564
 565         apic_printk(APIC_VERBOSE, "... PM-Timer delta = %ld\n", deltapm);
 566
 567         /* Check, if the PM timer is available */
 568         if (!deltapm)
 569                 return -1;
 570
 571         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 572
 573         if (deltapm > (pm_100ms - pm_thresh) &&
 574             deltapm < (pm_100ms + pm_thresh)) {
 575                 apic_printk(APIC_VERBOSE, "... PM-Timer result ok\n");
 576                 return 0;
 577         }
 578
 579         res = (((u64)deltapm) *  mult) >> 22;
 580         do_div(res, 1000000);
 581         pr_warning("APIC calibration not consistent "
 582                    "with PM-Timer: %ldms instead of 100ms\n",(long)res);
 583
 584         /* Correct the lapic counter value */
 585         res = (((u64)(*delta)) * pm_100ms);
 586         do_div(res, deltapm);
 587         pr_info("APIC delta adjusted to PM-Timer: "
 588                 "%lu (%ld)\n", (unsigned long)res, *delta);
 589         *delta = (long)res;
 590
 591         /* Correct the tsc counter value */
 592         if (cpu_has_tsc) {
 593                 res = (((u64)(*deltatsc)) * pm_100ms);
 594                 do_div(res, deltapm);
 595                 apic_printk(APIC_VERBOSE, "TSC delta adjusted to "
 596                                           "PM-Timer: %lu (%ld) \n",
 597                                         (unsigned long)res, *deltatsc);
 598                 *deltatsc = (long)res;
 599         }
 600
 601         return 0;
 602 }
 603
 604 static int __init calibrate_APIC_clock(void)
 605 {
 606         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 607         void (*real_handler)(struct clock_event_device *dev);
 608         unsigned long deltaj;
 609         long delta, deltatsc;
 610         int pm_referenced = 0;
 611
 612         local_irq_disable();
 613
 614         /* Replace the global interrupt handler */
 615         real_handler = global_clock_event->event_handler;
 616         global_clock_event->event_handler = lapic_cal_handler;
 617
 618         /*
 619          * Setup the APIC counter to maximum. There is no way the lapic
 620          * can underflow in the 100ms detection time frame
 621          */
 622         __setup_APIC_LVTT(0xffffffff, 0, 0);
 623
 624         /* Let the interrupts run */
 625         local_irq_enable();
 626
 627         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 628                 cpu_relax();
 629
 630         local_irq_disable();
 631
 632         /* Restore the real event handler */
 633         global_clock_event->event_handler = real_handler;
 634
 635         /* Build delta t1-t2 as apic timer counts down */
 636         delta = lapic_cal_t1 - lapic_cal_t2;
 637         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 638
 639         deltatsc = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 640
 641         /* we trust the PM based calibration if possible */
 642         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 643                                         &delta, &deltatsc);
 644
 645         /* Calculate the scaled math multiplication factor */
 646         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 647                                        lapic_clockevent.shift);
 648         lapic_clockevent.max_delta_ns =
 649                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 650         lapic_clockevent.min_delta_ns =
 651                 clockevent_delta2ns(0xF, &lapic_clockevent);
 652
 653         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 654
 655         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 656         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 657         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 658                     calibration_result);
 659
 660         if (cpu_has_tsc) {
 661                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 662                             "%ld.%04ld MHz.\n",
 663                             (deltatsc / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 664                             (deltatsc / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 665         }
 666
 667         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 668                     "%u.%04u MHz.\n",
 669                     calibration_result / (1000000 / HZ),
 670                     calibration_result % (1000000 / HZ));
 671
 672         /*
 673          * Do a sanity check on the APIC calibration result
 674          */
 675         if (calibration_result < (1000000 / HZ)) {
 676                 local_irq_enable();
 677                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 678                 return -1;
 679         }
 680
 681         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 682
 683         /*
 684          * PM timer calibration failed or not turned on
 685          * so lets try APIC timer based calibration
 686          */
 687         if (!pm_referenced) {
 688                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 689
 690                 /*
 691                  * Setup the apic timer manually
 692                  */
 693                 levt->event_handler = lapic_cal_handler;
 694                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 695                 lapic_cal_loops = -1;
 696
 697                 /* Let the interrupts run */
 698                 local_irq_enable();
 699
 700                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 701                         cpu_relax();
 702
 703                 /* Stop the lapic timer */
 704                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 705
 706                 /* Jiffies delta */
 707                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 708                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 709
 710                 /* Check, if the jiffies result is consistent */
 711                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 712                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 713                 else
 714                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 715         } else
 716                 local_irq_enable();
 717
 718         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 719                 pr_warning("APIC timer disabled due to verification failure\n");
 720                         return -1;
 721         }
 722
 723         return 0;
 724 }
 725
 726 /*
 727  * Setup the boot APIC
 728  *
 729  * Calibrate and verify the result.
 730  */
 731 void __init setup_boot_APIC_clock(void)
 732 {
 733         /*
 734          * The local apic timer can be disabled via the kernel
 735          * commandline or from the CPU detection code. Register the lapic
 736          * timer as a dummy clock event source on SMP systems, so the
 737          * broadcast mechanism is used. On UP systems simply ignore it.
 738          */
 739         if (disable_apic_timer) {
 740                 pr_info("Disabling APIC timer\n");
 741                 /* No broadcast on UP ! */
 742                 if (num_possible_cpus() > 1) {
 743                         lapic_clockevent.mult = 1;
 744                         setup_APIC_timer();
 745                 }
 746                 return;
 747         }
 748
 749         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 750                     "calibrating APIC timer ...\n");
 751
 752         if (calibrate_APIC_clock()) {
 753                 /* No broadcast on UP ! */
 754                 if (num_possible_cpus() > 1)
 755                         setup_APIC_timer();
 756                 return;
 757         }
 758
 759         /*
 760          * If nmi_watchdog is set to IO_APIC, we need the
 761          * PIT/HPET going.  Otherwise register lapic as a dummy
 762          * device.
 763          */
 764         if (nmi_watchdog != NMI_IO_APIC)
 765                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 766         else
 767                 pr_warning("APIC timer registered as dummy,"
 768                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 769
 770         /* Setup the lapic or request the broadcast */
 771         setup_APIC_timer();
 772 }
 773
 774 void __cpuinit setup_secondary_APIC_clock(void)
 775 {
 776         setup_APIC_timer();
 777 }
 778
 779 /*
 780  * The guts of the apic timer interrupt
 781  */
 782 static void local_apic_timer_interrupt(void)
 783 {
 784         int cpu = smp_processor_id();
 785         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 786
 787         /*
 788          * Normally we should not be here till LAPIC has been initialized but
 789          * in some cases like kdump, its possible that there is a pending LAPIC
 790          * timer interrupt from previous kernel's context and is delivered in
 791          * new kernel the moment interrupts are enabled.
 792          *
 793          * Interrupts are enabled early and LAPIC is setup much later, hence
 794          * its possible that when we get here evt->event_handler is NULL.
 795          * Check for event_handler being NULL and discard the interrupt as
 796          * spurious.
 797          */
 798         if (!evt->event_handler) {
 799                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 800                 /* Switch it off */
 801                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 802                 return;
 803         }
 804
 805         /*
 806          * the NMI deadlock-detector uses this.
 807          */
 808         inc_irq_stat(apic_timer_irqs);
 809
 810         evt->event_handler(evt);
 811 }
 812
 813 /*
 814  * Local APIC timer interrupt. This is the most natural way for doing
 815  * local interrupts, but local timer interrupts can be emulated by
 816  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 817  *
 818  * [ if a single-CPU system runs an SMP kernel then we call the local
 819  *   interrupt as well. Thus we cannot inline the local irq ... ]
 820  */
 821 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 822 {
 823         struct pt_regs *old_regs = set_irq_regs(regs);
 824
 825         /*
 826          * NOTE! We'd better ACK the irq immediately,
 827          * because timer handling can be slow.
 828          */
 829         ack_APIC_irq();
 830         /*
 831          * update_process_times() expects us to have done irq_enter().
 832          * Besides, if we don't timer interrupts ignore the global
 833          * interrupt lock, which is the WrongThing (tm) to do.
 834          */
 835         exit_idle();
 836         irq_enter();
 837         local_apic_timer_interrupt();
 838         irq_exit();
 839
 840         set_irq_regs(old_regs);
 841 }
 842
 843 int setup_profiling_timer(unsigned int multiplier)
 844 {
 845         return -EINVAL;
 846 }
 847
 848 /*
 849  * Local APIC start and shutdown
 850  */
 851
 852 /**
 853  * clear_local_APIC - shutdown the local APIC
 854  *
 855  * This is called, when a CPU is disabled and before rebooting, so the state of
 856  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 857  * leftovers during boot.
 858  */
 859 void clear_local_APIC(void)
 860 {
 861         int maxlvt;
 862         u32 v;
 863
 864         /* APIC hasn't been mapped yet */
 865         if (!x2apic_mode && !apic_phys)
 866                 return;
 867
 868         maxlvt = lapic_get_maxlvt();
 869         /*
 870          * Masking an LVT entry can trigger a local APIC error
 871          * if the vector is zero. Mask LVTERR first to prevent this.
 872          */
 873         if (maxlvt >= 3) {
 874                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 875                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 876         }
 877         /*
 878          * Careful: we have to set masks only first to deassert
 879          * any level-triggered sources.
 880          */
 881         v = apic_read(APIC_LVTT);
 882         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 883         v = apic_read(APIC_LVT0);
 884         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 885         v = apic_read(APIC_LVT1);
 886         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 887         if (maxlvt >= 4) {
 888                 v = apic_read(APIC_LVTPC);
 889                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 890         }
 891
 892         /* lets not touch this if we didn't frob it */
 893 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
 894         if (maxlvt >= 5) {
 895                 v = apic_read(APIC_LVTTHMR);
 896                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 897         }
 898 #endif
 899 #ifdef CONFIG_X86_MCE_INTEL
 900         if (maxlvt >= 6) {
 901                 v = apic_read(APIC_LVTCMCI);
 902                 if (!(v & APIC_LVT_MASKED))
 903                         apic_write(APIC_LVTCMCI, v | APIC_LVT_MASKED);
 904         }
 905 #endif
 906
 907         /*
 908          * Clean APIC state for other OSs:
 909          */
 910         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 911         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 912         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 913         if (maxlvt >= 3)
 914                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 915         if (maxlvt >= 4)
 916                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 917
 918         /* Integrated APIC (!82489DX) ? */
 919         if (lapic_is_integrated()) {
 920                 if (maxlvt > 3)
 921                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 922                         apic_write(APIC_ESR, 0);
 923                 apic_read(APIC_ESR);
 924         }
 925 }
 926
 927 /**
 928  * disable_local_APIC - clear and disable the local APIC
 929  */
 930 void disable_local_APIC(void)
 931 {
 932         unsigned int value;
 933
 934         /* APIC hasn't been mapped yet */
 935         if (!apic_phys)
 936                 return;
 937
 938         clear_local_APIC();
 939
 940         /*
 941          * Disable APIC (implies clearing of registers
 942          * for 82489DX!).
 943          */
 944         value = apic_read(APIC_SPIV);
 945         value &= ~APIC_SPIV_APIC_ENABLED;
 946         apic_write(APIC_SPIV, value);
 947
 948 #ifdef CONFIG_X86_32
 949         /*
 950          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 951          * restore the disabled state.
 952          */
 953         if (enabled_via_apicbase) {
 954                 unsigned int l, h;
 955
 956                 rdmsr(MSR_IA32_APICBASE, l, h);
 957                 l &= ~MSR_IA32_APICBASE_ENABLE;
 958                 wrmsr(MSR_IA32_APICBASE, l, h);
 959         }
 960 #endif
 961 }
 962
 963 /*
 964  * If Linux enabled the LAPIC against the BIOS default disable it down before
 965  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 966  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 967  * for the case where Linux didn't enable the LAPIC.
 968  */
 969 void lapic_shutdown(void)
 970 {
 971         unsigned long flags;
 972
 973         if (!cpu_has_apic)
 974                 return;
 975
 976         local_irq_save(flags);
 977
 978 #ifdef CONFIG_X86_32
 979         if (!enabled_via_apicbase)
 980                 clear_local_APIC();
 981         else
 982 #endif
 983                 disable_local_APIC();
 984
 985
 986         local_irq_restore(flags);
 987 }
 988
 989 /*
 990  * This is to verify that we're looking at a real local APIC.
 991  * Check these against your board if the CPUs aren't getting
 992  * started for no apparent reason.
 993  */
 994 int __init verify_local_APIC(void)
 995 {
 996         unsigned int reg0, reg1;
 997
 998         /*
 999          * The version register is read-only in a real APIC.
1000          */
1001         reg0 = apic_read(APIC_LVR);
1002         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
1003         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
1004         reg1 = apic_read(APIC_LVR);
1005         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
1006
1007         /*
1008          * The two version reads above should print the same
1009          * numbers.  If the second one is different, then we
1010          * poke at a non-APIC.
1011          */
1012         if (reg1 != reg0)
1013                 return 0;
1014
1015         /*
1016          * Check if the version looks reasonably.
1017          */
1018         reg1 = GET_APIC_VERSION(reg0);
1019         if (reg1 == 0x00 || reg1 == 0xff)
1020                 return 0;
1021         reg1 = lapic_get_maxlvt();
1022         if (reg1 < 0x02 || reg1 == 0xff)
1023                 return 0;
1024
1025         /*
1026          * The ID register is read/write in a real APIC.
1027          */
1028         reg0 = apic_read(APIC_ID);
1029         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1030         apic_write(APIC_ID, reg0 ^ apic->apic_id_mask);
1031         reg1 = apic_read(APIC_ID);
1032         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1033         apic_write(APIC_ID, reg0);
1034         if (reg1 != (reg0 ^ apic->apic_id_mask))
1035                 return 0;
1036
1037         /*
1038          * The next two are just to see if we have sane values.
1039          * They're only really relevant if we're in Virtual Wire
1040          * compatibility mode, but most boxes are anymore.
1041          */
1042         reg0 = apic_read(APIC_LVT0);
1043         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1044         reg1 = apic_read(APIC_LVT1);
1045         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1046
1047         return 1;
1048 }
1049
1050 /**
1051  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1052  */
1053 void __init sync_Arb_IDs(void)
1054 {
1055         /*
1056          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1057          * needed on AMD.
1058          */
1059         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1060                 return;
1061
1062         /*
1063          * Wait for idle.
1064          */
1065         apic_wait_icr_idle();
1066
1067         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1068         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1069                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1070 }
1071
1072 /*
1073  * An initial setup of the virtual wire mode.
1074  */
1075 void __init init_bsp_APIC(void)
1076 {
1077         unsigned int value;
1078
1079         /*
1080          * Don't do the setup now if we have a SMP BIOS as the
1081          * through-I/O-APIC virtual wire mode might be active.
1082          */
1083         if (smp_found_config || !cpu_has_apic)
1084                 return;
1085
1086         /*
1087          * Do not trust the local APIC being empty at bootup.
1088          */
1089         clear_local_APIC();
1090
1091         /*
1092          * Enable APIC.
1093          */
1094         value = apic_read(APIC_SPIV);
1095         value &= ~APIC_VECTOR_MASK;
1096         value |= APIC_SPIV_APIC_ENABLED;
1097
1098 #ifdef CONFIG_X86_32
1099         /* This bit is reserved on P4/Xeon and should be cleared */
1100         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1101             (boot_cpu_data.x86 == 15))
1102                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1103         else
1104 #endif
1105                 value |= APIC_SPIV_FOCUS_DISABLED;
1106         value |= SPURIOUS_APIC_VECTOR;
1107         apic_write(APIC_SPIV, value);
1108
1109         /*
1110          * Set up the virtual wire mode.
1111          */
1112         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1113         value = APIC_DM_NMI;
1114         if (!lapic_is_integrated())             /* 82489DX */
1115                 value |= APIC_LVT_LEVEL_TRIGGER;
1116         apic_write(APIC_LVT1, value);
1117 }
1118
1119 static void __cpuinit lapic_setup_esr(void)
1120 {
1121         unsigned int oldvalue, value, maxlvt;
1122
1123         if (!lapic_is_integrated()) {
1124                 pr_info("No ESR for 82489DX.\n");
1125                 return;
1126         }
1127
1128         if (apic->disable_esr) {
1129                 /*
1130                  * Something untraceable is creating bad interrupts on
1131                  * secondary quads ... for the moment, just leave the
1132                  * ESR disabled - we can't do anything useful with the
1133                  * errors anyway - mbligh
1134                  */
1135                 pr_info("Leaving ESR disabled.\n");
1136                 return;
1137         }
1138
1139         maxlvt = lapic_get_maxlvt();
1140         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1141                 apic_write(APIC_ESR, 0);
1142         oldvalue = apic_read(APIC_ESR);
1143
1144         /* enables sending errors */
1145         value = ERROR_APIC_VECTOR;
1146         apic_write(APIC_LVTERR, value);
1147
1148         /*
1149          * spec says clear errors after enabling vector.
1150          */
1151         if (maxlvt > 3)
1152                 apic_write(APIC_ESR, 0);
1153         value = apic_read(APIC_ESR);
1154         if (value != oldvalue)
1155                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1156                         "vector: 0x%08x  after: 0x%08x\n",
1157                         oldvalue, value);
1158 }
1159
1160
1161 /**
1162  * setup_local_APIC - setup the local APIC
1163  */
1164 void __cpuinit setup_local_APIC(void)
1165 {
1166         unsigned int value;
1167         int i, j;
1168
1169         if (disable_apic) {
1170                 arch_disable_smp_support();
1171                 return;
1172         }
1173
1174 #ifdef CONFIG_X86_32
1175         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1176         if (lapic_is_integrated() && apic->disable_esr) {
1177                 apic_write(APIC_ESR, 0);
1178                 apic_write(APIC_ESR, 0);
1179                 apic_write(APIC_ESR, 0);
1180                 apic_write(APIC_ESR, 0);
1181         }
1182 #endif
1183
1184         preempt_disable();
1185
1186         /*
1187          * Double-check whether this APIC is really registered.
1188          * This is meaningless in clustered apic mode, so we skip it.
1189          */
1190         if (!apic->apic_id_registered())
1191                 BUG();
1192
1193         /*
1194          * Intel recommends to set DFR, LDR and TPR before enabling
1195          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1196          * document number 292116).  So here it goes...
1197          */
1198         apic->init_apic_ldr();
1199
1200         /*
1201          * Set Task Priority to 'accept all'. We never change this
1202          * later on.
1203          */
1204         value = apic_read(APIC_TASKPRI);
1205         value &= ~APIC_TPRI_MASK;
1206         apic_write(APIC_TASKPRI, value);
1207
1208         /*
1209          * After a crash, we no longer service the interrupts and a pending
1210          * interrupt from previous kernel might still have ISR bit set.
1211          *
1212          * Most probably by now CPU has serviced that pending interrupt and
1213          * it might not have done the ack_APIC_irq() because it thought,
1214          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1215          * does not clear the ISR bit and cpu thinks it has already serivced
1216          * the interrupt. Hence a vector might get locked. It was noticed
1217          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1218          */
1219         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1220                 value = apic_read(APIC_ISR + i*0x10);
1221                 for (j = 31; j >= 0; j--) {
1222                         if (value & (1<<j))
1223                                 ack_APIC_irq();
1224                 }
1225         }
1226
1227         /*
1228          * Now that we are all set up, enable the APIC
1229          */
1230         value = apic_read(APIC_SPIV);
1231         value &= ~APIC_VECTOR_MASK;
1232         /*
1233          * Enable APIC
1234          */
1235         value |= APIC_SPIV_APIC_ENABLED;
1236
1237 #ifdef CONFIG_X86_32
1238         /*
1239          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1240          * certain networking cards. If high frequency interrupts are
1241          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1242          * entry is masked/unmasked at a high rate as well then sooner or
1243          * later IOAPIC line gets 'stuck', no more interrupts are received
1244          * from the device. If focus CPU is disabled then the hang goes
1245          * away, oh well :-(
1246          *
1247          * [ This bug can be reproduced easily with a level-triggered
1248          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1249          *   BX chipset. ]
1250          */
1251         /*
1252          * Actually disabling the focus CPU check just makes the hang less
1253          * frequent as it makes the interrupt distributon model be more
1254          * like LRU than MRU (the short-term load is more even across CPUs).
1255          * See also the comment in end_level_ioapic_irq().  --macro
1256          */
1257
1258         /*
1259          * - enable focus processor (bit==0)
1260          * - 64bit mode always use processor focus
1261          *   so no need to set it
1262          */
1263         value &= ~APIC_SPIV_FOCUS_DISABLED;
1264 #endif
1265
1266         /*
1267          * Set spurious IRQ vector
1268          */
1269         value |= SPURIOUS_APIC_VECTOR;
1270         apic_write(APIC_SPIV, value);
1271
1272         /*
1273          * Set up LVT0, LVT1:
1274          *
1275          * set up through-local-APIC on the BP's LINT0. This is not
1276          * strictly necessary in pure symmetric-IO mode, but sometimes
1277          * we delegate interrupts to the 8259A.
1278          */
1279         /*
1280          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1281          */
1282         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1283         if (!smp_processor_id() && (pic_mode || !value)) {
1284                 value = APIC_DM_EXTINT;
1285                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1286                                 smp_processor_id());
1287         } else {
1288                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1289                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1290                                 smp_processor_id());
1291         }
1292         apic_write(APIC_LVT0, value);
1293
1294         /*
1295          * only the BP should see the LINT1 NMI signal, obviously.
1296          */
1297         if (!smp_processor_id())
1298                 value = APIC_DM_NMI;
1299         else
1300                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1301         if (!lapic_is_integrated())             /* 82489DX */
1302                 value |= APIC_LVT_LEVEL_TRIGGER;
1303         apic_write(APIC_LVT1, value);
1304
1305         preempt_enable();
1306
1307 #ifdef CONFIG_X86_MCE_INTEL
1308         /* Recheck CMCI information after local APIC is up on CPU #0 */
1309         if (smp_processor_id() == 0)
1310                 cmci_recheck();
1311 #endif
1312 }
1313
1314 void __cpuinit end_local_APIC_setup(void)
1315 {
1316         lapic_setup_esr();
1317
1318 #ifdef CONFIG_X86_32
1319         {
1320                 unsigned int value;
1321                 /* Disable the local apic timer */
1322                 value = apic_read(APIC_LVTT);
1323                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1324                 apic_write(APIC_LVTT, value);
1325         }
1326 #endif
1327
1328         setup_apic_nmi_watchdog(NULL);
1329         apic_pm_activate();
1330 }
1331
1332 #ifdef CONFIG_X86_X2APIC
1333 void check_x2apic(void)
1334 {
1335         if (x2apic_enabled()) {
1336                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1337                 x2apic_preenabled = x2apic_mode = 1;
1338         }
1339 }
1340
1341 void enable_x2apic(void)
1342 {
1343         int msr, msr2;
1344
1345         if (!x2apic_mode)
1346                 return;
1347
1348         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1349         if (!(msr & X2APIC_ENABLE)) {
1350                 pr_info("Enabling x2apic\n");
1351                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1352         }
1353 }
1354 #endif /* CONFIG_X86_X2APIC */
1355
1356 void __init enable_IR_x2apic(void)
1357 {
1358 #ifdef CONFIG_INTR_REMAP
1359         int ret;
1360         unsigned long flags;
1361         struct IO_APIC_route_entry **ioapic_entries = NULL;
1362
1363         ret = dmar_table_init();
1364         if (ret) {
1365                 pr_debug("dmar_table_init() failed with %d:\n", ret);
1366                 goto ir_failed;
1367         }
1368
1369         if (!intr_remapping_supported()) {
1370                 pr_debug("intr-remapping not supported\n");
1371                 goto ir_failed;
1372         }
1373
1374
1375         if (!x2apic_preenabled && skip_ioapic_setup) {
1376                 pr_info("Skipped enabling intr-remap because of skipping "
1377                         "io-apic setup\n");
1378                 return;
1379         }
1380
1381         ioapic_entries = alloc_ioapic_entries();
1382         if (!ioapic_entries) {
1383                 pr_info("Allocate ioapic_entries failed: %d\n", ret);
1384                 goto end;
1385         }
1386
1387         ret = save_IO_APIC_setup(ioapic_entries);
1388         if (ret) {
1389                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1390                 goto end;
1391         }
1392
1393         local_irq_save(flags);
1394         mask_IO_APIC_setup(ioapic_entries);
1395         mask_8259A();
1396
1397         ret = enable_intr_remapping(x2apic_supported());
1398         if (ret)
1399                 goto end_restore;
1400
1401         pr_info("Enabled Interrupt-remapping\n");
1402
1403         if (x2apic_supported() && !x2apic_mode) {
1404                 x2apic_mode = 1;
1405                 enable_x2apic();
1406                 pr_info("Enabled x2apic\n");
1407         }
1408
1409 end_restore:
1410         if (ret)
1411                 /*
1412                  * IR enabling failed
1413                  */
1414                 restore_IO_APIC_setup(ioapic_entries);
1415
1416         unmask_8259A();
1417         local_irq_restore(flags);
1418
1419 end:
1420         if (ioapic_entries)
1421                 free_ioapic_entries(ioapic_entries);
1422
1423         if (!ret)
1424                 return;
1425
1426 ir_failed:
1427         if (x2apic_preenabled)
1428                 panic("x2apic enabled by bios. But IR enabling failed");
1429         else if (cpu_has_x2apic)
1430                 pr_info("Not enabling x2apic,Intr-remapping\n");
1431 #else
1432         if (!cpu_has_x2apic)
1433                 return;
1434
1435         if (x2apic_preenabled)
1436                 panic("x2apic enabled prior OS handover,"
1437                       " enable CONFIG_X86_X2APIC, CONFIG_INTR_REMAP");
1438 #endif
1439
1440         return;
1441 }
1442
1443
1444 #ifdef CONFIG_X86_64
1445 /*
1446  * Detect and enable local APICs on non-SMP boards.
1447  * Original code written by Keir Fraser.
1448  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1449  * not correctly set up (usually the APIC timer won't work etc.)
1450  */
1451 static int __init detect_init_APIC(void)
1452 {
1453         if (!cpu_has_apic) {
1454                 pr_info("No local APIC present\n");
1455                 return -1;
1456         }
1457
1458         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1459         return 0;
1460 }
1461 #else
1462 /*
1463  * Detect and initialize APIC
1464  */
1465 static int __init detect_init_APIC(void)
1466 {
1467         u32 h, l, features;
1468
1469         /* Disabled by kernel option? */
1470         if (disable_apic)
1471                 return -1;
1472
1473         switch (boot_cpu_data.x86_vendor) {
1474         case X86_VENDOR_AMD:
1475                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1476                     (boot_cpu_data.x86 >= 15))
1477                         break;
1478                 goto no_apic;
1479         case X86_VENDOR_INTEL:
1480                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1481                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1482                         break;
1483                 goto no_apic;
1484         default:
1485                 goto no_apic;
1486         }
1487
1488         if (!cpu_has_apic) {
1489                 /*
1490                  * Over-ride BIOS and try to enable the local APIC only if
1491                  * "lapic" specified.
1492                  */
1493                 if (!force_enable_local_apic) {
1494                         pr_info("Local APIC disabled by BIOS -- "
1495                                 "you can enable it with \"lapic\"\n");
1496                         return -1;
1497                 }
1498                 /*
1499                  * Some BIOSes disable the local APIC in the APIC_BASE
1500                  * MSR. This can only be done in software for Intel P6 or later
1501                  * and AMD K7 (Model > 1) or later.
1502                  */
1503                 rdmsr(MSR_IA32_APICBASE, l, h);
1504                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1505                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1506                         l &= ~MSR_IA32_APICBASE_BASE;
1507                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1508                         wrmsr(MSR_IA32_APICBASE, l, h);
1509                         enabled_via_apicbase = 1;
1510                 }
1511         }
1512         /*
1513          * The APIC feature bit should now be enabled
1514          * in `cpuid'
1515          */
1516         features = cpuid_edx(1);
1517         if (!(features & (1 << X86_FEATURE_APIC))) {
1518                 pr_warning("Could not enable APIC!\n");
1519                 return -1;
1520         }
1521         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1522         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1523
1524         /* The BIOS may have set up the APIC at some other address */
1525         rdmsr(MSR_IA32_APICBASE, l, h);
1526         if (l & MSR_IA32_APICBASE_ENABLE)
1527                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1528
1529         pr_info("Found and enabled local APIC!\n");
1530
1531         apic_pm_activate();
1532
1533         return 0;
1534
1535 no_apic:
1536         pr_info("No local APIC present or hardware disabled\n");
1537         return -1;
1538 }
1539 #endif
1540
1541 #ifdef CONFIG_X86_64
1542 void __init early_init_lapic_mapping(void)
1543 {
1544         unsigned long phys_addr;
1545
1546         /*
1547          * If no local APIC can be found then go out
1548          * : it means there is no mpatable and MADT
1549          */
1550         if (!smp_found_config)
1551                 return;
1552
1553         phys_addr = mp_lapic_addr;
1554
1555         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1556         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1557                     APIC_BASE, phys_addr);
1558
1559         /*
1560          * Fetch the APIC ID of the BSP in case we have a
1561          * default configuration (or the MP table is broken).
1562          */
1563         boot_cpu_physical_apicid = read_apic_id();
1564 }
1565 #endif
1566
1567 /**
1568  * init_apic_mappings - initialize APIC mappings
1569  */
1570 void __init init_apic_mappings(void)
1571 {
1572         unsigned int new_apicid;
1573
1574         if (x2apic_mode) {
1575                 boot_cpu_physical_apicid = read_apic_id();
1576                 return;
1577         }
1578
1579         /*
1580          * If no local APIC can be found then set up a fake all
1581          * zeroes page to simulate the local APIC and another
1582          * one for the IO-APIC.
1583          */
1584         if (!smp_found_config && detect_init_APIC()) {
1585                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1586                 apic_phys = __pa(apic_phys);
1587         } else
1588                 apic_phys = mp_lapic_addr;
1589
1590         /* lets check if we may NOP'ify apic operations */
1591         if (!cpu_has_apic) {
1592                 pr_info("APIC: disable apic facility\n");
1593                 apic_disable();
1594                 return;
1595         }
1596
1597         /*
1598          * acpi lapic path already maps that address in
1599          * acpi_register_lapic_address()
1600          */
1601         if (!acpi_lapic)
1602                 set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1603
1604         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1605                                 APIC_BASE, apic_phys);
1606         /*
1607          * Fetch the APIC ID of the BSP in case we have a
1608          * default configuration (or the MP table is broken).
1609          */
1610         new_apicid = read_apic_id();
1611         if (boot_cpu_physical_apicid != new_apicid) {
1612                 boot_cpu_physical_apicid = new_apicid;
1613                 apic_version[new_apicid] =
1614                          GET_APIC_VERSION(apic_read(APIC_LVR));
1615         }
1616 }
1617
1618 /*
1619  * This initializes the IO-APIC and APIC hardware if this is
1620  * a UP kernel.
1621  */
1622 int apic_version[MAX_APICS];
1623
1624 int __init APIC_init_uniprocessor(void)
1625 {
1626         if (disable_apic) {
1627                 pr_info("Apic disabled\n");
1628                 return -1;
1629         }
1630 #ifdef CONFIG_X86_64
1631         if (!cpu_has_apic) {
1632                 disable_apic = 1;
1633                 pr_info("Apic disabled by BIOS\n");
1634                 return -1;
1635         }
1636 #else
1637         if (!smp_found_config && !cpu_has_apic)
1638                 return -1;
1639
1640         /*
1641          * Complain if the BIOS pretends there is one.
1642          */
1643         if (!cpu_has_apic &&
1644             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1645                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1646                         boot_cpu_physical_apicid);
1647                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1648                 return -1;
1649         }
1650 #endif
1651
1652         enable_IR_x2apic();
1653 #ifdef CONFIG_X86_64
1654         default_setup_apic_routing();
1655 #endif
1656
1657         verify_local_APIC();
1658         connect_bsp_APIC();
1659
1660 #ifdef CONFIG_X86_64
1661         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1662 #else
1663         /*
1664          * Hack: In case of kdump, after a crash, kernel might be booting
1665          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1666          * might be zero if read from MP tables. Get it from LAPIC.
1667          */
1668 # ifdef CONFIG_CRASH_DUMP
1669         boot_cpu_physical_apicid = read_apic_id();
1670 # endif
1671 #endif
1672         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1673         setup_local_APIC();
1674
1675 #ifdef CONFIG_X86_IO_APIC
1676         /*
1677          * Now enable IO-APICs, actually call clear_IO_APIC
1678          * We need clear_IO_APIC before enabling error vector
1679          */
1680         if (!skip_ioapic_setup && nr_ioapics)
1681                 enable_IO_APIC();
1682 #endif
1683
1684         end_local_APIC_setup();
1685
1686 #ifdef CONFIG_X86_IO_APIC
1687         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1688                 setup_IO_APIC();
1689         else {
1690                 nr_ioapics = 0;
1691                 localise_nmi_watchdog();
1692         }
1693 #else
1694         localise_nmi_watchdog();
1695 #endif
1696
1697         setup_boot_clock();
1698 #ifdef CONFIG_X86_64
1699         check_nmi_watchdog();
1700 #endif
1701
1702         return 0;
1703 }
1704
1705 /*
1706  * Local APIC interrupts
1707  */
1708
1709 /*
1710  * This interrupt should _never_ happen with our APIC/SMP architecture
1711  */
1712 void smp_spurious_interrupt(struct pt_regs *regs)
1713 {
1714         u32 v;
1715
1716         exit_idle();
1717         irq_enter();
1718         /*
1719          * Check if this really is a spurious interrupt and ACK it
1720          * if it is a vectored one.  Just in case...
1721          * Spurious interrupts should not be ACKed.
1722          */
1723         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1724         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1725                 ack_APIC_irq();
1726
1727         inc_irq_stat(irq_spurious_count);
1728
1729         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1730         pr_info("spurious APIC interrupt on CPU#%d, "
1731                 "should never happen.\n", smp_processor_id());
1732         irq_exit();
1733 }
1734
1735 /*
1736  * This interrupt should never happen with our APIC/SMP architecture
1737  */
1738 void smp_error_interrupt(struct pt_regs *regs)
1739 {
1740         u32 v, v1;
1741
1742         exit_idle();
1743         irq_enter();
1744         /* First tickle the hardware, only then report what went on. -- REW */
1745         v = apic_read(APIC_ESR);
1746         apic_write(APIC_ESR, 0);
1747         v1 = apic_read(APIC_ESR);
1748         ack_APIC_irq();
1749         atomic_inc(&irq_err_count);
1750
1751         /*
1752          * Here is what the APIC error bits mean:
1753          * 0: Send CS error
1754          * 1: Receive CS error
1755          * 2: Send accept error
1756          * 3: Receive accept error
1757          * 4: Reserved
1758          * 5: Send illegal vector
1759          * 6: Received illegal vector
1760          * 7: Illegal register address
1761          */
1762         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1763                 smp_processor_id(), v , v1);
1764         irq_exit();
1765 }
1766
1767 /**
1768  * connect_bsp_APIC - attach the APIC to the interrupt system
1769  */
1770 void __init connect_bsp_APIC(void)
1771 {
1772 #ifdef CONFIG_X86_32
1773         if (pic_mode) {
1774                 /*
1775                  * Do not trust the local APIC being empty at bootup.
1776                  */
1777                 clear_local_APIC();
1778                 /*
1779                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1780                  * local APIC to INT and NMI lines.
1781                  */
1782                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1783                                 "enabling APIC mode.\n");
1784                 imcr_pic_to_apic();
1785         }
1786 #endif
1787         if (apic->enable_apic_mode)
1788                 apic->enable_apic_mode();
1789 }
1790
1791 /**
1792  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1793  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1794  *
1795  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1796  * APIC is disabled.
1797  */
1798 void disconnect_bsp_APIC(int virt_wire_setup)
1799 {
1800         unsigned int value;
1801
1802 #ifdef CONFIG_X86_32
1803         if (pic_mode) {
1804                 /*
1805                  * Put the board back into PIC mode (has an effect only on
1806                  * certain older boards).  Note that APIC interrupts, including
1807                  * IPIs, won't work beyond this point!  The only exception are
1808                  * INIT IPIs.
1809                  */
1810                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1811                                 "entering PIC mode.\n");
1812                 imcr_apic_to_pic();
1813                 return;
1814         }
1815 #endif
1816
1817         /* Go back to Virtual Wire compatibility mode */
1818
1819         /* For the spurious interrupt use vector F, and enable it */
1820         value = apic_read(APIC_SPIV);
1821         value &= ~APIC_VECTOR_MASK;
1822         value |= APIC_SPIV_APIC_ENABLED;
1823         value |= 0xf;
1824         apic_write(APIC_SPIV, value);
1825
1826         if (!virt_wire_setup) {
1827                 /*
1828                  * For LVT0 make it edge triggered, active high,
1829                  * external and enabled
1830                  */
1831                 value = apic_read(APIC_LVT0);
1832                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1833                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1834                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1835                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1836                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1837                 apic_write(APIC_LVT0, value);
1838         } else {
1839                 /* Disable LVT0 */
1840                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1841         }
1842
1843         /*
1844          * For LVT1 make it edge triggered, active high,
1845          * nmi and enabled
1846          */
1847         value = apic_read(APIC_LVT1);
1848         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1849                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1850                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1851         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1852         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1853         apic_write(APIC_LVT1, value);
1854 }
1855
1856 void __cpuinit generic_processor_info(int apicid, int version)
1857 {
1858         int cpu;
1859
1860         /*
1861          * Validate version
1862          */
1863         if (version == 0x0) {
1864                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1865                            "fixing up to 0x10. (tell your hw vendor)\n",
1866                                 version);
1867                 version = 0x10;
1868         }
1869         apic_version[apicid] = version;
1870
1871         if (num_processors >= nr_cpu_ids) {
1872                 int max = nr_cpu_ids;
1873                 int thiscpu = max + disabled_cpus;
1874
1875                 pr_warning(
1876                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1877                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1878
1879                 disabled_cpus++;
1880                 return;
1881         }
1882
1883         num_processors++;
1884         cpu = cpumask_next_zero(-1, cpu_present_mask);
1885
1886         if (version != apic_version[boot_cpu_physical_apicid])
1887                 WARN_ONCE(1,
1888                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1889                         apic_version[boot_cpu_physical_apicid], cpu, version);
1890
1891         physid_set(apicid, phys_cpu_present_map);
1892         if (apicid == boot_cpu_physical_apicid) {
1893                 /*
1894                  * x86_bios_cpu_apicid is required to have processors listed
1895                  * in same order as logical cpu numbers. Hence the first
1896                  * entry is BSP, and so on.
1897                  */
1898                 cpu = 0;
1899         }
1900         if (apicid > max_physical_apicid)
1901                 max_physical_apicid = apicid;
1902
1903 #ifdef CONFIG_X86_32
1904         /*
1905          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1906          * but we need to work other dependencies like SMP_SUSPEND etc
1907          * before this can be done without some confusion.
1908          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1909          *       - Ashok Raj <ashok.raj@intel.com>
1910          */
1911         if (max_physical_apicid >= 8) {
1912                 switch (boot_cpu_data.x86_vendor) {
1913                 case X86_VENDOR_INTEL:
1914                         if (!APIC_XAPIC(version)) {
1915                                 def_to_bigsmp = 0;
1916                                 break;
1917                         }
1918                         /* If P4 and above fall through */
1919                 case X86_VENDOR_AMD:
1920                         def_to_bigsmp = 1;
1921                 }
1922         }
1923 #endif
1924
1925 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
1926         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1927         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1928 #endif
1929
1930         set_cpu_possible(cpu, true);
1931         set_cpu_present(cpu, true);
1932 }
1933
1934 int hard_smp_processor_id(void)
1935 {
1936         return read_apic_id();
1937 }
1938
1939 void default_init_apic_ldr(void)
1940 {
1941         unsigned long val;
1942
1943         apic_write(APIC_DFR, APIC_DFR_VALUE);
1944         val = apic_read(APIC_LDR) & ~APIC_LDR_MASK;
1945         val |= SET_APIC_LOGICAL_ID(1UL << smp_processor_id());
1946         apic_write(APIC_LDR, val);
1947 }
1948
1949 #ifdef CONFIG_X86_32
1950 int default_apicid_to_node(int logical_apicid)
1951 {
1952 #ifdef CONFIG_SMP
1953         return apicid_2_node[hard_smp_processor_id()];
1954 #else
1955         return 0;
1956 #endif
1957 }
1958 #endif
1959
1960 /*
1961  * Power management
1962  */
1963 #ifdef CONFIG_PM
1964
1965 static struct {
1966         /*
1967          * 'active' is true if the local APIC was enabled by us and
1968          * not the BIOS; this signifies that we are also responsible
1969          * for disabling it before entering apm/acpi suspend
1970          */
1971         int active;
1972         /* r/w apic fields */
1973         unsigned int apic_id;
1974         unsigned int apic_taskpri;
1975         unsigned int apic_ldr;
1976         unsigned int apic_dfr;
1977         unsigned int apic_spiv;
1978         unsigned int apic_lvtt;
1979         unsigned int apic_lvtpc;
1980         unsigned int apic_lvt0;
1981         unsigned int apic_lvt1;
1982         unsigned int apic_lvterr;
1983         unsigned int apic_tmict;
1984         unsigned int apic_tdcr;
1985         unsigned int apic_thmr;
1986 } apic_pm_state;
1987
1988 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1989 {
1990         unsigned long flags;
1991         int maxlvt;
1992
1993         if (!apic_pm_state.active)
1994                 return 0;
1995
1996         maxlvt = lapic_get_maxlvt();
1997
1998         apic_pm_state.apic_id = apic_read(APIC_ID);
1999         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
2000         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
2001         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
2002         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
2003         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
2004         if (maxlvt >= 4)
2005                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
2006         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
2007         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
2008         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
2009         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
2010         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
2011 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2012         if (maxlvt >= 5)
2013                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
2014 #endif
2015
2016         local_irq_save(flags);
2017         disable_local_APIC();
2018
2019         if (intr_remapping_enabled)
2020                 disable_intr_remapping();
2021
2022         local_irq_restore(flags);
2023         return 0;
2024 }
2025
2026 static int lapic_resume(struct sys_device *dev)
2027 {
2028         unsigned int l, h;
2029         unsigned long flags;
2030         int maxlvt;
2031         int ret;
2032         struct IO_APIC_route_entry **ioapic_entries = NULL;
2033
2034         if (!apic_pm_state.active)
2035                 return 0;
2036
2037         local_irq_save(flags);
2038         if (intr_remapping_enabled) {
2039                 ioapic_entries = alloc_ioapic_entries();
2040                 if (!ioapic_entries) {
2041                         WARN(1, "Alloc ioapic_entries in lapic resume failed.");
2042                         return -ENOMEM;
2043                 }
2044
2045                 ret = save_IO_APIC_setup(ioapic_entries);
2046                 if (ret) {
2047                         WARN(1, "Saving IO-APIC state failed: %d\n", ret);
2048                         free_ioapic_entries(ioapic_entries);
2049                         return ret;
2050                 }
2051
2052                 mask_IO_APIC_setup(ioapic_entries);
2053                 mask_8259A();
2054         }
2055
2056         if (x2apic_mode)
2057                 enable_x2apic();
2058         else {
2059                 /*
2060                  * Make sure the APICBASE points to the right address
2061                  *
2062                  * FIXME! This will be wrong if we ever support suspend on
2063                  * SMP! We'll need to do this as part of the CPU restore!
2064                  */
2065                 rdmsr(MSR_IA32_APICBASE, l, h);
2066                 l &= ~MSR_IA32_APICBASE_BASE;
2067                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2068                 wrmsr(MSR_IA32_APICBASE, l, h);
2069         }
2070
2071         maxlvt = lapic_get_maxlvt();
2072         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2073         apic_write(APIC_ID, apic_pm_state.apic_id);
2074         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2075         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2076         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2077         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2078         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2079         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2080 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2081         if (maxlvt >= 5)
2082                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2083 #endif
2084         if (maxlvt >= 4)
2085                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2086         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2087         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2088         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2089         apic_write(APIC_ESR, 0);
2090         apic_read(APIC_ESR);
2091         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2092         apic_write(APIC_ESR, 0);
2093         apic_read(APIC_ESR);
2094
2095         if (intr_remapping_enabled) {
2096                 reenable_intr_remapping(x2apic_mode);
2097                 unmask_8259A();
2098                 restore_IO_APIC_setup(ioapic_entries);
2099                 free_ioapic_entries(ioapic_entries);
2100         }
2101
2102         local_irq_restore(flags);
2103
2104         return 0;
2105 }
2106
2107 /*
2108  * This device has no shutdown method - fully functioning local APICs
2109  * are needed on every CPU up until machine_halt/restart/poweroff.
2110  */
2111
2112 static struct sysdev_class lapic_sysclass = {
2113         .name           = "lapic",
2114         .resume         = lapic_resume,
2115         .suspend        = lapic_suspend,
2116 };
2117
2118 static struct sys_device device_lapic = {
2119         .id     = 0,
2120         .cls    = &lapic_sysclass,
2121 };
2122
2123 static void __cpuinit apic_pm_activate(void)
2124 {
2125         apic_pm_state.active = 1;
2126 }
2127
2128 static int __init init_lapic_sysfs(void)
2129 {
2130         int error;
2131
2132         if (!cpu_has_apic)
2133                 return 0;
2134         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2135
2136         error = sysdev_class_register(&lapic_sysclass);
2137         if (!error)
2138                 error = sysdev_register(&device_lapic);
2139         return error;
2140 }
2141
2142 /* local apic needs to resume before other devices access its registers. */
2143 core_initcall(init_lapic_sysfs);
2144
2145 #else   /* CONFIG_PM */
2146
2147 static void apic_pm_activate(void) { }
2148
2149 #endif  /* CONFIG_PM */
2150
2151 #ifdef CONFIG_X86_64
2152
2153 static int __cpuinit apic_cluster_num(void)
2154 {
2155         int i, clusters, zeros;
2156         unsigned id;
2157         u16 *bios_cpu_apicid;
2158         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2159
2160         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2161         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2162
2163         for (i = 0; i < nr_cpu_ids; i++) {
2164                 /* are we being called early in kernel startup? */
2165                 if (bios_cpu_apicid) {
2166                         id = bios_cpu_apicid[i];
2167                 } else if (i < nr_cpu_ids) {
2168                         if (cpu_present(i))
2169                                 id = per_cpu(x86_bios_cpu_apicid, i);
2170                         else
2171                                 continue;
2172                 } else
2173                         break;
2174
2175                 if (id != BAD_APICID)
2176                         __set_bit(APIC_CLUSTERID(id), clustermap);
2177         }
2178
2179         /* Problem:  Partially populated chassis may not have CPUs in some of
2180          * the APIC clusters they have been allocated.  Only present CPUs have
2181          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2182          * Since clusters are allocated sequentially, count zeros only if
2183          * they are bounded by ones.
2184          */
2185         clusters = 0;
2186         zeros = 0;
2187         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2188                 if (test_bit(i, clustermap)) {
2189                         clusters += 1 + zeros;
2190                         zeros = 0;
2191                 } else
2192                         ++zeros;
2193         }
2194
2195         return clusters;
2196 }
2197
2198 static int __cpuinitdata multi_checked;
2199 static int __cpuinitdata multi;
2200
2201 static int __cpuinit set_multi(const struct dmi_system_id *d)
2202 {
2203         if (multi)
2204                 return 0;
2205         pr_info("APIC: %s detected, Multi Chassis\n", d->ident);
2206         multi = 1;
2207         return 0;
2208 }
2209
2210 static const __cpuinitconst struct dmi_system_id multi_dmi_table[] = {
2211         {
2212                 .callback = set_multi,
2213                 .ident = "IBM System Summit2",
2214                 .matches = {
2215                         DMI_MATCH(DMI_SYS_VENDOR, "IBM"),
2216                         DMI_MATCH(DMI_PRODUCT_NAME, "Summit2"),
2217                 },
2218         },
2219         {}
2220 };
2221
2222 static void __cpuinit dmi_check_multi(void)
2223 {
2224         if (multi_checked)
2225                 return;
2226
2227         dmi_check_system(multi_dmi_table);
2228         multi_checked = 1;
2229 }
2230
2231 /*
2232  * apic_is_clustered_box() -- Check if we can expect good TSC
2233  *
2234  * Thus far, the major user of this is IBM's Summit2 series:
2235  * Clustered boxes may have unsynced TSC problems if they are
2236  * multi-chassis.
2237  * Use DMI to check them
2238  */
2239 __cpuinit int apic_is_clustered_box(void)
2240 {
2241         dmi_check_multi();
2242         if (multi)
2243                 return 1;
2244
2245         if (!is_vsmp_box())
2246                 return 0;
2247
2248         /*
2249          * ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2250          * not guaranteed to be synced between boards
2251          */
2252         if (apic_cluster_num() > 1)
2253                 return 1;
2254
2255         return 0;
2256 }
2257 #endif
2258
2259 /*
2260  * APIC command line parameters
2261  */
2262 static int __init setup_disableapic(char *arg)
2263 {
2264         disable_apic = 1;
2265         setup_clear_cpu_cap(X86_FEATURE_APIC);
2266         return 0;
2267 }
2268 early_param("disableapic", setup_disableapic);
2269
2270 /* same as disableapic, for compatibility */
2271 static int __init setup_nolapic(char *arg)
2272 {
2273         return setup_disableapic(arg);
2274 }
2275 early_param("nolapic", setup_nolapic);
2276
2277 static int __init parse_lapic_timer_c2_ok(char *arg)
2278 {
2279         local_apic_timer_c2_ok = 1;
2280         return 0;
2281 }
2282 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2283
2284 static int __init parse_disable_apic_timer(char *arg)
2285 {
2286         disable_apic_timer = 1;
2287         return 0;
2288 }
2289 early_param("noapictimer", parse_disable_apic_timer);
2290
2291 static int __init parse_nolapic_timer(char *arg)
2292 {
2293         disable_apic_timer = 1;
2294         return 0;
2295 }
2296 early_param("nolapic_timer", parse_nolapic_timer);
2297
2298 static int __init apic_set_verbosity(char *arg)
2299 {
2300         if (!arg)  {
2301 #ifdef CONFIG_X86_64
2302                 skip_ioapic_setup = 0;
2303                 return 0;
2304 #endif
2305                 return -EINVAL;
2306         }
2307
2308         if (strcmp("debug", arg) == 0)
2309                 apic_verbosity = APIC_DEBUG;
2310         else if (strcmp("verbose", arg) == 0)
2311                 apic_verbosity = APIC_VERBOSE;
2312         else {
2313                 pr_warning("APIC Verbosity level %s not recognised"
2314                         " use apic=verbose or apic=debug\n", arg);
2315                 return -EINVAL;
2316         }
2317
2318         return 0;
2319 }
2320 early_param("apic", apic_set_verbosity);
2321
2322 static int __init lapic_insert_resource(void)
2323 {
2324         if (!apic_phys)
2325                 return -1;
2326
2327         /* Put local APIC into the resource map. */
2328         lapic_resource.start = apic_phys;
2329         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2330         insert_resource(&iomem_resource, &lapic_resource);
2331
2332         return 0;
2333 }
2334
2335 /*
2336  * need call insert after e820_reserve_resources()
2337  * that is using request_resource
2338  */
2339 late_initcall(lapic_insert_resource);