Pileus Git - ~andy/linux/blob - arch/sparc64/kernel/tsb.S

   1 /* tsb.S: Sparc64 TSB table handling.
   2  *
   3  * Copyright (C) 2006 David S. Miller <davem@davemloft.net>
   4  */
   5
   6 #include <asm/tsb.h>
   7
   8         .text
   9         .align  32
  10
  11         /* Invoked from TLB miss handler, we are in the
  12          * MMU global registers and they are setup like
  13          * this:
  14          *
  15          * %g1: TSB entry pointer
  16          * %g2: available temporary
  17          * %g3: FAULT_CODE_{D,I}TLB
  18          * %g4: available temporary
  19          * %g5: available temporary
  20          * %g6: TAG TARGET
  21          * %g7: physical address base of the linux page
  22          *      tables for the current address space
  23          */
  24         .globl          tsb_miss_dtlb
  25 tsb_miss_dtlb:
  26         mov             TLB_TAG_ACCESS, %g4
  27         ldxa            [%g4] ASI_DMMU, %g4
  28         ba,pt           %xcc, tsb_miss_page_table_walk
  29          nop
  30
  31         .globl          tsb_miss_itlb
  32 tsb_miss_itlb:
  33         mov             TLB_TAG_ACCESS, %g4
  34         ldxa            [%g4] ASI_IMMU, %g4
  35         ba,pt           %xcc, tsb_miss_page_table_walk
  36          nop
  37
  38 tsb_miss_page_table_walk:
  39         /* This clobbers %g1 and %g6, preserve them... */
  40         mov             %g1, %g5
  41         mov             %g6, %g2
  42
  43         TRAP_LOAD_PGD_PHYS
  44
  45         mov             %g2, %g6
  46         mov             %g5, %g1
  47
  48         USER_PGTABLE_WALK_TL1(%g4, %g7, %g5, %g2, tsb_do_fault)
  49
  50 tsb_reload:
  51         TSB_LOCK_TAG(%g1, %g2, %g4)
  52
  53         /* Load and check PTE.  */
  54         ldxa            [%g5] ASI_PHYS_USE_EC, %g5
  55         brgez,a,pn      %g5, tsb_do_fault
  56          stx            %g0, [%g1]
  57
  58         /* If it is larger than the base page size, don't
  59          * bother putting it into the TSB.
  60          */
  61         srlx            %g5, 32, %g2
  62         sethi           %hi(_PAGE_ALL_SZ_BITS >> 32), %g4
  63         sethi           %hi(_PAGE_SZBITS >> 32), %g7
  64         and             %g2, %g4, %g2
  65         cmp             %g2, %g7
  66         bne,a,pn        %xcc, tsb_tlb_reload
  67          stx            %g0, [%g1]
  68
  69         TSB_WRITE(%g1, %g5, %g6)
  70
  71         /* Finally, load TLB and return from trap.  */
  72 tsb_tlb_reload:
  73         cmp             %g3, FAULT_CODE_DTLB
  74         bne,pn          %xcc, tsb_itlb_load
  75          nop
  76
  77 tsb_dtlb_load:
  78         stxa            %g5, [%g0] ASI_DTLB_DATA_IN
  79         retry
  80
  81 tsb_itlb_load:
  82         stxa            %g5, [%g0] ASI_ITLB_DATA_IN
  83         retry
  84
  85         /* No valid entry in the page tables, do full fault
  86          * processing.
  87          */
  88
  89         .globl          tsb_do_fault
  90 tsb_do_fault:
  91         cmp             %g3, FAULT_CODE_DTLB
  92         rdpr            %pstate, %g5
  93         bne,pn          %xcc, tsb_do_itlb_fault
  94          wrpr           %g5, PSTATE_AG | PSTATE_MG, %pstate
  95
  96 tsb_do_dtlb_fault:
  97         rdpr    %tl, %g4
  98         cmp     %g4, 1
  99         mov     TLB_TAG_ACCESS, %g4
 100         ldxa    [%g4] ASI_DMMU, %g5
 101         be,pt   %xcc, sparc64_realfault_common
 102          mov    FAULT_CODE_DTLB, %g4
 103         ba,pt   %xcc, winfix_trampoline
 104          nop
 105
 106 tsb_do_itlb_fault:
 107         rdpr    %tpc, %g5
 108         ba,pt   %xcc, sparc64_realfault_common
 109          mov    FAULT_CODE_ITLB, %g4
 110
 111         .globl  sparc64_realfault_common
 112 sparc64_realfault_common:
 113         stb     %g4, [%g6 + TI_FAULT_CODE]      ! Save fault code
 114         stx     %g5, [%g6 + TI_FAULT_ADDR]      ! Save fault address
 115         ba,pt   %xcc, etrap                     ! Save trap state
 116 1:       rd     %pc, %g7                        ! ...
 117         call    do_sparc64_fault                ! Call fault handler
 118          add    %sp, PTREGS_OFF, %o0            ! Compute pt_regs arg
 119         ba,pt   %xcc, rtrap_clr_l6              ! Restore cpu state
 120          nop                                    ! Delay slot (fill me)
 121
 122         .globl  winfix_trampoline
 123 winfix_trampoline:
 124         rdpr    %tpc, %g3                       ! Prepare winfixup TNPC
 125         or      %g3, 0x7c, %g3                  ! Compute branch offset
 126         wrpr    %g3, %tnpc                      ! Write it into TNPC
 127         done                                    ! Trap return
 128
 129         /* Insert an entry into the TSB.
 130          *
 131          * %o0: TSB entry pointer
 132          * %o1: tag
 133          * %o2: pte
 134          */
 135         .align  32
 136         .globl  tsb_insert
 137 tsb_insert:
 138         rdpr    %pstate, %o5
 139         wrpr    %o5, PSTATE_IE, %pstate
 140         TSB_LOCK_TAG(%o0, %g2, %g3)
 141         TSB_WRITE(%o0, %o2, %o1)
 142         wrpr    %o5, %pstate
 143         retl
 144          nop
 145
 146         /* Reload MMU related context switch state at
 147          * schedule() time.
 148          *
 149          * %o0: page table physical address
 150          * %o1: TSB register value
 151          * %o2: TSB virtual address
 152          * %o3: TSB mapping locked PTE
 153          *
 154          * We have to run this whole thing with interrupts
 155          * disabled so that the current cpu doesn't change
 156          * due to preemption.
 157          */
 158         .align  32
 159         .globl  __tsb_context_switch
 160 __tsb_context_switch:
 161         rdpr    %pstate, %o5
 162         wrpr    %o5, PSTATE_IE, %pstate
 163
 164         ldub    [%g6 + TI_CPU], %g1
 165         sethi   %hi(trap_block), %g2
 166         sllx    %g1, TRAP_BLOCK_SZ_SHIFT, %g1
 167         or      %g2, %lo(trap_block), %g2
 168         add     %g2, %g1, %g2
 169         stx     %o0, [%g2 + TRAP_PER_CPU_PGD_PADDR]
 170
 171         mov     TSB_REG, %g1
 172         stxa    %o1, [%g1] ASI_DMMU
 173         membar  #Sync
 174
 175         stxa    %o1, [%g1] ASI_IMMU
 176         membar  #Sync
 177
 178         brz     %o2, 9f
 179          nop
 180
 181         /* We use entry 61 for this locked entry.  This is the spitfire
 182          * TLB entry number, and luckily cheetah masks the value with
 183          * 15 ending us up with entry 13 which is what we want in that
 184          * case too.
 185          *
 186          * XXX Interactions with prom_world()...
 187          */
 188         sethi   %hi(sparc64_highest_unlocked_tlb_ent), %o4
 189         mov     TLB_TAG_ACCESS, %g1
 190         lduw    [%o4 + %lo(sparc64_highest_unlocked_tlb_ent)], %g2
 191         stxa    %o2, [%g1] ASI_DMMU
 192         membar  #Sync
 193         sllx    %g2, 3, %g2
 194         stxa    %o3, [%g2] ASI_DTLB_DATA_ACCESS
 195         membar  #Sync
 196 9:
 197         wrpr    %o5, %pstate
 198
 199         retl
 200          nop