Pileus Git - ~andy/linux/blob - arch/arm/mach-tegra/headsmp.S

   1 #include <linux/linkage.h>
   2 #include <linux/init.h>
   3
   4 #include <asm/cache.h>
   5
   6 #include "flowctrl.h"
   7 #include "iomap.h"
   8 #include "reset.h"
   9 #include "sleep.h"
  10
  11 #define APB_MISC_GP_HIDREV      0x804
  12 #define PMC_SCRATCH41   0x140
  13
  14 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
  15
  16         .section ".text.head", "ax"
  17         __CPUINIT
  18
  19 /*
  20  * Tegra specific entry point for secondary CPUs.
  21  *   The secondary kernel init calls v7_flush_dcache_all before it enables
  22  *   the L1; however, the L1 comes out of reset in an undefined state, so
  23  *   the clean + invalidate performed by v7_flush_dcache_all causes a bunch
  24  *   of cache lines with uninitialized data and uninitialized tags to get
  25  *   written out to memory, which does really unpleasant things to the main
  26  *   processor.  We fix this by performing an invalidate, rather than a
  27  *   clean + invalidate, before jumping into the kernel.
  28  */
  29 ENTRY(v7_invalidate_l1)
  30         mov     r0, #0
  31         mcr     p15, 2, r0, c0, c0, 0
  32         mrc     p15, 1, r0, c0, c0, 0
  33
  34         ldr     r1, =0x7fff
  35         and     r2, r1, r0, lsr #13
  36
  37         ldr     r1, =0x3ff
  38
  39         and     r3, r1, r0, lsr #3  @ NumWays - 1
  40         add     r2, r2, #1          @ NumSets
  41
  42         and     r0, r0, #0x7
  43         add     r0, r0, #4          @ SetShift
  44
  45         clz     r1, r3              @ WayShift
  46         add     r4, r3, #1          @ NumWays
  47 1:      sub     r2, r2, #1          @ NumSets--
  48         mov     r3, r4              @ Temp = NumWays
  49 2:      subs    r3, r3, #1          @ Temp--
  50         mov     r5, r3, lsl r1
  51         mov     r6, r2, lsl r0
  52         orr     r5, r5, r6          @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
  53         mcr     p15, 0, r5, c7, c6, 2
  54         bgt     2b
  55         cmp     r2, #0
  56         bgt     1b
  57         dsb
  58         isb
  59         mov     pc, lr
  60 ENDPROC(v7_invalidate_l1)
  61
  62
  63 ENTRY(tegra_secondary_startup)
  64         bl      v7_invalidate_l1
  65         /* Enable coresight */
  66         mov32   r0, 0xC5ACCE55
  67         mcr     p14, 0, r0, c7, c12, 6
  68         b       secondary_startup
  69 ENDPROC(tegra_secondary_startup)
  70
  71 #ifdef CONFIG_PM_SLEEP
  72 /*
  73  *      tegra_resume
  74  *
  75  *        CPU boot vector when restarting the a CPU following
  76  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
  77  *        re-enabling sdram.
  78  */
  79 ENTRY(tegra_resume)
  80         bl      v7_invalidate_l1
  81         /* Enable coresight */
  82         mov32   r0, 0xC5ACCE55
  83         mcr     p14, 0, r0, c7, c12, 6
  84
  85         cpu_id  r0
  86         cmp     r0, #0                          @ CPU0?
  87         bne     cpu_resume                      @ no
  88
  89 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
  90         /* Are we on Tegra20? */
  91         mov32   r6, TEGRA_APB_MISC_BASE
  92         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
  93         and     r0, r0, #0xff00
  94         cmp     r0, #(0x20 << 8)
  95         beq     1f                              @ Yes
  96         /* Clear the flow controller flags for this CPU. */
  97         mov32   r2, TEGRA_FLOW_CTRL_BASE + FLOW_CTRL_CPU0_CSR   @ CPU0 CSR
  98         ldr     r1, [r2]
  99         /* Clear event & intr flag */
 100         orr     r1, r1, \
 101                 #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
 102         movw    r0, #0x0FFD     @ enable, cluster_switch, immed, & bitmaps
 103         bic     r1, r1, r0
 104         str     r1, [r2]
 105 1:
 106 #endif
 107
 108 #ifdef CONFIG_HAVE_ARM_SCU
 109         /* enable SCU */
 110         mov32   r0, TEGRA_ARM_PERIF_BASE
 111         ldr     r1, [r0]
 112         orr     r1, r1, #1
 113         str     r1, [r0]
 114 #endif
 115
 116         b       cpu_resume
 117 ENDPROC(tegra_resume)
 118 #endif
 119
 120         .align L1_CACHE_SHIFT
 121 ENTRY(__tegra_cpu_reset_handler_start)
 122
 123 /*
 124  * __tegra_cpu_reset_handler:
 125  *
 126  * Common handler for all CPU reset events.
 127  *
 128  * Register usage within the reset handler:
 129  *
 130  *      R7  = CPU present (to the OS) mask
 131  *      R8  = CPU in LP1 state mask
 132  *      R9  = CPU in LP2 state mask
 133  *      R10 = CPU number
 134  *      R11 = CPU mask
 135  *      R12 = pointer to reset handler data
 136  *
 137  * NOTE: This code is copied to IRAM. All code and data accesses
 138  *       must be position-independent.
 139  */
 140
 141         .align L1_CACHE_SHIFT
 142 ENTRY(__tegra_cpu_reset_handler)
 143
 144         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
 145         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
 146         and     r10, r10, #0x3                  @ R10 = CPU number
 147         mov     r11, #1
 148         mov     r11, r11, lsl r10               @ R11 = CPU mask
 149         adr     r12, __tegra_cpu_reset_handler_data
 150
 151 #ifdef CONFIG_SMP
 152         /* Does the OS know about this CPU? */
 153         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
 154         tst     r7, r11                         @ if !present
 155         bleq    __die                           @ CPU not present (to OS)
 156 #endif
 157
 158 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
 159         /* Are we on Tegra20? */
 160         mov32   r6, TEGRA_APB_MISC_BASE
 161         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
 162         and     r0, r0, #0xff00
 163         cmp     r0, #(0x20 << 8)
 164         bne     1f
 165         /* If not CPU0, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
 166         mov32   r6, TEGRA_PMC_BASE
 167         mov     r0, #0
 168         cmp     r10, #0
 169         strne   r0, [r6, #PMC_SCRATCH41]
 170 1:
 171 #endif
 172
 173         /* Waking up from LP2? */
 174         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
 175         tst     r9, r11                         @ if in_lp2
 176         beq     __is_not_lp2
 177         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
 178         cmp     lr, #0
 179         bleq    __die                           @ no LP2 startup handler
 180         bx      lr
 181
 182 __is_not_lp2:
 183
 184 #ifdef CONFIG_SMP
 185         /*
 186          * Can only be secondary boot (initial or hotplug) but CPU 0
 187          * cannot be here.
 188          */
 189         cmp     r10, #0
 190         bleq    __die                           @ CPU0 cannot be here
 191         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
 192         cmp     lr, #0
 193         bleq    __die                           @ no secondary startup handler
 194         bx      lr
 195 #endif
 196
 197 /*
 198  * We don't know why the CPU reset. Just kill it.
 199  * The LR register will contain the address we died at + 4.
 200  */
 201
 202 __die:
 203         sub     lr, lr, #4
 204         mov32   r7, TEGRA_PMC_BASE
 205         str     lr, [r7, #PMC_SCRATCH41]
 206
 207         mov32   r7, TEGRA_CLK_RESET_BASE
 208
 209         /* Are we on Tegra20? */
 210         mov32   r6, TEGRA_APB_MISC_BASE
 211         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
 212         and     r0, r0, #0xff00
 213         cmp     r0, #(0x20 << 8)
 214         bne     1f
 215
 216 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
 217         mov32   r0, 0x1111
 218         mov     r1, r0, lsl r10
 219         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
 220 #endif
 221 1:
 222 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
 223         mov32   r6, TEGRA_FLOW_CTRL_BASE
 224
 225         cmp     r10, #0
 226         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
 227         moveq   r2, #FLOW_CTRL_CPU0_CSR
 228         movne   r1, r10, lsl #3
 229         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
 230         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
 231
 232         /* Clear CPU "event" and "interrupt" flags and power gate
 233            it when halting but not before it is in the "WFI" state. */
 234         ldr     r0, [r6, +r2]
 235         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
 236         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
 237         str     r0, [r6, +r2]
 238
 239         /* Unconditionally halt this CPU */
 240         mov     r0, #FLOW_CTRL_WAITEVENT
 241         str     r0, [r6, +r1]
 242         ldr     r0, [r6, +r1]                   @ memory barrier
 243
 244         dsb
 245         isb
 246         wfi                                     @ CPU should be power gated here
 247
 248         /* If the CPU didn't power gate above just kill it's clock. */
 249
 250         mov     r0, r11, lsl #8
 251         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
 252 #endif
 253
 254         /* If the CPU still isn't dead, just spin here. */
 255         b       .
 256 ENDPROC(__tegra_cpu_reset_handler)
 257
 258         .align L1_CACHE_SHIFT
 259         .type   __tegra_cpu_reset_handler_data, %object
 260         .globl  __tegra_cpu_reset_handler_data
 261 __tegra_cpu_reset_handler_data:
 262         .rept   TEGRA_RESET_DATA_SIZE
 263         .long   0
 264         .endr
 265         .align L1_CACHE_SHIFT
 266
 267 ENTRY(__tegra_cpu_reset_handler_end)