Pileus Git - ~andy/linux/blob - arch/arm/mach-kirkwood/pcie.c

   1 /*
   2  * arch/arm/mach-kirkwood/pcie.c
   3  *
   4  * PCIe functions for Marvell Kirkwood SoCs
   5  *
   6  * This file is licensed under the terms of the GNU General Public
   7  * License version 2.  This program is licensed "as is" without any
   8  * warranty of any kind, whether express or implied.
   9  */
  10
  11 #include <linux/kernel.h>
  12 #include <linux/pci.h>
  13 #include <linux/slab.h>
  14 #include <linux/mbus.h>
  15 #include <video/vga.h>
  16 #include <asm/irq.h>
  17 #include <asm/mach/pci.h>
  18 #include <plat/pcie.h>
  19 #include <mach/bridge-regs.h>
  20 #include <plat/addr-map.h>
  21 #include "common.h"
  22
  23 void kirkwood_enable_pcie(void)
  24 {
  25         u32 curr = readl(CLOCK_GATING_CTRL);
  26         if (!(curr & CGC_PEX0))
  27                 writel(curr | CGC_PEX0, CLOCK_GATING_CTRL);
  28 }
  29
  30 void __init kirkwood_pcie_id(u32 *dev, u32 *rev)
  31 {
  32         kirkwood_enable_pcie();
  33         *dev = orion_pcie_dev_id((void __iomem *)PCIE_VIRT_BASE);
  34         *rev = orion_pcie_rev((void __iomem *)PCIE_VIRT_BASE);
  35 }
  36
  37 struct pcie_port {
  38         u8                      root_bus_nr;
  39         void __iomem            *base;
  40         spinlock_t              conf_lock;
  41         int                     irq;
  42         struct resource         res[2];
  43 };
  44
  45 static int pcie_port_map[2];
  46 static int num_pcie_ports;
  47
  48 static inline struct pcie_port *bus_to_port(struct pci_bus *bus)
  49 {
  50         struct pci_sys_data *sys = bus->sysdata;
  51         return sys->private_data;
  52 }
  53
  54 static int pcie_valid_config(struct pcie_port *pp, int bus, int dev)
  55 {
  56         /*
  57          * Don't go out when trying to access --
  58          * 1. nonexisting device on local bus
  59          * 2. where there's no device connected (no link)
  60          */
  61         if (bus == pp->root_bus_nr && dev == 0)
  62                 return 1;
  63
  64         if (!orion_pcie_link_up(pp->base))
  65                 return 0;
  66
  67         if (bus == pp->root_bus_nr && dev != 1)
  68                 return 0;
  69
  70         return 1;
  71 }
  72
  73
  74 /*
  75  * PCIe config cycles are done by programming the PCIE_CONF_ADDR register
  76  * and then reading the PCIE_CONF_DATA register. Need to make sure these
  77  * transactions are atomic.
  78  */
  79
  80 static int pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
  81                         int size, u32 *val)
  82 {
  83         struct pcie_port *pp = bus_to_port(bus);
  84         unsigned long flags;
  85         int ret;
  86
  87         if (pcie_valid_config(pp, bus->number, PCI_SLOT(devfn)) == 0) {
  88                 *val = 0xffffffff;
  89                 return PCIBIOS_DEVICE_NOT_FOUND;
  90         }
  91
  92         spin_lock_irqsave(&pp->conf_lock, flags);
  93         ret = orion_pcie_rd_conf(pp->base, bus, devfn, where, size, val);
  94         spin_unlock_irqrestore(&pp->conf_lock, flags);
  95
  96         return ret;
  97 }
  98
  99 static int pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 100                         int where, int size, u32 val)
 101 {
 102         struct pcie_port *pp = bus_to_port(bus);
 103         unsigned long flags;
 104         int ret;
 105
 106         if (pcie_valid_config(pp, bus->number, PCI_SLOT(devfn)) == 0)
 107                 return PCIBIOS_DEVICE_NOT_FOUND;
 108
 109         spin_lock_irqsave(&pp->conf_lock, flags);
 110         ret = orion_pcie_wr_conf(pp->base, bus, devfn, where, size, val);
 111         spin_unlock_irqrestore(&pp->conf_lock, flags);
 112
 113         return ret;
 114 }
 115
 116 static struct pci_ops pcie_ops = {
 117         .read = pcie_rd_conf,
 118         .write = pcie_wr_conf,
 119 };
 120
 121 static void __init pcie0_ioresources_init(struct pcie_port *pp)
 122 {
 123         pp->base = (void __iomem *)PCIE_VIRT_BASE;
 124         pp->irq = IRQ_KIRKWOOD_PCIE;
 125
 126         /*
 127          * IORESOURCE_IO
 128          */
 129         pp->res[0].name = "PCIe 0 I/O Space";
 130         pp->res[0].start = KIRKWOOD_PCIE_IO_BUS_BASE;
 131         pp->res[0].end = pp->res[0].start + KIRKWOOD_PCIE_IO_SIZE - 1;
 132         pp->res[0].flags = IORESOURCE_IO;
 133
 134         /*
 135          * IORESOURCE_MEM
 136          */
 137         pp->res[1].name = "PCIe 0 MEM";
 138         pp->res[1].start = KIRKWOOD_PCIE_MEM_PHYS_BASE;
 139         pp->res[1].end = pp->res[1].start + KIRKWOOD_PCIE_MEM_SIZE - 1;
 140         pp->res[1].flags = IORESOURCE_MEM;
 141 }
 142
 143 static void __init pcie1_ioresources_init(struct pcie_port *pp)
 144 {
 145         pp->base = (void __iomem *)PCIE1_VIRT_BASE;
 146         pp->irq = IRQ_KIRKWOOD_PCIE1;
 147
 148         /*
 149          * IORESOURCE_IO
 150          */
 151         pp->res[0].name = "PCIe 1 I/O Space";
 152         pp->res[0].start = KIRKWOOD_PCIE1_IO_BUS_BASE;
 153         pp->res[0].end = pp->res[0].start + KIRKWOOD_PCIE1_IO_SIZE - 1;
 154         pp->res[0].flags = IORESOURCE_IO;
 155
 156         /*
 157          * IORESOURCE_MEM
 158          */
 159         pp->res[1].name = "PCIe 1 MEM";
 160         pp->res[1].start = KIRKWOOD_PCIE1_MEM_PHYS_BASE;
 161         pp->res[1].end = pp->res[1].start + KIRKWOOD_PCIE1_MEM_SIZE - 1;
 162         pp->res[1].flags = IORESOURCE_MEM;
 163 }
 164
 165 static int __init kirkwood_pcie_setup(int nr, struct pci_sys_data *sys)
 166 {
 167         extern unsigned int kirkwood_clk_ctrl;
 168         struct pcie_port *pp;
 169         int index;
 170
 171         if (nr >= num_pcie_ports)
 172                 return 0;
 173
 174         index = pcie_port_map[nr];
 175         printk(KERN_INFO "PCI: bus%d uses PCIe port %d\n", sys->busnr, index);
 176
 177         pp = kzalloc(sizeof(*pp), GFP_KERNEL);
 178         if (!pp)
 179                 panic("PCIe: failed to allocate pcie_port data");
 180         sys->private_data = pp;
 181         pp->root_bus_nr = sys->busnr;
 182         spin_lock_init(&pp->conf_lock);
 183
 184         switch (index) {
 185         case 0:
 186                 kirkwood_clk_ctrl |= CGC_PEX0;
 187                 pcie0_ioresources_init(pp);
 188                 break;
 189         case 1:
 190                 kirkwood_clk_ctrl |= CGC_PEX1;
 191                 pcie1_ioresources_init(pp);
 192                 break;
 193         default:
 194                 panic("PCIe setup: invalid controller %d", index);
 195         }
 196
 197         if (request_resource(&ioport_resource, &pp->res[0]))
 198                 panic("Request PCIe%d IO resource failed\n", index);
 199         if (request_resource(&iomem_resource, &pp->res[1]))
 200                 panic("Request PCIe%d Memory resource failed\n", index);
 201
 202         sys->resource[0] = &pp->res[0];
 203         sys->resource[1] = &pp->res[1];
 204         sys->resource[2] = NULL;
 205         sys->io_offset = 0;
 206
 207         /*
 208          * Generic PCIe unit setup.
 209          */
 210         orion_pcie_set_local_bus_nr(pp->base, sys->busnr);
 211
 212         orion_pcie_setup(pp->base, &orion_mbus_dram_info);
 213
 214         return 1;
 215 }
 216
 217 static void __devinit rc_pci_fixup(struct pci_dev *dev)
 218 {
 219         /*
 220          * Prevent enumeration of root complex.
 221          */
 222         if (dev->bus->parent == NULL && dev->devfn == 0) {
 223                 int i;
 224
 225                 for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
 226                         dev->resource[i].start = 0;
 227                         dev->resource[i].end   = 0;
 228                         dev->resource[i].flags = 0;
 229                 }
 230         }
 231 }
 232 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL, PCI_ANY_ID, rc_pci_fixup);
 233
 234 static struct pci_bus __init *
 235 kirkwood_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 236 {
 237         struct pci_bus *bus;
 238
 239         if (nr < num_pcie_ports) {
 240                 bus = pci_scan_bus(sys->busnr, &pcie_ops, sys);
 241         } else {
 242                 bus = NULL;
 243                 BUG();
 244         }
 245
 246         return bus;
 247 }
 248
 249 static int __init kirkwood_pcie_map_irq(const struct pci_dev *dev, u8 slot,
 250         u8 pin)
 251 {
 252         struct pcie_port *pp = bus_to_port(dev->bus);
 253
 254         return pp->irq;
 255 }
 256
 257 static struct hw_pci kirkwood_pci __initdata = {
 258         .swizzle        = pci_std_swizzle,
 259         .setup          = kirkwood_pcie_setup,
 260         .scan           = kirkwood_pcie_scan_bus,
 261         .map_irq        = kirkwood_pcie_map_irq,
 262 };
 263
 264 static void __init add_pcie_port(int index, unsigned long base)
 265 {
 266         printk(KERN_INFO "Kirkwood PCIe port %d: ", index);
 267
 268         if (orion_pcie_link_up((void __iomem *)base)) {
 269                 printk(KERN_INFO "link up\n");
 270                 pcie_port_map[num_pcie_ports++] = index;
 271         } else
 272                 printk(KERN_INFO "link down, ignoring\n");
 273 }
 274
 275 void __init kirkwood_pcie_init(unsigned int portmask)
 276 {
 277         vga_base = KIRKWOOD_PCIE_MEM_PHYS_BASE;
 278
 279         if (portmask & KW_PCIE0)
 280                 add_pcie_port(0, PCIE_VIRT_BASE);
 281
 282         if (portmask & KW_PCIE1)
 283                 add_pcie_port(1, PCIE1_VIRT_BASE);
 284
 285         kirkwood_pci.nr_controllers = num_pcie_ports;
 286         pci_common_init(&kirkwood_pci);
 287 }