Pileus Git - ~andy/linux/blob - arch/arm/mach-exynos/platsmp.c

   1 /* linux/arch/arm/mach-exynos4/platsmp.c
   2  *
   3  * Copyright (c) 2010-2011 Samsung Electronics Co., Ltd.
   4  *              http://www.samsung.com
   5  *
   6  * Cloned from linux/arch/arm/mach-vexpress/platsmp.c
   7  *
   8  *  Copyright (C) 2002 ARM Ltd.
   9  *  All Rights Reserved
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License version 2 as
  13  * published by the Free Software Foundation.
  14 */
  15
  16 #include <linux/init.h>
  17 #include <linux/errno.h>
  18 #include <linux/delay.h>
  19 #include <linux/device.h>
  20 #include <linux/jiffies.h>
  21 #include <linux/smp.h>
  22 #include <linux/io.h>
  23 #include <linux/irqchip/arm-gic.h>
  24
  25 #include <asm/cacheflush.h>
  26 #include <asm/smp_plat.h>
  27 #include <asm/smp_scu.h>
  28 #include <asm/firmware.h>
  29
  30 #include <mach/hardware.h>
  31 #include <mach/regs-clock.h>
  32 #include <mach/regs-pmu.h>
  33
  34 #include <plat/cpu.h>
  35
  36 #include "common.h"
  37
  38 extern void exynos4_secondary_startup(void);
  39
  40 static inline void __iomem *cpu_boot_reg_base(void)
  41 {
  42         if (soc_is_exynos4210() && samsung_rev() == EXYNOS4210_REV_1_1)
  43                 return S5P_INFORM5;
  44         return S5P_VA_SYSRAM;
  45 }
  46
  47 static inline void __iomem *cpu_boot_reg(int cpu)
  48 {
  49         void __iomem *boot_reg;
  50
  51         boot_reg = cpu_boot_reg_base();
  52         if (soc_is_exynos4412())
  53                 boot_reg += 4*cpu;
  54         return boot_reg;
  55 }
  56
  57 /*
  58  * Write pen_release in a way that is guaranteed to be visible to all
  59  * observers, irrespective of whether they're taking part in coherency
  60  * or not.  This is necessary for the hotplug code to work reliably.
  61  */
  62 static void write_pen_release(int val)
  63 {
  64         pen_release = val;
  65         smp_wmb();
  66         __cpuc_flush_dcache_area((void *)&pen_release, sizeof(pen_release));
  67         outer_clean_range(__pa(&pen_release), __pa(&pen_release + 1));
  68 }
  69
  70 static void __iomem *scu_base_addr(void)
  71 {
  72         return (void __iomem *)(S5P_VA_SCU);
  73 }
  74
  75 static DEFINE_SPINLOCK(boot_lock);
  76
  77 static void __cpuinit exynos_secondary_init(unsigned int cpu)
  78 {
  79         /*
  80          * if any interrupts are already enabled for the primary
  81          * core (e.g. timer irq), then they will not have been enabled
  82          * for us: do so
  83          */
  84         gic_secondary_init(0);
  85
  86         /*
  87          * let the primary processor know we're out of the
  88          * pen, then head off into the C entry point
  89          */
  90         write_pen_release(-1);
  91
  92         /*
  93          * Synchronise with the boot thread.
  94          */
  95         spin_lock(&boot_lock);
  96         spin_unlock(&boot_lock);
  97 }
  98
  99 static int __cpuinit exynos_boot_secondary(unsigned int cpu, struct task_struct *idle)
 100 {
 101         unsigned long timeout;
 102         unsigned long phys_cpu = cpu_logical_map(cpu);
 103
 104         /*
 105          * Set synchronisation state between this boot processor
 106          * and the secondary one
 107          */
 108         spin_lock(&boot_lock);
 109
 110         /*
 111          * The secondary processor is waiting to be released from
 112          * the holding pen - release it, then wait for it to flag
 113          * that it has been released by resetting pen_release.
 114          *
 115          * Note that "pen_release" is the hardware CPU ID, whereas
 116          * "cpu" is Linux's internal ID.
 117          */
 118         write_pen_release(phys_cpu);
 119
 120         if (!(__raw_readl(S5P_ARM_CORE1_STATUS) & S5P_CORE_LOCAL_PWR_EN)) {
 121                 __raw_writel(S5P_CORE_LOCAL_PWR_EN,
 122                              S5P_ARM_CORE1_CONFIGURATION);
 123
 124                 timeout = 10;
 125
 126                 /* wait max 10 ms until cpu1 is on */
 127                 while ((__raw_readl(S5P_ARM_CORE1_STATUS)
 128                         & S5P_CORE_LOCAL_PWR_EN) != S5P_CORE_LOCAL_PWR_EN) {
 129                         if (timeout-- == 0)
 130                                 break;
 131
 132                         mdelay(1);
 133                 }
 134
 135                 if (timeout == 0) {
 136                         printk(KERN_ERR "cpu1 power enable failed");
 137                         spin_unlock(&boot_lock);
 138                         return -ETIMEDOUT;
 139                 }
 140         }
 141         /*
 142          * Send the secondary CPU a soft interrupt, thereby causing
 143          * the boot monitor to read the system wide flags register,
 144          * and branch to the address found there.
 145          */
 146
 147         timeout = jiffies + (1 * HZ);
 148         while (time_before(jiffies, timeout)) {
 149                 unsigned long boot_addr;
 150
 151                 smp_rmb();
 152
 153                 boot_addr = virt_to_phys(exynos4_secondary_startup);
 154
 155                 /*
 156                  * Try to set boot address using firmware first
 157                  * and fall back to boot register if it fails.
 158                  */
 159                 if (call_firmware_op(set_cpu_boot_addr, phys_cpu, boot_addr))
 160                         __raw_writel(boot_addr, cpu_boot_reg(phys_cpu));
 161
 162                 call_firmware_op(cpu_boot, phys_cpu);
 163
 164                 arch_send_wakeup_ipi_mask(cpumask_of(cpu));
 165
 166                 if (pen_release == -1)
 167                         break;
 168
 169                 udelay(10);
 170         }
 171
 172         /*
 173          * now the secondary core is starting up let it run its
 174          * calibrations, then wait for it to finish
 175          */
 176         spin_unlock(&boot_lock);
 177
 178         return pen_release != -1 ? -ENOSYS : 0;
 179 }
 180
 181 /*
 182  * Initialise the CPU possible map early - this describes the CPUs
 183  * which may be present or become present in the system.
 184  */
 185
 186 static void __init exynos_smp_init_cpus(void)
 187 {
 188         void __iomem *scu_base = scu_base_addr();
 189         unsigned int i, ncores;
 190
 191         if (soc_is_exynos5250())
 192                 ncores = 2;
 193         else
 194                 ncores = scu_base ? scu_get_core_count(scu_base) : 1;
 195
 196         /* sanity check */
 197         if (ncores > nr_cpu_ids) {
 198                 pr_warn("SMP: %u cores greater than maximum (%u), clipping\n",
 199                         ncores, nr_cpu_ids);
 200                 ncores = nr_cpu_ids;
 201         }
 202
 203         for (i = 0; i < ncores; i++)
 204                 set_cpu_possible(i, true);
 205 }
 206
 207 static void __init exynos_smp_prepare_cpus(unsigned int max_cpus)
 208 {
 209         int i;
 210
 211         if (!(soc_is_exynos5250() || soc_is_exynos5440()))
 212                 scu_enable(scu_base_addr());
 213
 214         /*
 215          * Write the address of secondary startup into the
 216          * system-wide flags register. The boot monitor waits
 217          * until it receives a soft interrupt, and then the
 218          * secondary CPU branches to this address.
 219          *
 220          * Try using firmware operation first and fall back to
 221          * boot register if it fails.
 222          */
 223         for (i = 1; i < max_cpus; ++i) {
 224                 unsigned long phys_cpu;
 225                 unsigned long boot_addr;
 226
 227                 phys_cpu = cpu_logical_map(i);
 228                 boot_addr = virt_to_phys(exynos4_secondary_startup);
 229
 230                 if (call_firmware_op(set_cpu_boot_addr, phys_cpu, boot_addr))
 231                         __raw_writel(boot_addr, cpu_boot_reg(phys_cpu));
 232         }
 233 }
 234
 235 struct smp_operations exynos_smp_ops __initdata = {
 236         .smp_init_cpus          = exynos_smp_init_cpus,
 237         .smp_prepare_cpus       = exynos_smp_prepare_cpus,
 238         .smp_secondary_init     = exynos_secondary_init,
 239         .smp_boot_secondary     = exynos_boot_secondary,
 240 #ifdef CONFIG_HOTPLUG_CPU
 241         .cpu_die                = exynos_cpu_die,
 242 #endif
 243 };